JP3871178B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、例えば、複数個の入力受信器を有するラムバス（登録商標）DRAM半導体装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置を用いるシステムの高速化に伴って半導体メモリ装置のデータ処理速度も益々速くなっており、半導体メモリ装置のデータ処理速度を向上させようとする研究が活発に進められている。その結果、ラムバス（登録商標）DRAM半導体装置が開発された。当該半導体装置は外部から入力されるデータの電圧レベルを当該半導体装置に適するように変換させる多数個の入力受信器を備えている。
【０００３】
多数個の入力受信器は、各々データを基準電圧と比較する差動増幅部を備えている。差動増幅部は、データによりゲーティング(gating)される第１NMOSトランジスタと基準電圧によりゲーティングされる第２NMOSトランジスタを備えている。多数個の入力受信器が同時に動作する場合において、第２NMOSトランジスタのゲートとドレーン間に存在するオーバーラップキャパシタンス(Overlap Capacitance)が大きくなれば、基準電圧は多数個の入力受信器が誤動作する程の電圧以上に変動(fluctuation)する場合がある。
【０００４】
この基準電圧の変動は基準電圧の雑音として現れる。特に、基準電圧が印加される箇所から遠く離れた所に位置する入力受信器であるほど、この雑音のレベルはさらに大きくなる。
【０００５】
このように、基準電圧に生じる雑音のレベルが大きければ、多数個の入力受信器は相異なる入力特性を有するようになって、多数個の入力受信器間のセットアップタイム(Set-up Time)及びホールドタイム(Hold Time）の差が甚だしくなる。セットアップタイムは、クロック信号が遷移(transition)する前段階で有効なデータが入力受信器に入力されていなければならない時間であり、ホールドタイムは、有効なデータがクロック信号が遷移された以後にも続けて維持されなければならない最小時間である。クロック信号に同期して多数個の入力受信器が動作すると、基準電圧が印加される箇所から遠く離れた所に位置する入力受信器のセットアップタイム及びホールドタイムのマージン損失が大きくなる。これが、ラムバス（登録商標）DRAM半導体装置の誤動作を誘発する恐れがある。
【０００６】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、例えば、基準電圧とデータを入力する多数個の入力受信器を備える半導体メモリ装置において、基準電圧の変動幅を減少させることにある。
【０００７】
【課題を解決するための手段】
前記技術的課題を達成するため、本発明に係る半導体メモリ装置は、基準電圧を伝送する配線、外部クロック信号のデューティーサイクルを補正して内部クロック信号を発生する遅延同期ループ回路、前記内部クロック信号に同期されて外部から入力されるデータを前記配線を通して伝送される基準電圧と比較して前記データの電圧レベルを変換する多数個の入力受信器、及び前記配線にゲートが連結されて前記遅延同期ループ回路に印加される第１接地電圧がソース／ドレーンに印加される多数個のMOSキャパシタを備える。
【０００８】
本発明によれば、例えば、半導体メモリ装置に備わる多数個の入力受信器間の入力特性はほぼ同一になる。
【０００９】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照するべきである。
【００１０】
以下、添付した図面を参照して本発明の望ましい実施の形態を説明することによって、本発明を詳しく説明する。各図面に提示された同一の参照符号は同一の部材を示す。
【００１１】
図１は、本発明の望ましい実施の形態によるラムバスDRAM半導体装置を概略的に示したブロック図である。図１を参照すると、本発明の望ましい実施の形態によるラムバス（登録商標）DRAM半導体装置１０１は、多数個のパッドpd１〜pdn、多数個の入力受信器IR１〜IRn、多数個のMOSキャパシタ(MOS Capacitor)C１〜Cn、遅延同期ループ回路(Delay Locked Loop)１１１、インタフェースロジック(Interface Logic)１２１及びメモリセルアレー(MemoryCell Array)１３１を備える。
【００１２】
外部からパッドpd１〜pd４を通して各々第１電源電圧Vcc１、第１接地電圧Vss１、第２電源電圧Vcc２及び第２接地電圧Vss２が入力される。パッドpd６を通して基準電圧Vrefが外部から入力される。ここで、基準電圧Vrefは半導体装置１０１の内部で発生して供給される場合もある。
【００１３】
遅延同期ループ回路１１１は、パッドpd５を通して入力される外部クロック信号CLKに応答して内部クロック信号PCLKを発生する。遅延同期ループ回路１１１は、外部クロック信号CLKのデューティーサイクル(Duty Cycle)が５０%より長い時及び短い時に、これを５０%に補正して内部クロック信号PCLKとして発生する。外部クロック信号CLKのデューティーサイクルが５０%であれば、外部クロック信号CLKはそのまま内部クロック信号PCLKとして出力される。遅延同期ループ回路１１１には第１電源電圧Vcc１と第１接地電圧Vss１が印加される。
【００１４】
多数個の入力受信器IR１〜IRnは、各々パッドpd７〜pdnを通して入力される外部データIN１〜INnと基準電圧Vrefを入力して、内部クロック信号PCLKに同期して外部データIN１〜INnの電圧レベルを内部回路１２１、１３１に適合した電圧レベルに変換する。多数個の入力受信器IR１〜IRnには第２電源電圧Vcc２と第２接地電圧Vss２が印加される。
【００１５】
配線１４１には多数個のMOSキャパシタC１〜Cnが連結されている。MOSキャパシタC１〜Cnは、各々NMOSトランジスタで構成され、NMOSトランジスタのゲートは第１電極を構成し、NMOSトランジスタのソースとドレーンは互いに接続されて第２電極を構成する。なお、MOSキャパシタC１〜Cnは、各々PMOSトランジスタ、或いは他の多様な形態で構成することができる。
【００１６】
MOSキャパシタC１〜Cnの第１電極は配線１４１に連結され、MOSキャパシタC１〜Cnの第２電極には遅延同期ループ回路１１１に印加される第１接地電圧Vss１が印加される。ここで、多数個の入力受信器IR１〜IRnに印加される第２接地電圧Vss２をMOSキャパシタC１〜Cnの第２電極に印加する場合は、多数個の入力受信器IR１〜IRnの動作特性が悪くなる。なぜなら、第２接地電圧Vss２は遅延同期ループ回路１１１に印加される第１接地電圧Vss１に比べてその変動幅が大きく、それによって多数個の入力受信器IR１〜IRnに印加される基準電圧Vrefの変動幅も大きくなるためである。
【００１７】
MOSキャパシタC１〜Cnの少なくとも１つは、配線１４１に連結される。このように、基準電圧Vrefを伝送する配線１４１にMOSキャパシタC１〜Cnが連結されることによって、MOSキャパシタC１〜Cnに、配線１４１を通して伝送される基準電圧Vrefに発生する雑音をバイパス(bypass)させる。したがって、基準電圧Vrefの変動幅は減少され、それによって入力受信器IR１〜IRnの入力特性はかなり安定し、パッドpd６から遠く離れた所に位置する入力受信器、例えば第n入力受信器IRnのセットアップタイム及びホールドタイムのマージン損失も減少される。
【００１８】
MOSキャパシタC１〜Cnに印加される第１接地電圧Vss１は、遅延同期ループ回路１１１に印加される第１接地電圧Vss１と同等或いはそれ以上の安定性を有する接地電圧が印加されることが望ましい。また、本発明の効果は、例えば、各入力受信器の近傍に各々少なくとも一つのMOSキャパシタが連結される場合であっても、多数個の入力受信器IR１〜IRnの特性に応じて少なくとも一つのMOSキャパシタが配線１４１の特定の箇所にのみ連結され場合であっても達成される。
【００１９】
ロジックインタフェース１２１は、多数個の入力受信器IR１〜IRnから出力されるデータをメモリセルアレー１３１に格納し、メモリセルアレー１３１から出力されるデータを複数個の入力受信器IR１〜IRnに伝送する役割をする。
【００２０】
上述のように、基準電圧Vrefが伝送される配線１４１に多数個のMOSキャパシタC１〜Cnを連結し、MOSキャパシタC１〜Cnの第２電極に第１接地電圧Vss１を印加することにより、多数個の入力受信器IR１〜IRnに入力される基準電圧Vrefの変動幅は、図３に示されたように、微少な電圧値以下に低減される。すなわち、基準電圧Vrefの雑音は非常に減少される。したがって、第１入力受信器IR１に入力される基準電圧Vrefや第n入力受信器IRnに入力される基準電圧Vrefの大きさはほぼ同等になり、多数個の入力受信器IR１〜IRnの入力特性がほぼ同一になって、多数個の入力受信器IR１〜IRn間のセットアップタイム及びホールドタイムのマージン差も低減される。
【００２１】
図１に示された多数個の入力受信器IR１〜IRnとMOSキャパシタC１〜Cnは、上記のような半導体装置１０１のみならず、基準電圧Vrefと入力されるデータIN１〜INnとを比較してデータIN１〜INnの電圧レベルを変換する入力受信器IR１〜IRnを具備する全ての半導体メモリ装置に同様に適用することができる。
【００２２】
図２は、図１に示された第１入力受信器IR１を具体的に示す回路図である。図１に示された多数個の入力受信器IR１〜IRnはすべて同一の構造及び作用を有するので、ここでは代表的に第１入力受信器IR１に関して説明する。図２を参照すると、第１入力受信器IR１は、レベル変換器(Level Shifter)３２０、主増幅器３２２、キャパシタンス固定回路３２４及びスタティックセル(static cell)を備える。
【００２３】
レベル変換器３２０は、小さいスイング(swing)幅を有する外部データIN１を入力し、基準電圧Vrefと比較してCMOSレベルの入力信号D１、D２を出力する。入力信号D１、D２は互いに相補的な値を有する。レベル変換器３２０は典型的な差動比較器である。トランジスタQ５は、差動比較器の能動負荷として動作し、一定の大きさの電流が差動比較器に流れるようにする。
【００２４】
外部データIN１が基準電圧Vrefより大きい時は、トランジスタQ３に流れる電流がトランジスタQ４に流れる電流より大きい。したがって、入力信号D１が入力信号D２より小さくなる。一方、外部データIN１が基準電圧Vrefより小さい時は、トランジスタQ３に流れる電流がトランジスタQ４に流れる電流より小さい。これにより、入力信号D１が入力信号D２より大きくなる。
【００２５】
主増幅器３２２は、内部クロック信号PCLKの立上りエッジ(rising edge)でレベル変換器３２０からの入力信号D１、D２を取り込み、それらの信号を増幅して、増幅された信号OUT１、OUT２を出力する。
【００２６】
主増幅器３２２は、内部クロック信号PCLKに同期して動作する差動増幅器の構造を有する。内部クロック信号PCLKが"ロー(low)"レベルである時、トランジスタQ６、Q７、Q１０がすべてターンオン(turn-on)されて信号OUT１、OUT２が"ハイ(high)"レベルにプリチャージ(Precharge)される。一方、内部クロック信号PCLKが“ハイ”レベルに遷移すると、トランジスタQ１５、Q１６がターンオンされる。そして、入力信号D１、D２の状態によってトランジスタQ１３、Q１４の中いずれか一つがターンオンされる。これによりトランジスタQ１１、Q１２の中いずれか一つがターンオンされて、増幅された信号OUT１、OUT２の論理レベルが変わるようになる。
【００２７】
ここで、一例として、入力信号D１が入力信号D２より大きい場合を説明する。この場合、トランジスタQ１３がトランジスタQ１４より速くターンオンされ、これによりトランジスタQ１１のドレーン電圧がトランジスタQ１２のドレーン電圧より速くプルダウンされる。そして、トランジスタQ８〜Q１０の作用によりトランジスタQ１１、Q１２のドレーンにおける電圧レベルは安定化する。トランジスタQ１１、Q１２のドレーン電圧レベルは増幅された信号OUT１、OUT２として出力される。外部データIN１が“ロー”レベルの時、信号OUT１、OUT２は各々“ロー”、“ハイ”レベルを有する。また、外部データIN１が“ハイ”レベルの際、信号OUT１、OUT２は各々“ハイ”、“ロー”レベルを有する。
【００２８】
キャパシタンス固定化回路３２４は、スタティックセル３２６を主増幅器３２２の出力端に安定に整合させるためのものである。キャパシタンス固定化回路３２４はインバータI１、I２を含む。インバータI１は信号OUT１を反転して出力し、インバータI２は信号OUT２を反転して出力する。
【００２９】
スタティックセル３２６は、主増幅器３２２により増幅された信号OUT１、OUT２の論理状態を貯蔵し、貯蔵された信号を出力するようになる。スタティックセル３２６は前記主増幅器３２２から信号OUT１、OUT２を受け入れ、受け入れた信号を保持し、保持した信号を出力データDOとして出力する。信号OUT１、OUT２が“ハイ”レベルにプリチャージされている間は、トランジスタQ１７〜Q２０はすべてターンオフ(turn-off)状態にある。内部クロック信号PCLKが“ハイ”レベルに遷移された後、信号OUT１、OUT２の中いずれか一つが“ロー”に変化すると、これによりトランジスタQ１７、Q１８の中いずれか一つとトランジスタQ１９、Q２０の中いずれか一つがターンオンされて、データがトランジスタQ２１〜Q２４で構成されたメモリセルに格納される。スタティックセル３２６の出力データDOは、外部データIN１と反対の論理レベルを有する。
【００３０】
スタティックセル３２６の出力データDOは、反転器（図示せず）により反転されて後段の回路に供給される。ここで、外部データIN１が実際のデータであれば、スタティックセル３２６の出力データDOは、メモリセルアレー１３１を構成するメモリセルのうちアドレスにより指定されるメモリセルに格納され、外部データIN１が制御信号の場合には、出力データDOは、このような制御信号が必要な回路に供給される。
【００３１】
図３を参照して従来技術と本発明の望ましい実施の形態について、基準電圧の波形図を説明する。まず、基準電圧Vrefは１.５ボルトで、内部クロック信号PCLKは０〜３ボルトであると仮定する。従来技術のように、基準電圧Vrefを伝送する配線１４１にMOSキャパシタC１〜Cnを使用しない場合は、基準電圧３１１の変動幅が非常に大きく、本発明の望ましい実施の形態のように、配線１４１にMOSキャパシタC１〜Cnを連結する場合は、基準電圧３３１の変動幅は非常に小さくなることが分かる。ここで、MOSキャパシタC１〜Cnに印加される接地電圧Vss１を多数個の入力受信器IR１〜IRnに印加される接地電圧Vss２に変更した場合は、基準電圧３２１の変動幅は従来技術による基準電圧３１１の変動幅よりは小さいが、本発明の望ましい実施の形態による基準電圧３３１よりは大きくなる。したがって、より大きな効果を達成するためには、例えば、MOSキャパシタC１〜Cnに印加される接地電圧Vss１を、遅延同期ループ回路１１１に印加される第１接地電圧Vss１と同等或いはそれ以上の安定性を有する接地電圧とすることが望ましい。
【００３２】
上述のように、少なくとも一つのMOSキャパシタC１〜Cnを、基準電圧Vrefを伝送する配線１４１に連結し、MOSキャパシタC１〜Cnの接地電圧として、例えば遅延同期ループ回路１１１に印加される接地電圧である安定した接地電圧を用いることによって、多数個の入力受信器IR１〜IRnに入力される基準電圧Vrefの雑音を低減することができる。それによって、例えば、多数個の入力受信器IR１〜IRnの入力特性がほぼ同一になり、多数個の入力受信器IR１〜IRn間のセットアップタイム及びホールドタイムのマージン差が低減される。
【００３３】
本発明の実施の形態の説明において特定の用語が用いられたが、これは単に本発明の理解を容易にする目的で用いたに過ぎず、意味限定や特許請求範囲に記載された本発明の技術的範囲を制限するために用いたのではない。また、本技術分野の通常の知識を有する者であれば、上記の実施の形態に多様な変形を加え、或いは、均等な他の実施の形態を採用することが可能であることを理解されたい。したがって、本発明の真の技術的範囲は、特許請求範囲の技術的思想により定まるべきである。
【００３４】
【発明の効果】
本発明によれば、例えば、基準電圧の変動を抑えることができる。
【図面の簡単な説明】
【図１】 本発明の望ましい実施の形態による半導体装置を概略的に示したブロック図である。
【図２】 図１に示された第１入力受信器の回路図である。
【図３】 従来技術と本発明の望ましい実施の形態とについて、基準電圧の波形を比較した図面である。
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、例えば、複数個の入力受信器を有するラムバス（登録商標）DRAM半導体装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置を用いるシステムの高速化に伴って半導体メモリ装置のデータ処理速度も益々速くなっており、半導体メモリ装置のデータ処理速度を向上させようとする研究が活発に進められている。その結果、ラムバス（登録商標）DRAM半導体装置が開発された。当該半導体装置は外部から入力されるデータの電圧レベルを当該半導体装置に適するように変換させる多数個の入力受信器を備えている。
【０００３】
多数個の入力受信器は、各々データを基準電圧と比較する差動増幅部を備えている。差動増幅部は、データによりゲーティング(gating)される第１NMOSトランジスタと基準電圧によりゲーティングされる第２NMOSトランジスタを備えている。多数個の入力受信器が同時に動作する場合において、第２NMOSトランジスタのゲートとドレーン間に存在するオーバーラップキャパシタンス(Overlap Capacitance)が大きくなれば、基準電圧は多数個の入力受信器が誤動作する程の電圧以上に変動(fluctuation)する場合がある。
【０００４】
この基準電圧の変動は基準電圧の雑音として現れる。特に、基準電圧が印加される箇所から遠く離れた所に位置する入力受信器であるほど、この雑音のレベルはさらに大きくなる。
【０００５】
このように、基準電圧に生じる雑音のレベルが大きければ、多数個の入力受信器は相異なる入力特性を有するようになって、多数個の入力受信器間のセットアップタイム(Set-up Time)及びホールドタイム(Hold Time）の差が甚だしくなる。セットアップタイムは、クロック信号が遷移(transition)する前段階で有効なデータが入力受信器に入力されていなければならない時間であり、ホールドタイムは、有効なデータがクロック信号が遷移された以後にも続けて維持されなければならない最小時間である。クロック信号に同期して多数個の入力受信器が動作すると、基準電圧が印加される箇所から遠く離れた所に位置する入力受信器のセットアップタイム及びホールドタイムのマージン損失が大きくなる。これが、ラムバス（登録商標）DRAM半導体装置の誤動作を誘発する恐れがある。
【０００６】
【発明が解決しようとする課題】
本発明が達成しようとする技術的課題は、例えば、基準電圧とデータを入力する多数個の入力受信器を備える半導体メモリ装置において、基準電圧の変動幅を減少させることにある。
【０００７】
【課題を解決するための手段】
前記技術的課題を達成するため、本発明に係る半導体メモリ装置は、基準電圧を伝送する配線、外部クロック信号のデューティーサイクルを補正して内部クロック信号を発生する遅延同期ループ回路、前記内部クロック信号に同期されて外部から入力されるデータを前記配線を通して伝送される基準電圧と比較して前記データの電圧レベルを変換する多数個の入力受信器、及び前記配線にゲートが連結されて前記遅延同期ループ回路に印加される第１接地電圧がソース／ドレーンに印加される多数個のMOSキャパシタを備える。
【０００８】
本発明によれば、例えば、半導体メモリ装置に備わる多数個の入力受信器間の入力特性はほぼ同一になる。
【０００９】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施により達成される目的を十分に理解するためには本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照するべきである。
【００１０】
以下、添付した図面を参照して本発明の望ましい実施の形態を説明することによって、本発明を詳しく説明する。各図面に提示された同一の参照符号は同一の部材を示す。
【００１１】
図１は、本発明の望ましい実施の形態によるラムバスDRAM半導体装置を概略的に示したブロック図である。図１を参照すると、本発明の望ましい実施の形態によるラムバス（登録商標）DRAM半導体装置１０１は、多数個のパッドpd１〜pdn、多数個の入力受信器IR１〜IRn、多数個のMOSキャパシタ(MOS Capacitor)C１〜Cn、遅延同期ループ回路(Delay Locked Loop)１１１、インタフェースロジック(Interface Logic)１２１及びメモリセルアレー(MemoryCell Array)１３１を備える。
【００１２】
外部からパッドpd１〜pd４を通して各々第１電源電圧Vcc１、第１接地電圧Vss１、第２電源電圧Vcc２及び第２接地電圧Vss２が入力される。パッドpd６を通して基準電圧Vrefが外部から入力される。ここで、基準電圧Vrefは半導体装置１０１の内部で発生して供給される場合もある。
【００１３】
遅延同期ループ回路１１１は、パッドpd５を通して入力される外部クロック信号CLKに応答して内部クロック信号PCLKを発生する。遅延同期ループ回路１１１は、外部クロック信号CLKのデューティーサイクル(Duty Cycle)が５０%より長い時及び短い時に、これを５０%に補正して内部クロック信号PCLKとして発生する。外部クロック信号CLKのデューティーサイクルが５０%であれば、外部クロック信号CLKはそのまま内部クロック信号PCLKとして出力される。遅延同期ループ回路１１１には第１電源電圧Vcc１と第１接地電圧Vss１が印加される。
【００１４】
多数個の入力受信器IR１〜IRnは、各々パッドpd７〜pdnを通して入力される外部データIN１〜INnと基準電圧Vrefを入力して、内部クロック信号PCLKに同期して外部データIN１〜INnの電圧レベルを内部回路１２１、１３１に適合した電圧レベルに変換する。多数個の入力受信器IR１〜IRnには第２電源電圧Vcc２と第２接地電圧Vss２が印加される。
【００１５】
配線１４１には多数個のMOSキャパシタC１〜Cnが連結されている。MOSキャパシタC１〜Cnは、各々NMOSトランジスタで構成され、NMOSトランジスタのゲートは第１電極を構成し、NMOSトランジスタのソースとドレーンは互いに接続されて第２電極を構成する。なお、MOSキャパシタC１〜Cnは、各々PMOSトランジスタ、或いは他の多様な形態で構成することができる。
【００１６】
MOSキャパシタC１〜Cnの第１電極は配線１４１に連結され、MOSキャパシタC１〜Cnの第２電極には遅延同期ループ回路１１１に印加される第１接地電圧Vss１が印加される。ここで、多数個の入力受信器IR１〜IRnに印加される第２接地電圧Vss２をMOSキャパシタC１〜Cnの第２電極に印加する場合は、多数個の入力受信器IR１〜IRnの動作特性が悪くなる。なぜなら、第２接地電圧Vss２は遅延同期ループ回路１１１に印加される第１接地電圧Vss１に比べてその変動幅が大きく、それによって多数個の入力受信器IR１〜IRnに印加される基準電圧Vrefの変動幅も大きくなるためである。
【００１７】
MOSキャパシタC１〜Cnの少なくとも１つは、配線１４１に連結される。このように、基準電圧Vrefを伝送する配線１４１にMOSキャパシタC１〜Cnが連結されることによって、MOSキャパシタC１〜Cnに、配線１４１を通して伝送される基準電圧Vrefに発生する雑音をバイパス(bypass)させる。したがって、基準電圧Vrefの変動幅は減少され、それによって入力受信器IR１〜IRnの入力特性はかなり安定し、パッドpd６から遠く離れた所に位置する入力受信器、例えば第n入力受信器IRnのセットアップタイム及びホールドタイムのマージン損失も減少される。
【００１８】
MOSキャパシタC１〜Cnに印加される第１接地電圧Vss１は、遅延同期ループ回路１１１に印加される第１接地電圧Vss１と同等或いはそれ以上の安定性を有する接地電圧が印加されることが望ましい。また、本発明の効果は、例えば、各入力受信器の近傍に各々少なくとも一つのMOSキャパシタが連結される場合であっても、多数個の入力受信器IR１〜IRnの特性に応じて少なくとも一つのMOSキャパシタが配線１４１の特定の箇所にのみ連結され場合であっても達成される。
【００１９】
ロジックインタフェース１２１は、多数個の入力受信器IR１〜IRnから出力されるデータをメモリセルアレー１３１に格納し、メモリセルアレー１３１から出力されるデータを複数個の入力受信器IR１〜IRnに伝送する役割をする。
【００２０】
上述のように、基準電圧Vrefが伝送される配線１４１に多数個のMOSキャパシタC１〜Cnを連結し、MOSキャパシタC１〜Cnの第２電極に第１接地電圧Vss１を印加することにより、多数個の入力受信器IR１〜IRnに入力される基準電圧Vrefの変動幅は、図３に示されたように、微少な電圧値以下に低減される。すなわち、基準電圧Vrefの雑音は非常に減少される。したがって、第１入力受信器IR１に入力される基準電圧Vrefや第n入力受信器IRnに入力される基準電圧Vrefの大きさはほぼ同等になり、多数個の入力受信器IR１〜IRnの入力特性がほぼ同一になって、多数個の入力受信器IR１〜IRn間のセットアップタイム及びホールドタイムのマージン差も低減される。
【００２１】
図１に示された多数個の入力受信器IR１〜IRnとMOSキャパシタC１〜Cnは、上記のような半導体装置１０１のみならず、基準電圧Vrefと入力されるデータIN１〜INnとを比較してデータIN１〜INnの電圧レベルを変換する入力受信器IR１〜IRnを具備する全ての半導体メモリ装置に同様に適用することができる。
【００２２】
図２は、図１に示された第１入力受信器IR１を具体的に示す回路図である。図１に示された多数個の入力受信器IR１〜IRnはすべて同一の構造及び作用を有するので、ここでは代表的に第１入力受信器IR１に関して説明する。図２を参照すると、第１入力受信器IR１は、レベル変換器(Level Shifter)３２０、主増幅器３２２、キャパシタンス固定回路３２４及びスタティックセル(static cell)を備える。
【００２３】
レベル変換器３２０は、小さいスイング(swing)幅を有する外部データIN１を入力し、基準電圧Vrefと比較してCMOSレベルの入力信号D１、D２を出力する。入力信号D１、D２は互いに相補的な値を有する。レベル変換器３２０は典型的な差動比較器である。トランジスタQ５は、差動比較器の能動負荷として動作し、一定の大きさの電流が差動比較器に流れるようにする。
【００２４】
外部データIN１が基準電圧Vrefより大きい時は、トランジスタQ３に流れる電流がトランジスタQ４に流れる電流より大きい。したがって、入力信号D１が入力信号D２より小さくなる。一方、外部データIN１が基準電圧Vrefより小さい時は、トランジスタQ３に流れる電流がトランジスタQ４に流れる電流より小さい。これにより、入力信号D１が入力信号D２より大きくなる。
【００２５】
主増幅器３２２は、内部クロック信号PCLKの立上りエッジ(rising edge)でレベル変換器３２０からの入力信号D１、D２を取り込み、それらの信号を増幅して、増幅された信号OUT１、OUT２を出力する。
【００２６】
主増幅器３２２は、内部クロック信号PCLKに同期して動作する差動増幅器の構造を有する。内部クロック信号PCLKが"ロー(low)"レベルである時、トランジスタQ６、Q７、Q１０がすべてターンオン(turn-on)されて信号OUT１、OUT２が"ハイ(high)"レベルにプリチャージ(Precharge)される。一方、内部クロック信号PCLKが“ハイ”レベルに遷移すると、トランジスタQ１５、Q１６がターンオンされる。そして、入力信号D１、D２の状態によってトランジスタQ１３、Q１４の中いずれか一つがターンオンされる。これによりトランジスタQ１１、Q１２の中いずれか一つがターンオンされて、増幅された信号OUT１、OUT２の論理レベルが変わるようになる。
【００２７】
ここで、一例として、入力信号D１が入力信号D２より大きい場合を説明する。この場合、トランジスタQ１３がトランジスタQ１４より速くターンオンされ、これによりトランジスタQ１１のドレーン電圧がトランジスタQ１２のドレーン電圧より速くプルダウンされる。そして、トランジスタQ８〜Q１０の作用によりトランジスタQ１１、Q１２のドレーンにおける電圧レベルは安定化する。トランジスタQ１１、Q１２のドレーン電圧レベルは増幅された信号OUT１、OUT２として出力される。外部データIN１が“ロー”レベルの時、信号OUT１、OUT２は各々“ロー”、“ハイ”レベルを有する。また、外部データIN１が“ハイ”レベルの際、信号OUT１、OUT２は各々“ハイ”、“ロー”レベルを有する。
【００２８】
キャパシタンス固定化回路３２４は、スタティックセル３２６を主増幅器３２２の出力端に安定に整合させるためのものである。キャパシタンス固定化回路３２４はインバータI１、I２を含む。インバータI１は信号OUT１を反転して出力し、インバータI２は信号OUT２を反転して出力する。
【００２９】
スタティックセル３２６は、主増幅器３２２により増幅された信号OUT１、OUT２の論理状態を貯蔵し、貯蔵された信号を出力するようになる。スタティックセル３２６は前記主増幅器３２２から信号OUT１、OUT２を受け入れ、受け入れた信号を保持し、保持した信号を出力データDOとして出力する。信号OUT１、OUT２が“ハイ”レベルにプリチャージされている間は、トランジスタQ１７〜Q２０はすべてターンオフ(turn-off)状態にある。内部クロック信号PCLKが“ハイ”レベルに遷移された後、信号OUT１、OUT２の中いずれか一つが“ロー”に変化すると、これによりトランジスタQ１７、Q１８の中いずれか一つとトランジスタQ１９、Q２０の中いずれか一つがターンオンされて、データがトランジスタQ２１〜Q２４で構成されたメモリセルに格納される。スタティックセル３２６の出力データDOは、外部データIN１と反対の論理レベルを有する。
【００３０】
スタティックセル３２６の出力データDOは、反転器（図示せず）により反転されて後段の回路に供給される。ここで、外部データIN１が実際のデータであれば、スタティックセル３２６の出力データDOは、メモリセルアレー１３１を構成するメモリセルのうちアドレスにより指定されるメモリセルに格納され、外部データIN１が制御信号の場合には、出力データDOは、このような制御信号が必要な回路に供給される。
【００３１】
図３を参照して従来技術と本発明の望ましい実施の形態について、基準電圧の波形図を説明する。まず、基準電圧Vrefは１.５ボルトで、内部クロック信号PCLKは０〜３ボルトであると仮定する。従来技術のように、基準電圧Vrefを伝送する配線１４１にMOSキャパシタC１〜Cnを使用しない場合は、基準電圧３１１の変動幅が非常に大きく、本発明の望ましい実施の形態のように、配線１４１にMOSキャパシタC１〜Cnを連結する場合は、基準電圧３３１の変動幅は非常に小さくなることが分かる。ここで、MOSキャパシタC１〜Cnに印加される接地電圧Vss１を多数個の入力受信器IR１〜IRnに印加される接地電圧Vss２に変更した場合は、基準電圧３２１の変動幅は従来技術による基準電圧３１１の変動幅よりは小さいが、本発明の望ましい実施の形態による基準電圧３３１よりは大きくなる。したがって、より大きな効果を達成するためには、例えば、MOSキャパシタC１〜Cnに印加される接地電圧Vss１を、遅延同期ループ回路１１１に印加される第１接地電圧Vss１と同等或いはそれ以上の安定性を有する接地電圧とすることが望ましい。
【００３２】
上述のように、少なくとも一つのMOSキャパシタC１〜Cnを、基準電圧Vrefを伝送する配線１４１に連結し、MOSキャパシタC１〜Cnの接地電圧として、例えば遅延同期ループ回路１１１に印加される接地電圧である安定した接地電圧を用いることによって、多数個の入力受信器IR１〜IRnに入力される基準電圧Vrefの雑音を低減することができる。それによって、例えば、多数個の入力受信器IR１〜IRnの入力特性がほぼ同一になり、多数個の入力受信器IR１〜IRn間のセットアップタイム及びホールドタイムのマージン差が低減される。
【００３３】
本発明の実施の形態の説明において特定の用語が用いられたが、これは単に本発明の理解を容易にする目的で用いたに過ぎず、意味限定や特許請求範囲に記載された本発明の技術的範囲を制限するために用いたのではない。また、本技術分野の通常の知識を有する者であれば、上記の実施の形態に多様な変形を加え、或いは、均等な他の実施の形態を採用することが可能であることを理解されたい。したがって、本発明の真の技術的範囲は、特許請求範囲の技術的思想により定まるべきである。
【００３４】
【発明の効果】
本発明によれば、例えば、基準電圧の変動を抑えることができる。
【図面の簡単な説明】
【図１】 本発明の望ましい実施の形態による半導体装置を概略的に示したブロック図である。
【図２】 図１に示された第１入力受信器の回路図である。
【図３】 従来技術と本発明の望ましい実施の形態とについて、基準電圧の波形を比較した図面である。
Claims (3)
- 基準電圧を伝送する配線と、
外部クロック信号のデューティーサイクルを補正して内部クロック信号を発生する遅延同期ループ回路と、
前記内部クロック信号に同期して外部から入力されるデータを前記配線を通して伝送される基準電圧と比較して前記データの電圧レベルを変換する複数個の入力受信器と、
前記配線にゲートが連結されて、前記遅延同期ループ回路に印加される第１接地電圧がソース／ドレーンに印加される複数個のＭＯＳキャパシタとを備え、
前記複数個のＭＯＳキャパシタは、前記複数個の入力受信器の各々に近い部分に配置され、
前記第１接地電圧は、前記複数個の入力受信器に印加される第２接地電圧より安定した電圧であることを特徴とする半導体メモリ装置。 - 前記第１接地電圧と前記第２接地電圧は、前記半導体メモリ装置の外部から入力されることを特徴とする請求項１に記載の半導体メモリ装置。
- 前記基準電圧は、前記半導体メモリ装置の外部又は内部から供給されることを特徴とする請求項１に記載の半導体メモリ装置。
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