JP2007109337A - 半導体メモリ装置及びメモリモジュール - Google Patents

Abstract

【課題】外部から基準電圧を与える場合、動作クロック等に起因するノイズ成分を確実に除去し誤動作を有効に防止可能な半導体メモリ装置等を提供する。
【解決手段】本発明の半導体メモリ装置は、基準電圧を与えるＶＲＥＦ信号を入力するＶＲＥＦ端子と、ＶＲＥＦ端子に接続され、ＶＲＥＦ信号のうち基準電圧の成分を通過させるとともに不要な高周波成分を除去するローパスフィルタ１０と、ローパスフィルタ１０の出力と論理レベルの判定対象のＤＱ０〜ＤＱｎ−１信号が接続される入力初段回路Ａ０〜Ａｎ−１とを備え、ローパスフィルタ１０は少なくとも動作クロックの周波数において所定の減衰量を有している。
【選択図】図２

Description

本発明は、外部から入力される基準電圧に基づき信号の論理レベルを判定する構成を備えた半導体メモリ装置と、この半導体メモリ装置を複数接続して一体的なメモリとして機能させるメモリモジュールの技術分野に関する。

従来から、大容量のメモリシステムを構築するために、複数の半導体メモリ装置を一体的に接続したメモリモジュールが広く用いられている。例えば、複数のＤＲＡＭチップを基板上に搭載し、メモリコントローラと複数のＤＲＡＭチップの間を接続する共通配線を経由して必要な信号の送受信を行うメモリモジュールの構成が採用される。

一方、一般にＤＲＡＭチップにおいては、ＤＱ端子等から入力された信号は、基準電圧を与えるＶＲＥＦ信号により論理レベルが判定される。最近のＤＲＡＭチップでは、精度向上の観点から、ＶＲＥＦ信号を内部で発生することなく外部から供給するする仕様が採用される。よって、上記のメモリモジュールは、外部配置のＶＲＥＦ電位発生器等から複数のＤＲＡＭチップに対し共通配線を経由してＶＲＥＦ信号を供給する構成が一般的である。

近年、ＤＲＡＭ規格の進展に伴い動作速度の高速化が進んでいる。例えば、ＤＤＲ２（Double Data Rate 2）−ＳＤＲＡＭ（Synchronous DRAM）の場合は、周波数２００〜４００ＭＨｚの高速な動作クロックが用いられる。メモリモジュールにおいて、特定のＤＲＡＭチップで動作クロックを用いた動作に起因して高周波のノイズが発生すると、上記の共通配線を経由してノイズが他のＤＲＡＭチップに伝送される。この場合、ノイズの周波数帯域が数１００ＭＨｚのオーダーになると、メモリモジュールの基板上でデカップリング等の対策を施すことが難しくなる。

特に、上述したＶＲＥＦ信号のノイズが重畳されて共通配線を経由して伝送される場合、ＤＲＡＭチップの誤動作を引き起こすことが問題となる。すなわち、信号の論理レベルを判定するために用いるＶＲＥＦ信号はノイズに対する許容度が小さいため、若干のレベルの変動により論理レベルの正確な判定が困難になる恐れがある。

また、従来の半導体チップのノイズ対策として、例えば、信号が入力される回路の前段に、抵抗とコンデンサからなるフィルタを設ける構成が知られている（例えば、特許文献１参照）。しかし、このようなフィルタは、主に半導体チップのＥＭＣ対策として設けられたものであり、高い精度が要求されるＶＲＥＦ信号による誤動作の対策としては有効ではなかった。

そこで、本発明はこれらの問題を解決するためになされたものであり、半導体メモリ装置に対して外部の基準信号により基準電圧を与える場合、動作クロック等に起因する基準信号のノイズ成分を確実に除去し、ノイズの影響による誤動作を有効に防止し得る半導体メモリ装置及びメモリモジュールを提供することを目的とする。

特開２００２−１２４５７０号公報

上記課題を解決するために、本発明の半導体メモリ装置は、所定の基準電圧に基づき信号の論理レベルを判定する半導体メモリ装置であって、前記基準電圧を与える基準信号を入力する入力端子と、前記入力端子に接続され、前記基準信号のうち前記基準電圧の成分を通過させるとともに不要な高周波成分を除去するローパスフィルタと、前記ローパスフィルタの出力と前記論理レベルの判定対象の信号が接続される一又は複数の入力初段回路とを備え、前記ローパスフィルタは、少なくとも動作クロックの周波数において所定の減衰量を有している。

このような構成により、半導体メモリ装置の外部からノイズが重畳された基準信号が入力されると、入力端子の直後に設けたローパスフィルタにおいて、高周波のノイズ成分が除去される。このとき、直流成分である基準電圧は保持される一方、特に影響が大きい動作クロックの周波数付近のノイズを確実に減衰させることができる。そして、入力初段回路では、ノイズが含まれない基準電圧に基づき信号の論理レベルを判定可能となるので、ノイズに起因する誤動作を有効に防止することができる。

本発明の半導体メモリ装置において、前記ローパスフィルタは、周波数１００ＭＨｚで略６ｄＢ以上の減衰量を有してもよい。

本発明の半導体メモリ装置において、前記ローパスフィルタは、１次の減衰特性を有してもよい。

本発明の半導体メモリ装置において、前記ローパスフィルタは、受動素子から構成されるパッシブ型ローパスフィルタとしてもよい。

本発明の半導体メモリ装置において、前記パッシブ型ローパスフィルタは、抵抗及び容量から構成してもよい。

本発明の半導体メモリ装置において、前記容量は、複数の前記入力初段回路のそれぞれの近傍に分散配置された複数の容量としてもよい。

本発明の半導体メモリ装置において、前記ローパスフィルタは、能動素子を含んで構成されるアクティブ型ローパスフィルタとしてもよい。

本発明の半導体メモリ装置において、前記アクティブ型ローパスフィルタは、複数のＭＯＳトランジスタを用いた差動構成のレギュレータ回路から構成してもよい。

本発明の半導体メモリ装置において、前記レギュレータ回路は、出力側のＭＯＳトランジスタのゲート・ドレイン間に所定のミラー容量を接続して構成してもよい。

本発明の半導体メモリ装置において、前記基準電圧は、ＤＤＲ−ＳＤＲＡＭの規格におけるＶＲＥＦとしてもよい。

本発明の半導体メモリ装置において、前記論理レベルの判定対象の信号は、ｎ個のＤＱ端子を介して入力されるｎ個のＤＱ信号であり、当該ｎ個のＤＱ信号が接続されるｎ個の前記入力初段回路を備えていてもよい。

また、上記課題を解決するために、本発明のメモリモジュールは、前記各半導体メモリ装置の構成を備える複数のＤＲＡＭチップと、前記基準電圧として動作するＶＲＥＦ信号の入力端子を少なくとも１つ備えて構成される。

さらに、本発明のメモリモジュールは、前記半導体メモリ装置の構成を備える複数のＤＲＡＭチップが搭載され、前記基準電圧として動作するＶＲＥＦ信号を発生するＶＲＥＦ電位発生器をモジュール内に搭載して構成される。

本発明によれば、基準電圧を与える基準信号の入力端子と、各種信号に対する入力初段回路の間にローパスフィルタを挿入し、不要な高周波成分を除去するようにしたので、動作クロック等に起因して基準信号に重畳した高周波のノイズ成分を確実に除去することができる。これにより、ノイズを含まない高精度の基準電圧に基づき信号の論理レベルが判定でき、入力初段回路における誤動作を有効に防止することができる。また、パッシブ型ローパスフィルタを採用した場合、簡単な構成で十分な減衰量を確保できる。一方、アクティブ型ローパスフィルタを採用した場合、外部から半導体メモリ装置内部へのノイズの遮断に加えて、半導体メモリ装置から外部へのノイズを遮断することができる。さらに、本発明をメモリモジュールに適用する場合、複数のＤＲＡＭチップが基準電圧を共用する構成であっても、相互のノイズの影響を防止することができる。

以下、本発明の実施形態について図面を参照しながら説明する。ここでは、本発明を適用した半導体メモリ装置として２つの実施形態を挙げ、各々の実施形態について順次説明する。以下の実施形態は、半導体メモリ装置として、例えばＤＤＲ−ＳＤＲＡＭの規格に適合する構成に対して適用されるものである。

（第１実施形態）
第１実施形態では、複数の半導体メモリ装置が一体的に接続されたメモリモジュールを想定する。図１は、第１実施形態のメモリモジュールを含む全体構成を示す図であり、図２は、第１実施形態のメモリモジュールに含まれる半導体メモリ装置（ＤＲＡＭチップ１）の要部構成を示す図である。図１に示すように、第１実施形態のメモリモジュールは、半導体メモリ装置として複数のＤＲＡＭチップ１を搭載し、ＤＲＡＭコントローラ２により各々のＤＲＡＭチップ１の動作を制御するように構成される。一般に、図１に示すメモリモジュールは、その全体が１つの基板に実装される。

ＤＲＡＭコントローラ２は、図示しない多数の制御信号を各ＤＲＡＭチップ１に供給する。また、ＶＲＥＦ電位発生器４は、基準電圧として用いるＶＲＥＦ信号（基準信号）を生成して各ＤＲＡＭチップ１とＤＲＡＭコントローラ２に供給する。このＶＲＥＦ信号は、一般にＤＲＡＭチップ１への入力信号の論理レベルを判定するための基準電圧を与えるものであり、電源電圧ＶＤＤの概ね半分の直流電圧となっている。第１実施形態においては、外部から入力されたＶＲＥＦ信号を用いるように各ＤＲＡＭチップ１が構成されるので、ＶＲＥＦ電位発生器４から出力されるＶＲＥＦ信号は、共通配線３を経由し、各ＤＲＡＭチップ１のＶＲＥＦ端子（図２参照）に供給される。

上記のように、複数のＤＲＡＭチップ１の全てと共通配線３により接続されるので、共通配線３がノイズの伝送路となる可能性がある。例えば、特定のＤＲＡＭチップ１内でカップリングノイズ等がＶＲＥＦ信号に重畳されると、共通配線３を経由して他のＤＲＡＭチップ１に伝送され、ノイズの影響により誤動作を引き起こす恐れがある。ここで、共通配線３により伝送されるノイズが比較的低い周波数であるときは、メモリモジュールを実装する基板へのデカップリング等により対策可能であるが、数１００ＭＨｚの高い周波数のノイズに対しては基板の側で対策することは難しい。よって、第１実施形態では各ＤＲＡＭチップ１における後述の回路上の工夫により、ノイズの影響による誤動作を防止している。

次に、図１のメモリモジュールに含まれるＤＲＡＭチップ１は、図２に示すように、１個のＶＲＥＦ端子とｎ個のＤＱ端子を備えている。ＶＲＥＦ端子は、共通配線３を介して入力されるＶＲＥＦ信号の入力端子である。また、ｎ個のＤＱ端子（ＤＱ０〜ＤＱｎ−１端子）には、順に外部からＤＱ０〜ＤＱｎ−１信号が入力される。これらのＤＱ０〜ＤＱｎ−１信号は、ｎビットのデータをＤＲＡＭチップ１に書き込む際に外部から入力される信号である。また、ＤＲＡＭチップ１は、各々のＤＱ０〜ＤＱｎ−１端子に接続されたｎ個の入力初段回路Ａ０〜Ａｎ−１を備えている。

ＶＲＥＦ端子と入力初段回路Ａ０〜Ａｎ−１の間には、抵抗Ｒ１と容量Ｃ１からなるローパスフィルタ１０が挿入されている。ローパスフィルタ１０は、ＶＲＥＦ端子を経由して外部から入力されるＶＲＥＦ信号の直流成分を通過させるとともに不要な高周波成分を除去する役割がある。図２に示すように、ローパスフィルタ１０は、抵抗Ｒ１を信号ラインと直列に接続し、かつ容量Ｃ１を信号ラインとグランドの間に接続して構成され、抵抗Ｒ１と容量Ｃ１に依存する減衰特性を有している。なお、ローパスフィルタ１０の減衰特性について詳しくは後述する。

入力初段回路Ａ０〜Ａｎ−１の各々は、例えばコンパレータ等の回路を含み、ＤＱ０〜ＤＱｎ−１端子から入力されるＤＱ０〜ＤＱｎ−１信号の中の対応する信号と、ローパスフィルタ１０から出力されるＶＲＥＦ信号（以下、内部ＶＲＥＦ信号と呼ぶ）が入力されている。入力初段回路Ａ０〜Ａｎ−１では、ＤＱ０〜ＤＱｎ−１信号のレベルを内部ＶＲＥＦ信号のレベルと比較することにより、ＤＱ０〜ＤＱｎ−１信号の論理レベル（ハイレベルであるかローレベルであるか）が判定される。入力初段回路Ａ０〜Ａｎ−１の各出力は、図示しない次段以降の回路に伝送される。なお、図２では、入力初段回路Ａ０〜Ａｎ−１の回路構成を簡略化して示しているが、実際は、より複雑で多様な回路を用いて構成することができる。

ここで、ＶＲＥＦ信号に基づく論理レベルの判定基準として、ＶＲＥＦ信号のレベルより若干大きい判定レベルＶＩＨと、ＶＲＥＦ信号のレベルより若干小さい判定レベルＶＩＬが定められている。そして、ＤＱ０〜ＤＱｎ−１信号は、ハイレベルの場合は少なくとも判定レベルＶＩＨより大きく、ローレベルの場合は少なくとも判定レベルＶＩＬより小さく保つ必要がある。例えば、ＶＩＨ＝ＶＲＥＦ＋０．２Ｖ、ＶＩＬ＝ＶＲＥＦ−０．２Ｖの規格が用いられる。そのため、ＶＲＥＦ信号に数１００ｍＶ程度のノイズ成分が重畳されると、各判定レベルＶＩＨ、ＶＩＬを逸脱して誤動作の可能性が高まることから、その対策としてローパスフィルタ１０を設けて不要なノイズ成分を除去している。

次に、第１実施形態のローパスフィルタ１０の減衰特性について説明する。図２に示すローパスフィルタ１０は、１次のＲＣローパスフィルタであり、抵抗Ｒ１と容量Ｃ１で表される時定数τ＝Ｒ１・Ｃ１（ｓ）に基づき、カットオフ周波数ｆｃ＝１／２πτ（Ｈｚ）が定まる。ＶＲＥＦ信号がローパスフィルタ１０に入力されると、概ねカットオフ周波数ｆｃの付近を境に、低周波側の成分が通過する一方、高周波側の成分が減衰し、内部ＶＲＥＦ信号として出力される。

なお、ＤＲＡＭチップ１の信号ラインには浮遊容量が存在するので、上記の容量Ｃ１は容量素子自体の容量に加えて信号ラインの浮遊容量を付加して設計を行う必要がある。例えば、ＶＲＥＦ端子とローパスフィルタ１０を接続する信号ラインには、１ｐＦ程度の浮遊容量が想定される。

また、ローパスフィルタ１０は、ＶＲＥＦ端子の入力保護の目的を兼用することができる。この場合、静電気等による破壊防止の観点から、抵抗Ｒ１及び容量Ｃ１を適正な範囲に保つ必要がある。

図３は、第１実施形態のローパスフィルタ１０の減衰特性の具体例を示す図である。図３に示す減衰特性は、抵抗Ｒ１及び容量Ｃ１の具体的な設計値として、Ｒ１＝２６７Ω、Ｃ１＝１６ｐＦに設定して行ったシミュレーションの結果である。入力信号の周波数（横軸）を広い範囲で変化させ、入力信号に対する出力信号の利得（縦軸）を周波数ごとに求めて算出した。図３のグラフからわかるように、低周波領域では平坦で、高周波領域では所定の比率で減衰する減衰特性が得られる。この場合、カットオフ周波数ｆｃは３７ＭＨｚ付近となるが、減衰特性が緩やかであるため、減衰量の増加が顕著になるのは１００ＭＨｚオーダーである。

上述したように、第１実施形態のＤＲＡＭチップ１では、概ね数１００ＭＨｚ程度のノイズ成分が問題となるが、図３の減衰特性によれば周波数１００ＭＨｚ以上で十分な減衰量を確保することができる。例えば、周波数１００ＭＨｚで利得が約−１０ｄＢとなっているので、約１０ｄＢの減衰量が確保されることがわかる。第１実施形態においては、周波数１００ＭＨｚで少なくとも約６ｄＢ以上の減衰量を確保することが望ましい。動作クロックの条件等によっては必要な減衰量が変動するが、少なくとも動作クロックの周波数において、十分にノイズ成分を抑圧するだけの所定の減衰量を確保する必要がある。なお、ＶＲＥＦ信号は直流であるから、減衰特性をより低周波側にシフトさせる（カットオフ周波数ｆｃを小さくする）設計にしてもよいが、抵抗Ｒ１及び容量Ｃ１の設定との兼ね合いとなる。

ここで、第１実施形態のローパスフィルタ１０は、ＶＲＥＦ端子を介して外部から入力されるＶＲＥＦ信号に含まれるノイズ成分を除去する配置となっている。一方、ＤＲＡＭチップ１内部の各入力初段回路Ａ０〜Ａｎ−１から見ると、容量Ｃ１が共通にグランドとの間に接続され、ノイズのデカップリングに有効な配置になっている。よって、容量Ｃ１は、各入力初段回路Ａ０〜Ａｎ−１同士のノイズ対策の観点から、ある程度大きな値にすることが望ましい。

一方、容量Ｃ１の値に応じてＤＲＡＭチップ１内で占める面積が増大するので、適正なチップサイズの面から容量Ｃ１の値は制約を受ける。また、抵抗Ｒ１の値についても大きくなると抵抗素子の製造上の難易度が高くなるので、適正な範囲に設定する必要がある。以上のように、ＶＲＥＦ信号の不要なノイズ成分に対する減衰量と、各入力初段回路Ａ０〜Ａｎ−１同士のデカップリングと、チップサイズやコスト等のバランスを考慮して、抵抗Ｒ１及び容量Ｃ１を定めることが望ましい。

第１実施形態のローパスフィルタ１０は、図１の構成に限られず多様な変形例がある。図４には、第１実施形態のローパスフィルタ１０の変形例として２つの例を示している。図４（ａ）示す変形例は、信号ラインと直列に接続される抵抗Ｒ１と、信号ラインと電源電圧ＶＤＤの間に接続される容量Ｃ１’により、ローパスフィルタ２０が構成される。

ローパスフィルタ２０の減衰特性に関しては、抵抗Ｒ１と容量Ｃ１’の値が同様である限り、図４（ａ）の構成と図２の構成に相違はない。一方、ＤＲＡＭチップ１を搭載するメモリモジュールの基板において、ＶＲＥＦ信号及び該ＶＲＥＦ信号でレベル判定される信号のリターン電流が流れる配線層に適したノイズ対策のため、図４（ａ）と図２を使い分けることが有効である。すなわち、図２の構成は、ＶＲＥＦ信号及び該ＶＲＥＦ信号でレベル判定される信号のリターン電流が基板のグランド側の配線層を流れる場合のノイズ除去に適し、図４（ａ）の構成は、ＶＲＥＦ信号及び該ＶＲＥＦ信号でレベル判定される信号のリターン電流が基板の電源電圧ＶＤＤ側の配線層を流れる場合のノイズ除去に適している。

次に図４（ｂ）の変形例では、抵抗Ｒ１とｎ個の容量Ｃ１０〜Ｃ１ｎ−１により、ローパスフィルタ３０が構成される。ｎ個の容量Ｃ１０〜Ｃ１ｎ−１の各々は、いずれかの入力初段回路Ａ０〜Ａｎ−１の近傍に分散配置されている。よって、容量Ｃ１０〜Ｃ１ｎ−１の全てを加えた合成容量と抵抗Ｒ１によってカットオフ周波数が定まる。このように容量Ｃ１０〜Ｃ１ｎ−１を分散配置することにより、ＤＲＡＭチップの各入力初段回路Ａ０〜Ａｎ−１同士のカップリング等による影響を抑えるのに有効な構成である。

さらに、上記の変形例に限られず、ローパスフィルタ１０はパッシブ型ローパスフィルタとして周知の構成を採用することができる。例えば、ローパスフィルタ１０の素子数を増やし、１次の減衰特性に限らず高次の減衰特性を実現してもよい。あるいは、ＲＣローパスフィルタに限らず、抵抗Ｒ１をインダクタンスで置き換えたＬＣローパスフィルタを構成してもよい。

次に図５は、第１実施形態のローパスフィルタ１０の効果を説明する図である。図５においては、図２のローパスフィルタ１０を含むＤＲＡＭチップ１へのＶＲＥＦ信号にノイズを重畳させた場合のノイズ耐性電圧の測定結果を示している。ここで、ノイズ耐性電圧とは、特定周波数のノイズをＶＲＥＦ信号に重畳させたとき、これより小さい電圧のノイズであれば、レシーバ回路における論理判定で誤動作が生じないという、ノイズに対する耐性度を表す電圧である。１００ｋ〜１ＧＨｚの周波数範囲の正弦波のノイズを重畳し、上記の判定レベルＶＩＨ、ＶＩＬについて誤動作を生じない最大のノイズ電圧がプロットされている。図５の傾向線に示すように、周波数１００ＭＨｚ付近では６００ｍＶ程度のノイズが加わっても誤動作を生じず、周波数２００Ｍｚ付近では２Ｖ程度のノイズが加わっても誤動作を生じない。より周波数が高い領域では、参考値として示すように、最大限のノイズを重畳しても誤動作を生じない。図５の結果は、ローパスフィルタ１０により高周波のノイズ成分が十分減衰する効果に基づくものである。

（第２実施形態）
次に第２実施形態は、上述の第１実施形態のＤＲＡＭチップ１に含まれるローパスフィルタ１０の構成を変更したものである。図６は、第２実施形態の半導体メモリ装置としてのＤＲＡＭチップ１の要部構成を示す図である。なお、第２実施形態のメモリモジュールを含む全体構成については、図１と同様になる。

図６に示すように、第２実施形態のＤＲＡＭチップ１は、ＶＲＥＦ端子と入力初段回路Ａ０〜Ａｎ−１の間にアクティブ型ローパスフィルタ１１が挿入されている。このアクティブ型ローパスフィルタ１１は、ＭＯＳトランジスタ等の能動素子を含む回路構成を有し、第１実施形態のローパスフィルタ１０と同様、ＶＲＥＦ信号の直流成分を通過させるとともに不要な高周波成分を除去する役割がある。なお、図６において、ＶＲＥＦ端子、ＤＱ０〜ＤＱｎ−１端子、入力初段回路Ａ０〜Ａｎ−１については、第１実施形態の場合と同様に構成される。

図７は、第２実施形態のアクティブ型ローパスフィルタ１１の回路構成の具体例を示す図である。図７に示すように、第２実施形態のアクティブ型ローパスフィルタ１１は、３つのＰＭＯＳトランジスタＰ１０、Ｐ１１、Ｐ１２と、４つのＮＭＯＳトランジスタＮ１０、Ｎ１１、Ｎ１２、Ｎ１３と、ミラー容量Ｃｍを含んで構成される。第２実施形態のアクティブ型ローパスフィルタ１１は、電源電圧ＶＤＤを供給して、ＶＲＥＦ信号と同レベルの出力信号Ｖｏｕｔを発生するレギュレータ回路として機能する。

図７のレギュレータ回路において、対称的に配置されたＰＭＯＳトランジスタＰ１０、Ｐ１１及びＮＭＯＳトランジスタＮ１０、Ｎ１１は差動アンプ回路を構成し、ＮＭＯＳトランジスタＮ１２に印加されるゲート電圧ＶＧ１により、電源電圧ＶＤＤから差動アンプ回路に流れる電流が制御される。ＮＭＯＳトランジスタＮ１０のゲートにはＶＲＥＦ信号が印加され、対となるＮＭＯＳトランジスタＮ１１のゲートには、ＶＲＥＦ信号に追随する出力信号Ｖｏｕｔが生じる。出力側ではＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１３が直列回路を構成し、ＮＭＯＳトランジスタＮ１３に印加されるゲート電圧ＶＧ２により電源電圧ＶＤＤから直列回路に流れる電流が制御される。出力信号Ｖｏｕｔは、出力段の直列回路の中間ノードに接続され、概ね電源電圧ＶＤＤの半分の直流電圧に一致するように制御される。

第２実施形態の特徴的な構成は、ＰＭＯＳトランジスタＰ１２のゲート・ドレイン間にミラー容量Ｃｍを接続した点である。このミラー容量Ｃｍは、レギュレータ回路に入力されたＶＲＥＦ信号に含まれる高周波成分を減衰させる役割がある。この場合の減衰特性は、ミラー容量Ｃｍの値と図７のレギュレータ回路のゲインや電流値等の動作特性に応じて調整することができる。ここで、ミラー容量Ｃｍはレギュレータ回路のゲインに応じて入力側から見た容量値が大きくなるので、図１の容量Ｃ１に比べて小さなミラー容量Ｃｍを用いて同等の減衰特性を得ることができる。

なお、図７において、ミラー容量Ｃｍとともに、出力信号Ｖｏｕｔの信号ラインとグランドの間に所定の容量を接続することができる。このような容量を接続することにより、ミラー容量Ｃｍと相まってノイズ成分を除去する効果を一層高めることができる。

図７のレギュレータ回路は、ＶＲＥＦ信号に含まれるノイズ成分を減衰させることに加えて、ＤＲＡＭチップ１の内部から外部へのノイズ対策にも有効な構成である。すなわち、図７に示す回路構成では、ＶＲＥＦ信号の伝送方向である入力側から出力側にはアクティブローパスフィルタ１１として機能するが、その逆方向（出力側から入力側）は信号の伝送経路にならない。よって、ＤＲＡＭチップ１の内部で発生したノイズが内部ＶＲＥＦ信号に重畳されたとしても、外部との間で高いアイソレーションを保ってノイズを確実に遮断することができる。

また、図７のレギュレータ回路は、出力段の直列回路に十分電流を流すことで、内部ＶＲＥＦ信号の信号ラインのインピーダンスを低下させることができる。よって、ＤＲＡＭチップ１の各入力初段回路Ａ０〜Ａｎ−１同士を伝送するノイズが問題となる場合、相互のノイズの影響を軽減することができる。

図８は、第２実施形態のアクティブ型ローパスフィルタ１０の減衰特性の具体例を示す図である。図８に示す減衰特性は、図７において、ＮＭＯＳトランジスタＮ１２の電流が１００μＡ、ＮＭＯＳトランジスタＮ１３の電流が１μＡ、ミラー容量Ｃｍ＝０．５ｐＦ、さらに出力信号Ｖｏｕｔの信号ラインとグランド間の容量１６ｐＦの各設計条件を設定して行ったシミュレーションの結果である。図８の周波数（横軸）と利得（縦軸）の算出条件は図３と同様であり、そのグラフも概ね図３に近い傾向で変化している。ただし、図８の設計条件では、図３に比べてカットオフ周波数が低くなっているため、若干低い周波数領域で減衰が開始する。

以上、第１及び第２実施形態に基づき本発明について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、第１及び第２実施形態においては、ＤＲＡＭチップ１に１個のＶＲＥＦ端子が設けられる例を示したが、ＤＲＡＭチップ１の用途が異なる複数のＶＲＥＦ端子を設けてもよい。例えば、ＤＱ信号用のＶＲＥＦ信号を入力するＶＲＥＦ端子と、アドレス信号用のＶＲＥＦ信号を入力するＶＲＥＦ端子をそれぞれ設ける構成としてもよい。この場合、ＤＲＡＭチップ１は、図２、図４、又は図６の構成を、ＤＱ用やアドレス用など、別個に２系統備えたものになる。また本発明の適用は半導体メモリ装置に限ることなく、ＶＲＥＦ信号を外部から入力する半導体装置全体に展開することも容易である。

また、上記各実施形態において説明したメモリモジュールでは、ＶＲＥＦ信号を外部端子から入力する例を示したが、ＶＲＥＦ電位発生器４をメモリモジュール内に搭載したり、メモリモジュールに印加される外部電圧をメモリモジュール内で分圧したりすることによって、ＶＲＥＦ信号をメモリモジュール内で発生させる構成も可能である。本発明では、このようにＶＲＥＦ信号をメモリモジュール内で発生させる場合でも同等の効果を達成することができる。

第１実施形態のメモリモジュールとＤＲＡＭコントローラ、ＶＲＥＦ電位発生器を含む全体構成を示す図である。 第１実施形態のメモリモジュールに含まれる半導体メモリ装置（ＤＲＡＭチップ）の要部構成を示す図である。 第１実施形態のローパスフィルタの減衰特性の具体例を示す図である。 第１実施形態のローパスフィルタの変形例の複数の具体例を示す図である。 第１実施形態のローパスフィルタの効果を説明する図である。 第２実施形態の半導体メモリ装置としてのＤＲＡＭチップの要部構成を示す図である。 第２実施形態のアクティブ型ローパスフィルタ（レギュレータ回路）の回路構成の具体例を示す図である。 第２実施形態のアクティブ型ローパスフィルタの減衰特性の具体例を示す図である。

符号の説明

１…ＤＲＡＭチップ
２…ＤＲＡＭコントローラ
３…共通配線
４…ＶＲＥＦ電位発生器
１０、２０、３０…ローパスフィルタ（パッシブ型）
１１…アクティブ型ローパスフィルタ
Ｒ１…抵抗
Ｃ１、Ｃ１’…容量
Ｃｍ…ミラー容量
Ａ０〜Ａｎ−１…入力初段回路
Ｎ１０、Ｎ１１、Ｎ１２、Ｎ１３…ＮＭＯＳトランジスタ
Ｐ１０、Ｐ１１、Ｐ１２…ＰＭＯＳトランジスタ

Claims (13)

1. 所定の基準電圧に基づき信号の論理レベルを判定する半導体メモリ装置であって、
   前記基準電圧を与える基準信号を入力する入力端子と、
   前記入力端子に接続され、前記基準信号のうち前記基準電圧の成分を通過させるとともに不要な高周波成分を除去するローパスフィルタと、
   前記ローパスフィルタの出力と前記論理レベルの判定対象の信号が接続される一又は複数の入力初段回路と、
   を備え、前記ローパスフィルタは、少なくとも動作クロックの周波数において所定の減衰量を有することを特徴とする半導体メモリ装置
2. 前記ローパスフィルタは、周波数１００ＭＨｚで略６ｄＢ以上の減衰量を有することを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記ローパスフィルタは、１次の減衰特性を有することを特徴とする請求項１又は２に記載の半導体メモリ装置。
4. 前記ローパスフィルタは、受動素子から構成されるパッシブ型ローパスフィルタであることを特徴とする請求項１から３のいずれかに記載の半導体メモリ装置。
5. 前記パッシブ型ローパスフィルタは、抵抗及び容量から構成されることを特徴とする請求項４に記載の半導体メモリ装置。
6. 前記容量は、複数の前記入力初段回路のそれぞれの近傍に分散配置された複数の容量であることを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記ローパスフィルタは、能動素子を含んで構成されるアクティブ型ローパスフィルタであることを特徴とする請求項１から３のいずれかに記載の半導体メモリ装置。
8. 前記アクティブ型ローパスフィルタは、複数のＭＯＳトランジスタを用いた差動構成のレギュレータ回路から構成されることを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記レギュレータ回路は、出力側のＭＯＳトランジスタのゲート・ドレイン間に所定のミラー容量が接続されることを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記基準電圧は、ＤＤＲ−ＳＤＲＡＭの規格におけるＶＲＥＦであることを特徴とする請求項１に記載の半導体メモリ装置。
11. 前記論理レベルの判定対象の信号は、ｎ個のＤＱ端子を介して入力されるｎ個のＤＱ信号であり、当該ｎ個のＤＱ信号が接続されるｎ個の前記入力初段回路を備えていることを特徴とする請求項１０に記載の半導体メモリ装置。
12. 請求項１から１１のいずれかに記載の半導体メモリ装置の構成を備える複数のＤＲＡＭチップが搭載され、前記基準電圧として動作するＶＲＥＦ信号の入力端子を少なくとも１つ備えて構成されていることを特徴とするメモリモジュール。
13. 請求項１から１１のいずれかに記載の半導体メモリ装置の構成を備える複数のＤＲＡＭチップが搭載され、前記基準電圧として動作するＶＲＥＦ信号を発生するＶＲＥＦ電位発生器をモジュール内に搭載して構成されていることを特徴とするメモリモジュール。

Images