JPH05314769A

JPH05314769A - 半導体集積回路装置

Info

Publication number: JPH05314769A
Application number: JP4120455A
Authority: JP
Inventors: Shigeru Mori; 茂森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-05-13
Filing date: 1992-05-13
Publication date: 1993-11-26
Also published as: ITMI930595A1; KR940006342A; DE4244555C2; ITMI930595A0; DE4244555A1; KR960009400B1; IT1272161B; US5451896A

Abstract

(57)【要約】【目的】内部降圧機能を備える半導体集積回路装置に
おいて不必要にエージング試験を行なうためのエージン
グモードに入ることがなくかつエージングモードへは特
別に規定された外部制御信号のタイミング関係を利用す
ることなく容易かつ確実に入ることのできる半導体集積
回路装置を提供することを目的とする。【構成】半導体集積回路装置は外部電源電圧（外部Ｖ
ｃｃ）が所定の振幅で所定の回数トグルされたことを検
出してエージングモードイネーブル信号ＢＥを発生する
エージングモードコントロール回路１と、このエージン
グモードイネーブル信号ＢＥに応答して内部電源線２０
上へ外部電源電圧（外部Ｖｃｃ）の変化に従って変化す
る電圧を伝達する内部電圧降圧回路２を含む。この半導
体集積回路装置においては、外部電源電圧が或る一定の
振幅以上で一定回数振動されたときにのみエージングモ
ードへ移行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路装置に
関し、特に、外部から与えられる外部電源電圧を降圧し
て内部電源電圧を発生する内部降圧回路を内蔵する半導
体集積回路装置に関する。より特定的には、この発明は
内部降圧回路を備える半導体記憶装置に関する。

【０００２】

【従来の技術】半導体集積回路装置の高集積化に伴って
素子がますます微細化されてきている。ＭＯＳトランジ
スタ（絶縁ゲート型電界効果トランジスタ）は、サイズ
の微細化に伴ってゲート絶縁膜が薄くなる。また、配線
間を絶縁するための層間絶縁膜も薄くなる。したがっ
て、従来と同様のたとえば５Ｖの外部電源電圧を動作電
源電圧として利用すると絶縁破壊などが生じ、集積回路
装置の信頼性が損なわれる。そこで、従来と同様の５Ｖ
の電源電圧で動作するシステムに利用される半導体記憶
装置などの半導体集積回路装置においては、外部電源電
圧を降圧して内部電源電圧を発生し、この内部電源電圧
を動作電源電圧として利用する方式がとられる。

【０００３】内部電源電圧を発生する内部降圧回路は、
この外部電源電圧（外部Ｖｃｃ）が予め定められた一定
の値（Ｖ０）より高くなってもそこから発生される内部
電源電圧（内部Ｖｃｃ）はこの一定値（Ｖ０）のレベル
を保つように設計される。この内部電源電圧（内部Ｖｃ
ｃ）を一定電圧値（Ｖ０）に保つ動作を「内部降圧を行
なう」と呼ぶ。

【０００４】このような内部降圧回路は、ＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）およびＳＲ
ＡＭ（スタティック・ランダム・アクセス・メモリ）な
どの半導体記憶装置において通常設けられる。システム
電源を決定するマイクロプロセサなどの論理ＬＳＩ（大
規模集積回路装置）の微細化が半導体記憶装置よりも遅
く、システム電源として５Ｖが依然用いられるためであ
る。

【０００５】この内部降圧する目的は、上述の集積回路
装置内の内部回路の信頼性を確保するとともに消費電流
を低減することをも目的とする。消費電力は電圧の二乗
に比例する。したがって、動作電源電圧を低くすること
により消費電力を低減することができるためである。

【０００６】図１８は従来の内部降圧回路の構成を示す
図であり、たとえば日経ＢＰ社発行の日経マイクロデバ
イス１９９０年２月号の第１１７頁および第１１８頁の
図２および図８に示される。

【０００７】図１８において、従来の内部降圧回路は、
基準電圧Ｖ０を発生するための基準電圧発生回路５００
と、この基準電圧Ｖ０に従って内部電源電圧（内部Ｖｃ
ｃ）を発生する内部電圧発生回路５５０を含む。基準電
圧発生回路５００は、外部電源電圧（外部Ｖｃｃ）供給
ノードと出力ノード５０４との間に設けられる比較的大
きな抵抗値を有する抵抗素子５０１と、ノード５０４と
接地電位Ｖｓｓとの間に直列に設けられる、ｘ個のダイ
オード接続されたｎチャネルＭＯＳトランジスタ５０
２、…、５０３を含む。このダイオード接続されたＭＯ
Ｓトランジスタ５０２、…、５０３はそれぞれしきい値
電圧ＶＴＨを備える。出力ノード５０４からは基準電圧
Ｖ０として、ｘ・ＶＴＨの電圧が発生される。

【０００８】内部電圧発生回路５５０は、基準電圧Ｖ０
をゲートに受けるｎチャネルＭＯＳトランジスタ５５１
と、ノード５５９の内部電源電圧（内部Ｖｃｃ）をゲー
トに受けるｎチャネルＭＯＳトランジスタ５５２と、ト
ランジスタ５５１および５５２の一方導通端子に結合さ
れる定電流源５５５と、外部電源電圧（外部Ｖｃｃ）を
その一方導通端子に受けかつその他方導通端子がノード
５５７に接続されるｐチャネルＭＯＳトランジスタ５５
３と、その一方導通端子に外部電源電圧（外部Ｖｃｃ）
を受け、かつその他方導通端子がノード５５６に接続さ
れるｐチャネルＭＯＳトランジスタ５５４と、ノード５
５７の電位に応答して外部電源電圧（外部Ｖｃｃ）をノ
ード５５９へ伝達して内部電源電圧（内部Ｖｃｃ）を発
生するためのｐチャネルＭＯＳトランジスタ５５８を含
む。ノード５５６はトランジスタ５５３および５５４の
ゲートに接続される。この内部電圧発生回路５５０は、
ノード５５９に発生する内部電源電圧（内部Ｖｃｃ）を
フィードバックして基準電圧発生回路５００からの基準
電圧Ｖ０と比較し、その比較結果に従ってｐチャネルＭ
ＯＳトランジスタ５５８を制御することにより内部電源
電圧（内部Ｖｃｃ）の電位レベルを制御する。

【０００９】図１９は図１８に示す内部降圧回路の動作
を示す波形図である。図１９において、縦軸は内部電源
電圧（内部Ｖｃｃ）を示し、横軸は外部電源電圧（外部
Ｖｃｃ）を示す。次にこの図１９に示す動作波形図を参
照して図１８に示す内部降圧回路の動作について説明す
る。

【００１０】外部電源電圧（外部Ｖｃｃ）が０Ｖから所
定の基準電圧Ｖ０に到達するまでは、基準電圧発生回路
５００からの基準電圧Ｖ０は外部電源電圧（外部Ｖｃ
ｃ）に従って変化する。Ｖ０＝ｘ・ＶＴＨであるため、
トランジスタ５０２、…、５０３のいずれかがオフ状態
にあり、ノード５０４は抵抗５０１を介して充電される
ためである。

【００１１】内部電圧発生回路５５０においては、この
基準電圧Ｖ０とノード５５９の内部電源電圧（内部Ｖｃ
ｃ）との比較が行なわれる。ノード５５９へは、トラン
ジスタ５５８を介して、電源電圧ノード１０を介して与
えられる外部電源電圧（外部Ｖｃｃ）が伝達される。

【００１２】ノード５５９の電圧が基準電圧Ｖ０よりも
高い場合には、トランジスタ５５２のコンダクタンスが
トランジスタ５５１のコンダクタンスよりも大きくな
り、ノード５５６の電位がノード５５７の電位よりも低
くなる。ノード５５６の電位はトランジスタ５５３およ
び５５４のゲートへフィードバックされる。これにより
ノード５５７の電位がさらに上昇し、トランジスタ５５
８がオフ状態となる。

【００１３】一方、基準電圧Ｖ０がノード５５９の電圧
よりも高い場合には、ノード５５７の電位レベルがロー
レベルとなり、トランジスタ５５８がオン状態となり、
電源電圧ノード１０へ伝達された外部電源電圧Ｖｃｃに
よるノード５５９の充電が行なわれる。

【００１４】すなわち、この内部電源電圧発生回路５５
０は、基準電圧Ｖ０とノード５５９に与えられる内部電
源電圧（内部Ｖｃｃ）とを等しくする機能を備える。

【００１５】外部電源電圧（外部Ｖｃｃ）が基準電圧Ｖ
０よりも高くなった場合には、基準電圧発生回路５００
からの基準電圧Ｖ０は一定電圧（ｘ・ＶＴＨ）となる。
したがってこの状態においては、ノード５５９から発生
される内部電源電圧（内部Ｖｃｃ）は外部電源電圧（外
部Ｖｃｃ）の電圧レベルの上昇にかかわらず、一定の基
準電圧Ｖ０に保持される。

【００１６】一方、ＤＲＡＭなどの半導体集積回路装置
においては、パーティクルなどに起因する初期不良をス
クリーニングするために加速試験（エージング試験）を
行なうことが不可欠である。この加速試験においては、
半導体集積回路装置を高電圧高温の条件下で動作させ、
潜在的な不良を顕在化させ初期不良を除去することが行
なわれる。

【００１７】この加速試験（エージング試験）を行なう
ためには、集積回路装置の内部回路へ高電圧を印加する
ことが必要である。しかしながら上述のような内部降圧
回路を用いた場合、内部電源電圧は所定電圧Ｖ０よりも
高くならないため、内部回路のエージング試験を行なう
ことができない。そこで、このような内部降圧回路を備
える半導体集積回路装置においてエージング試験を行な
うための構成が種々提案されている。

【００１８】図２０ないし図２２は、従来提案されてい
るエージング試験を実現する手法を示す図であり、たと
えば日経マイクロデバイス１９９１年１０月号の第４８
頁〜第５２頁に示されている。図２０ないし図２２それ
ぞれにおいて、縦軸は内部電源電圧（内部Ｖｃｃ）を示
し、横軸は外部電源電圧（外部Ｖｃｃ）を示す。

【００１９】以下、この図２０ないし図２２に示される
エージング試験を実現する方法について説明する。

【００２０】図２０に示す方法においては、外部電源電
圧（外部Ｖｃｃ）が所定の電圧値Ｖ０に達すると内部降
圧回路のクランプ機能が作用し、内部電源電圧（内部Ｖ
ｃｃ）は一定電圧値Ｖ０に保持される。外部電源電圧
（外部Ｖｃｃ）が或る電圧Ｖ１を超えるとエージング試
験を行なうエージングモードに入る。このエージングモ
ードにおいては、内部電源電圧（内部Ｖｃｃ）は、Ｖ０
／Ｖ１の電圧比を保ちながら外部電源電圧（外部Ｖｃ
ｃ）の上昇に従って上昇する。

【００２１】図２１に示すエージング試験実現方法は、
外部電源電圧（外部Ｖｃｃ）が所定の電圧Ｖ１に到達し
た時点でエージング試験を行なうエージングモードに入
る。エージングモードに入ると、内部電源電圧（内部Ｖ
ｃｃ）は外部電源電圧（外部Ｖｃｃ）の値に等しくな
る。この方法は、たとえば内部降圧回路を通さずに外部
電源電圧をエージングモード時に内部回路へ与えること
により実現される。

【００２２】図２２に示す方法は、外部電源電圧（外部
Ｖｃｃ）が所定電圧Ｖ１よりも高くなるとエージングモ
ードに入る。内部電源電圧（内部Ｖｃｃ）はエージング
モードにおいては、外部電源電圧（外部Ｖｃｃ）より
（Ｖ１−Ｖ０）の電圧だけ低い電圧レベルを保ちながら
外部電源電圧（外部Ｖｃｃ）に連動して変動する。

【００２３】この図２０ないし図２２に示すエージング
試験実現方法は、以下の共通点を備える。すなわち外部
電源電圧（外部Ｖｃｃ）が基準電圧Ｖ０に到達するまで
は内部電源電圧（内部Ｖｃｃ）は外部電源電圧（外部Ｖ
ｃｃ）と共に上昇する。外部電源電圧（外部Ｖｃｃ）が
基準電圧Ｖ０に到達すると内部降圧回路のクランプ機能
により一定の基準電圧Ｖ０の内部電源電圧が発生され
る。外部電源電圧（外部Ｖｃｃ）がさらに高くなり、電
圧Ｖ１以上となるとエージングモードに入り、内部電源
電圧（内部Ｖｃｃ）は外部電源電圧（外部Ｖｃｃ）に連
動して上昇する。この上昇した内部電源電圧（内部Ｖｃ
ｃ）に従ってエージング試験が行なわれる。

【００２４】

【発明が解決しようとする課題】上述のように、従来の
内部降圧回路を有する半導体集積回路装置は、外部電源
電圧（外部Ｖｃｃ）が所定値以上となるとエージングモ
ードに入る。

【００２５】半導体集積回路装置においては、製品出荷
時に選別試験が行なわれる。製品に要求される仕様値を
満たしていない不良製品を取り除くためである。この場
合、外部電源電圧の仕様値には、通常動作時に用いられ
る電源電圧に対しある許容範囲（たとえば１０％）が設
定される。選別試験においては、動作マージンを見込ん
でこの許容範囲よりもさらに高い電源電圧が印加され
る。

【００２６】したがって、この選別試験等において外部
電源電圧を高くした場合、半導体集積回路装置が自動的
にエージングモードに入る。この場合、内部回路に不必
要に高電圧が印加されるためストレスが生じ、この選別
試験により逆に製品の信頼性を劣化させるという問題が
生じる。

【００２７】それゆえ、この発明の目的は、エージング
試験等が必要とされるときのみ内部電源電圧を昇圧する
ことのできる半導体集積回路装置を提供することであ
る。

【００２８】この発明の他の目的は、通常の選別試験に
おいてエージングモードに入ることのない信頼性の高い
半導体集積回路装置を提供することである。

【００２９】この発明のさらに他の目的は、余分のピン
端子を必要とせずかつ特定の外部制御信号の特別なタイ
ミング関係を要求することなく確実にエージングモード
に入る半導体記憶装置を提供することである。

【００３０】

【課題を解決するための手段】この発明に係る半導体集
積回路装置は、要約すれば、外部電源電圧が所定の振幅
で所定回数振動したときのみにエージングモードへ入
る。

【００３１】すなわち、請求項１に係る半導体集積回路
装置は、電源ノードへ供給される第１の電源電圧から内
部電源電圧を発生する内部降圧手段と、この第１の電源
電圧が第２のレベルと第３のレベルとを横切って所定回
数振動したか否かを判別する手段を含む。内部降圧手段
は、第１の電源電圧が予め定められた第１のレベルより
も高くなった場合においても第１のレベルの電圧を内部
電源電圧として発生する手段を含む。

【００３２】請求項１に係る半導体集積回路装置はさら
に、この判別手段からの所定回数振動検出信号に応答し
て、第１の電源電圧に従って変化する電圧へとこの内部
降圧手段からの内部電源電圧を変更する手段を含む。

【００３３】請求項２に係る半導体集積回路装置は、こ
の電源電圧変更手段が、内部降圧手段からの内部電源電
圧に第１の電源電圧に従って変化する電圧を重畳する手
段を含む。

【００３４】請求項３に係る半導体集積回路装置は、判
別手段からの所定回数振動検出信号に応答して、内部降
圧手段からの内部電源電圧に代えて第１の電源電圧に従
って変化する電圧を内部電源電圧として通過させる選択
手段を含む。

【００３５】請求項４に係る半導体集積回路装置は、第
２のレベルが第１のレベルに近いレベルに設定されてお
り、判別手段が第１の電源電圧が第２のレベルを通過し
たときに所定回数振動検出信号を発生する手段を含む。

【００３６】請求項５に係る半導体集積回路装置は、電
源ノードへ印加される第１の電源電圧から内部電源電圧
を発生する内部降圧手段と、第１の電源電圧に応答して
この第１の電源電圧よりも低くかつ第１の電源電圧に従
って変化する中間電圧を発生する中間電圧発生手段を含
む。内部降圧手段は、第１の電源電圧が第１のレベルよ
りも高いときには第１のレベルの電圧を内部電源電圧と
して発生する手段を含む。

【００３７】請求項５に係る半導体集積回路装置はさら
に、第１の電源電圧が所定回数第２のレベルと第３のレ
ベルとを横切るようにトグルされたか否かを判別する判
別手段と、この判別手段からの所定回数トグル検出信号
に応答して、内部降圧手段からの内部電源電圧を中間電
圧発生手段からの中間電圧へ変更する手段を含む。

【００３８】請求項６に係る半導体集積回路装置は、こ
の第２のレベルが第１のレベルに近く設定されており、
判別手段が第１の電源電圧が第２のレベルを通過したと
きにこの所定回数トグル検出信号を発生する手段を含
む。

【００３９】

【作用】請求項１，２および３に係る半導体集積回路装
置においては、内部電源線へ与えられる電圧は、第１の
電源電圧が所定回数第２のレベルと第３のレベルとを横
切ったときに外部電源電圧に連動して変化する電圧とな
る。したがって、エージングモードに入る場合には、第
１の電源電圧を所定回数振動させる必要があり、エージ
ング試験等の必要時にのみ半導体集積回路装置をエージ
ングモードに設定することができ、通常の選別試験等に
おいて誤って半導体集積回路装置がエージングモードに
入るのを防止する。

【００４０】請求項４に係る半導体集積回路装置におい
ては、第１の電源電圧が第１のレベルを横切ったときに
振動検出信号が発生される。したがって第１の電源電圧
が第１のレベルに近いときに内部電源電圧が外部電源電
圧に連動して変化する電圧となり、内部電源線における
電圧変化を緩やかにすることができ、電源線における急
激な電圧変化を防止することができ、内部回路の誤動作
を防止する。

【００４１】請求項５に係る半導体集積回路装置におい
ては、第１の電源電圧が所定回数所定の振幅以上でトグ
ルされたときに内部降圧手段からの出力が中間電圧発生
手段からの中間電圧に変更されて内部電源線へ伝達され
る。これにより、エージングモードに入るためには、第
１の電源電圧を所定回数所定の振幅以上でトグルする必
要があり、誤って半導体集積回路装置がエージングモー
ドに入ることを防止する。

【００４２】請求項６に係る発明においては、第１の電
源電圧が第１のレベルに近いときに内部電源電圧は中間
電圧に変更される。したがって、この内部電源線の電圧
が急激に変化することが防止され、内部電源線において
電圧スパイクなどのノイズが発生するのを防止し、内部
回路の誤動作を防止する。

【００４３】

【実施例】

実施例１図１はこの発明に従う半導体集積回路装置の全体の構成
を概略的に示すブロック図である。図１においては、半
導体集積回路装置として半導体記憶装置であるダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）が代表
的に示される。

【００４４】図１において、半導体記憶装置は、電源ノ
ード１０へ与えられる外部電源電圧（外部Ｖｃｃ）をモ
ニタし、外部電源電圧（外部Ｖｃｃ）が所定の振幅以上
で所定回数振動したときにエージングモードイネーブル
信号ＢＥを発生するエージングモードコントロール回路
１と、外部電源電圧（外部Ｖｃｃ）を受け、エージング
モードイネーブル信号ＢＥに従って外部電源電圧（外部
Ｖｃｃ）に従って変化する内部電圧を内部電源線２０上
へ発生する内部電圧降圧回路を含む。

【００４５】内部電圧降圧回路２は、エージングモード
イネーブル信号ＢＥが不活性状態の場合には、外部電源
電圧Ｖｃｃが所定の第１のレベルよりも高くなった場合
においても第１のレベルの内部電源電圧を発生する内部
降圧回路を含む。

【００４６】半導体記憶装置はさらに、この内部電源線
２０上の内部電源電圧（内部Ｖｃｃ）を動作電源電圧と
して動作する内部回路３と、外部電源電圧（外部Ｖｃ
ｃ）を動作電源電圧として動作する外部電源使用回路４
を含む。図１においては、外部電源使用回路４として、
装置外部とノード１０を介してデータＤＱの授受を行な
う入出力回路が一例として示される。外部電源電圧（外
部Ｖｃｃ）が印加される回路は、メモリセルアレイを除
く周辺回路すべてであってもよい。内部回路３は、メモ
リセルアレイを少なくとも含む。図１においては、内部
回路３が内部制御信号発生回路などの周辺回路を含む場
合が示される。この周辺回路は内部回路３に含まれず、
外部電源使用回路に含まれてもよい。

【００４７】図１に示す半導体記憶装置は、外部からの
制御信号として、ノード１２、１３および１４を介して
ロウアドレスストローブ信号／ＲＡＳ、コラムアドレス
ストローブ信号／ＣＡＳおよびライトイネーブル信号／
ＷＥを受けかつノード１５を介してアドレス信号Ａ０〜
Ａｎを受ける。接地電圧Ｖｓｓはノード１１を介して各
回路へ伝達される。

【００４８】図２は、図１に示すエージングモードコン
トロール回路および内部電圧降圧回路のより具体的構成
を示すブロック図である。図２において、エージングモ
ードコントロール回路１は、外部電源電圧（外部Ｖｃ
ｃ）が所定の振幅以上で（第２のレベルと第３のレベル
を横切って）トグルされたことを検出するための外部Ｖ
ｃｃトグル検出回路４１と、この外部Ｖｃｃトグル検出
回路４１からのトグル検出信号に応答してトグル数をカ
ウントし、このトグル数が所定値に達したときにエージ
ングモードイネーブル信号ＢＥを発生するエージングモ
ード検出回路４２と、外部電源電圧（外部Ｖｃｃ）が所
定電圧以下のレベルになったときにリセット信号Ｒを発
生するエージングリセット回路４３を含む。エージング
リセット回路４３からのリセット信号Ｒはエージングモ
ード検出回路４２へ与えられ、エージングモードイネー
ブル信号ＢＥを不活性状態にする。

【００４９】内部電圧降圧回路２は、外部電源電圧（外
部Ｖｃｃ）から内部電源電圧（内部Ｖｃｃ）を発生する
内部降圧機能（クランプ機能）を備える内部降圧回路２
２と、外部電源電圧（外部Ｖｃｃ）からこの外部電源電
圧（外部Ｖｃｃ）に依存して変化する電圧を発生する外
部Ｖｃｃ依存電圧発生回路２１を含む。この内部電圧降
圧回路２はエージングモードイネーブル信号ＢＥに応答
して、内部電源電圧（内部Ｖｃｃ）として外部Ｖｃｃ依
存電圧発生回路２１からの依存電圧を出力する。エージ
ングモードイネーブル信号ＢＥは図２においては外部Ｖ
ｃｃ依存電圧発生回路２１のみに与えられるように示さ
れる。

【００５０】この内部電圧降圧回路２の具体的構成とし
ては、後に詳細に説明するが、種々の構成が考えられ
る。すなわちエージングモードイネーブル信号ＢＥに従
って外部Ｖｃｃ依存電圧発生回路２１の出力を選択して
内部電源線２０へ伝達し、エージングモードイネーブル
信号ＢＥが不活性状態の場合には内部降圧回路２２の出
力を内部電源線２０へ伝達する選択回路が設けられても
よい。またエージングモードイネーブル信号ＢＥに応答
して外部Ｖｃｃ依存電圧発生回路２１からの依存電圧が
内部降圧回路２２からの内部降圧電圧と共に内部電源線
２０へ伝達されてもよい。次に図３に示す動作波形図を
参照して図１および図２に示す半導体記憶装置の動作に
ついて説明する。

【００５１】図１に示す内部回路３および外部電源使用
回路４の動作はエージングモード動作そのものについて
は無関係である。したがってエージングモードコントロ
ール回路１および内部電圧降圧回路２の動作についての
み説明する。

【００５２】外部電源電圧（外部Ｖｃｃ）が所定のリセ
ットレベルＶＲよりも高くなると、エージングリセット
回路４３からのリセット信号Ｒが“Ｌ”レベルへ立下が
り、エージングモード検出回路４２はリセット状態から
解放される。この外部電源電圧（外部Ｖｃｃ）の電位上
昇に伴って内部降圧回路２２から内部電源線２０へ与え
られる内部電源電圧（内部Ｖｃｃ）が上昇する。

【００５３】外部電源電圧（外部Ｖｃｃ）が所定の基準
電圧Ｖ０を超えると、内部降圧回路２２の内部降圧機能
により、内部電源線上の内部電源電圧（内部Ｖｃｃ）は
この基準電圧Ｖ０レベルに保持される。

【００５４】外部電源電圧（外部Ｖｃｃ）が第２のレベ
ルＶＳと第３のレベルＶＴを横切る毎に外部Ｖｃｃトグ
ル検出回路４１はトグル検出信号を発生する。すなわ
ち、外部Ｖｃｃトグル検出回路４１は、外部電源電圧
（外部Ｖｃｃ）がこの第２のレベルＶＳと第３のレベル
ＶＴ以上の振幅をもって振動したときを検出する。エー
ジングモード検出回路４２はこのトグル検出信号に従っ
てカウント動作を実行する。

【００５５】外部電源電圧（外部Ｖｃｃ）が所定回数振
動すると、エージングモード検出回路４２はエージング
モードイネーブル信号ＢＥを“Ｈ”に立上げる。好まし
くは、このエージングモードイネーブル信号ＢＥは、外
部電源電圧（外部Ｖｃｃ）が第２のレベルＶＳを通過し
たときに発生される。外部電源電圧（外部Ｖｃｃ）が所
定の電圧レベル（第１のレベル）Ｖ０に近い状態でエー
ジングモードイネーブル信号ＢＥを発生し、内部電源電
圧の切換による変動を少なくするためである。

【００５６】エージングモードイネーブル信号ＢＥに応
答して外部Ｖｃｃ依存電圧発生回路２１からの依存電圧
が内部電源線２０上に伝達される。これにより、内部電
源線２０上の内部電源電圧（内部Ｖｃｃ）は外部電源電
圧（外部Ｖｃｃ）に従って変化する。この外部電源電圧
（外部Ｖｃｃ）が所定のエージング電圧に到達すると、
内部電源電圧も対応のエージング電圧となり、この半導
体記憶装置におけるエージング動作が実行される。

【００５７】エージングモードの終了は外部電源電圧
（外部Ｖｃｃ）をリセット電圧ＶＲ以下に低下させるこ
とにより実現される。この外部電源電圧（外部Ｖｃｃ）
のリセット電圧ＶＲ以下への低下に応答してエージング
リセット回路４３からのリセット信号Ｒが“Ｈ”に立上
がり、エージングモード検出回路４２がリセットされ、
エージングモードイネーブル信号ＢＥが不活性状態の
“Ｌ”となる。

【００５８】上述のように外部電源電圧（外部Ｖｃｃ）
が所定の振幅以上で所定回数振動したときのみエージン
グモードへ入るように構成することにより、単に外部電
源電圧（外部Ｖｃｃ）を通常電源電圧レベルよりも高く
した場合の選別試験においてエージングモードへ入るこ
とがなく、内部回路３に必要以上のストレスが印加さ
れ、信頼性が低下するのを防止することができる。

【００５９】また、外部電源電圧（外部Ｖｃｃ）のトグ
ルのみによりエージングモードへ入るため、このエージ
ングモード設定用の余分のピン端子が必要とせず、また
信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの特別なタイミン
グ関係を要求する必要もなく、容易かつ確実に必要時に
のみエージングモードへ入ることができる。次に各回路
の詳細構成について順次説明する。

【００６０】図４は、図１および図２に示すエージング
モードコントロール回路のより具体的な構成を示すブロ
ック図である。図４において、外部Ｖｃｃトグル検出回
路４１は、外部電源電圧（外部Ｖｃｃ）を受け、その電
位レベルが第３のレベルＶＴよりも高くなったときを検
出する外部Ｖｃｃハイレベル検出回路５と、外部電源電
圧（外部Ｖｃｃ）が第２のレベルＶＳを超えたときを検
出する外部Ｖｃｃローレベル検出回路６と、外部Ｖｃｃ
ハイレベル検出回路５からの検出信号Ａを受けるインバ
ータ回路Ｉ１と、インバータ回路Ｉ１と外部Ｖｃｃロー
レベル検出回路６からの検出信号Ｂとを受けるＮＡＮＤ
型フリップフロップを含む。このフリップフロップはＮ
ＡＮＤ回路Ｎ１およびＮ２を含む。ＮＡＮＤ回路Ｎ１は
その一方入力にインバータ回路Ｉ１の出力を受け、その
他方入力にＮＡＮＤ回路Ｎ２の出力を受ける。ＮＡＮＤ
回路Ｎ２はその一方入力に外部Ｖｃｃローレベル検出回
路６の出力信号Ｂを受け、その他方入力にＮＡＮＤ回路
Ｎ１の出力を受ける。外部Ｖｃｃトグル検出回路４１は
さらに、ＮＡＮＤ回路Ｎ２の出力を受けるインバータ回
路Ｉ２を含む。インバータ回路Ｉ２から、外部電源電圧
（外部Ｖｃｃ）が第２のレベルＶＳおよび第３のレベル
ＶＴを横切って振動したことを示すトグル検出信号Ｃ０
が発生される。

【００６１】エージングモード検出回路４２は、ｎ段の
縦続接続された１ビット２進カウンタ８−１〜８−ｎを
含む。初段のカウンタ回路８−１の入力ＩＮにトグル検
出信号Ｃ０が与えられる。各カウンタ回路の出力ＯＵＴ
からの出力信号Ｃｉは次段のカウンタ回路の入力ＩＮへ
与えられる。最終段のカウンタ回路８−ｎの出力ＯＵＴ
から外部電源電圧（外部Ｖｃｃ）が所定回数所定の振幅
以上でトグルされたことを示すカウントアップ信号Ｃｎ
が発生される。エージングモード検出回路４２はさら
に、このカウンタ回路８−ｎからの信号Ｃｎを受ける２
段の縦続されたインバータ回路Ｉ３およびＩ４を含む。
インバータ回路Ｉ４からエージングモードイネーブル信
号ＢＥが発生される。このｎ段のカウンタ回路８−１〜
８−ｎは非同期型カウンタを構成し、それぞれ前段から
入力へ与えられた信号を１／２分周する機能を備える。

【００６２】エージングリセット回路４３は、外部電源
電圧（外部Ｖｃｃ）がリセットレベルＶＲ以下となった
ときを検出する外部Ｖｃｃリセットレベル検出回路７を
含む。この外部Ｖｃｃリセットレベル検出回路７からの
リセット信号Ｒはエージングモード検出回路４２に含ま
れるカウンタ回路８−１〜８−ｎのリセット入力Ｒへ与
えられる。外部Ｖｃｃハイレベル検出回路５は、外部電
源電圧（外部Ｖｃｃ）が第３のレベルＶＴよりも高くな
ったときにその出力信号Ａを“Ｈ”に立上げる。外部Ｖ
ｃｃローレベル検出回路６は、外部電源電圧（外部Ｖｃ
ｃ）が第２のレベルＶＳよりも高くなったときにその出
力信号Ｂを“Ｈ”に立上げる。ＮＡＮＤ回路Ｎ１および
Ｎ２とインバータ回路Ｉ２はラッチ回路を構成する。こ
のラッチ回路からの出力Ｃ０は、ハイレベル検出信号Ａ
が“Ｈ”のとき“Ｈ”となる（信号Ａが“Ｈ”の場合に
は信号Ｂは“Ｈ”である）。

【００６３】ローレベル検出信号Ｂが“Ｌ”の場合、こ
のラッチ回路の出力信号Ｃ０は“Ｌ”である。検出信号
Ａが“Ｌ”、検出信号Ｂが“Ｈ”の場合、信号Ｃ０の状
態は変化せず、その前の状態を維持する。カウンタ回路
８−１〜８−ｎはその入力ＩＮに与えられた信号の立下
がりに応答してその出力状態を変化させる。したがっ
て、外部電源電圧（外部Ｖｃｃ）が第２のレベルＶＳと
第３のレベルＶＴを所定回数振動した場合にエージング
モードイネーブル信号ＢＥが発生される。

【００６４】図５は図４に示す外部Ｖｃｃハイレベル検
出回路５の具体的構成を示す図である。図５において、
外部Ｖｃｃハイレベル検出回路５は、外部電源電圧（外
部Ｖｃｃ）を供給するノード１０とノードＮＡとの間に
直列に設けられるダイオード接続されたｎチャネルＭＯ
ＳトランジスタＱ１ａ、Ｑ２ａおよびＱ３ａと、ノード
ＮＡと接地電位Ｖｓｓとの間に設けられる比較的大きな
抵抗値を有する抵抗ＲＥａを含む。ノードＮＡには、ト
ランジスタＱ１ａ〜Ｑ３ａがすべてオン状態の場合に
は、外部電源電圧（外部Ｖｃｃ）より３ＶＴＨ低い電圧
が現われる。ここでトランジスタＱ１ａ〜Ｑ３ａのしき
い値電圧をＶＴＨとする。

【００６５】外部Ｖｃｃハイレベル検出回路５はさら
に、ノードＮＡに現われた電圧Ａ０を受けるインバータ
回路Ｉ１ａと、インバータ回路Ｉ１ａの出力を受けるイ
ンバータ回路Ｉ２ａを含む。インバータ回路Ｉ１ａ、Ｉ
２ａは共に外部電源電圧（外部Ｖｃｃ）を動作電源電圧
として動作する。インバータ回路Ｉ１ａの入力しきい値
は外部電源電圧（外部Ｖｃｃ）の１／２となるように設
定される。これはプルアップ用トランジスタおよびプル
ダウン用トランジスタを同一サイズで作製することによ
り実現される。したがって、インバータ回路Ｉ２ａから
のハイレベル検出信号Ａは、ノードＮＡの電圧Ａ０がそ
のときの外部電源電圧（外部Ｖｃｃ）の１／２のレベル
よりも高いか低いかにより“Ｈ”、“Ｌ”となる。

【００６６】図６は、図４に示す外部Ｖｃｃローレベル
検出回路６の具体的構成を示す図である。図６におい
て、外部Ｖｃｃローレベル検出回路６は、電源ノード１
０と出力ノードＮＢとの間に直列に設けられるダイオー
ド接続されたｎチャネルＭＯＳトランジスタＱ１ｂおよ
びＱ２ｂと、ノードＮＢと接地電位との間に設けられる
ダイオード接続されたｎチャネルＭＯＳトランジスタＱ
３ｂと抵抗ＲＥｂと、ノードＮＢの電圧を受ける２段の
インバータ回路Ｉ１ｂ、Ｉ２ｂを含む。抵抗ＲＥｂは比
較的大きな抵抗値を有する。したがってノードＮＢに
は、電源ノード１０へ与えられる外部電源電圧（外部Ｖ
ｃｃ）から２ＶＴＨ低い電圧が現われる。ここで、トラ
ンジスタＱ１ｂおよびＱ２ｂのしきい値電圧をＶＴＨと
する。インバータ回路Ｉ１ｂの入力しきい値は外部電源
電圧（外部Ｖｃｃ）の１／２に設定される。したがっ
て、このローレベル検出信号Ｂは、ノードＮＢの電位Ｂ
０と外部電源電圧（外部Ｖｃｃ）の２分の１のレベルと
の高低に応じて“Ｈ”および“Ｌ”となる。

【００６７】図７は、図４に示す外部Ｖｃｃリセットレ
ベル検出回路７の構成を示す図である。図７において、
外部Ｖｃｃリセットレベル検出回路７は、ダイオード接
続された３個のｎチャネルＭＯＳトランジスタＱ１ｒ、
Ｑ２ｒおよびＱ３ｒと、比較的大きな抵抗値を有する抵
抗ＲＥｃを含む。トランジスタＱ１ｒ〜Ｑ３ｒと抵抗Ｒ
Ｅｃは電源ノード１０と接地電位Ｖｓｓとの間に直列に
接続される。トランジスタＱ１ｒとトランジスタＱ２ｒ
との間の接続点ＮＣには、外部電源電圧（外部Ｖｃｃ）
よりトランジスタＱ１ｒのしきい値電圧ＶＴＨ低い電圧
が現われる。外部Ｖｃｃリセットレベル検出回路７はさ
らにこのノードＮＣの電圧を反転増幅するインバータ回
路Ｉ１ｒを含む。インバータ回路Ｉ１ｒの入力しきい値
は外部電源電圧（外部Ｖｃｃ）の１／２のレベルに設定
される。

【００６８】図８は図５ないし図７に示す検出回路５、
６および８の動作を示す信号波形図である。リセットレ
ベル検出信号Ｒは、外部電源電圧（外部Ｖｃｃ）がリセ
ットレベルＶＲ以上となったときに“Ｌ”となる。ロー
レベル検出信号Ｂは、外部電源電圧（外部Ｖｃｃ）が所
定電圧の第２のレベルＶＳ以上になったときに“Ｈ”と
なる。ハイレベル検出信号Ａは、外部電源電圧（外部Ｖ
ｃｃ）が第３のレベルＶＴ以上となったときに“Ｈ”と
なる。すなわち、検出信号Ａ、Ｂは、ノードＮＡおよび
ＮＢの電位Ａ０およびＢ０がそれぞれ外部Ｖｃｃ／２以
上となったときに“Ｈ”となる。リセットレベル検出信
号Ｒは、ノードＣの電位／Ｒ０が外部Ｖｃｃ／２以上と
なったときに“Ｌ”となる。これにより各外部電源電圧
のハイレベル（第３のレベル）、ローレベル（第２のレ
ベル）およびリセットレベルを正確に検出することがで
き、フリップフロップを含むラッチ回路により、外部電
源電圧（外部Ｖｃｃ）のトグルを検出することができ
る。

【００６９】図９は、図４に示すｎ段のカウンタ回路８
−１〜８−ｎの構成を示す図である。カウンタ回路８−
１〜８−ｎは同一構成を備える。

【００７０】図９において、１ビット２進カウンタ８
は、リセット信号Ｒに応答してノードＮＯ１へ電源電位
Ｖｃｃを伝達するｎチャネルＭＯＳトランジスタＱ７Ｃ
と、リセット信号Ｒに応答してノードＮＯ３を接地電位
Ｖｓｓへ放電するｎチャネルＭＯＳトランジスタＱ９Ｃ
と、リセット信号Ｒに応答してノードＮＯ２（出力ノー
ド）を接地電位Ｖｓｓへ放電するｎチャネルＭＯＳトラ
ンジスタＱ８Ｃと、リセット信号Ｒに応答してノードＮ
Ｏ４を接地電位Ｖｓｓへ放電するｎチャネルＭＯＳトラ
ンジスタＱ１０Ｃを含む。トランジスタＱ７Ｃへ与えら
れる電源電位Ｖｃｃは外部電源電圧（外部Ｖｃｃ）であ
ってもよく、また内部電源電圧（内部Ｖｃｃ）であって
もよい。入力ＩＮへ与えられる信号Ｃ０は外部電源電圧
（外部Ｖｃｃ）で動作する回路の出力であるため、外部
電源電圧（外部Ｖｃｃ）で動作させるのが好ましい。

【００７１】１ビット２進カウンタ８はさらに、入力Ｉ
Ｎに与えられる信号に応答してノードＮＯ１とノードＮ
Ｏ３とを電気的に接続するｎチャネルＭＯＳトランジス
タＱ１Ｃと、入力ＩＮへ与えられる信号を受けるインバ
ータ回路Ｉ３Ｃと、ノードＮＯ３の電位に応答してオン
・オフするｎチャネルＭＯＳトランジスタＱ５Ｃと、ノ
ードＮＯ３と接地電位Ｖｓｓとの間に設けられる容量Ｃ
Ｄ１と、インバータ回路Ｉ３Ｃの出力に応答して、トラ
ンジスタＱ５ＣをノードＮＯ１へ電気的に接続するため
のｎチャネルＭＯＳトランジスタＱ２Ｃを含む。

【００７２】１ビット２進カウンタ８はさらに、ノード
ＮＯ１の電位を反転・増幅してノードＮＯ２へ伝達する
インバータ回路Ｉ１Ｃと、ノードＮＯ２の信号電位を反
転増幅してノードＮＯ１へ伝達するインバータ回路Ｉ２
Ｃを含む。インバータ回路Ｉ１ＣおよびＩ２Ｃはラッチ
回路を構成する。１ビット２進カウンタ８はさらに、入
力ＩＮに与えられる信号に応答してノードＮＯ２とノー
ドＮＯ４とを電気的に接続するためのｎチャネルＭＯＳ
トランジスタＱ４Ｃと、ノードＮＯ４と接地電位Ｖｓｓ
との間に設けられる容量ＣＤ２と、ノードＮＯ４の電位
に応答してオン・オフするｎチャネルＭＯＳトランジス
タＱ６Ｃと、インバータ回路Ｉ３Ｃの出力に応答してノ
ードＮＯ２とトランジスタＱ６Ｃとを電気的に接続する
ｎチャネルＭＯＳトランジスタＱ３Ｃを含む。トランジ
スタＱ５ＣおよびＱ６Ｃは、ノードＮＯ４およびＮＯ３
が“Ｈ”レベルの場合に接地電位Ｖｓｓレベルを伝達す
る。

【００７３】この図９に示す１ビット２進カウンタ回路
８は、ｎチャネルＭＯＳトランジスタＱ１Ｃ〜Ｑ６Ｃ
と、インバータ回路ＩＣ１、ＩＣ２と、容量ＣＤ１およ
びＣＤ２によって構成されるダイナミックカウンタと、
内部ノードリセット用のｎチャネルＭＯＳトランジスタ
Ｑ７Ｃ〜Ｑ１０Ｃを備える。次にこの図９に示す１ビッ
ト２進カウンタ回路８の動作をその動作を示すタイミン
グチャート図である図１０を参照して説明する。

【００７４】リセット信号Ｒが“Ｈ”の場合、ノードＮ
Ｏ１は電源電位Ｖｃｃにより“Ｈ”となり、一方ノード
ＮＯ２、ＮＯ３およびＮＯ４は、トランジスタＱ８Ｃ、
Ｑ９ＣおよびＱ１０Ｃによりそれぞれ接地電位Ｖｓｓに
設定される。この状態では出力ノードＯＵＴの電位レベ
ルは“Ｌ”である。

【００７５】時刻Ｓ０においてリセット信号Ｒが“Ｌ”
に立下がると内部ノードＮＯ１、ＮＯ２、ＮＯ３および
ＮＯ４のリセット状態が解放される。このリセット解放
時においては、ノードＮＯ１が“Ｈ”レベル、ノードＮ
Ｏ２、ＮＯ３およびＮＯ４は共に“Ｌ”のレベルにあ
る。

【００７６】時刻Ｓ１において入力ノードＩＮに与えら
れる信号が“Ｌ”から“Ｈ”に立上がる。これに応答し
て、トランジスタＱ１Ｃがオン状態となり、ノードＮＯ
１の“Ｈ”の電圧により容量ＣＤ１が充電され、ノード
ＮＯ３の電位が“Ｈ”となる。トランジスタＱ４Ｃが同
様にオン状態となるが、ノードＮＯ２は“Ｌ”レベルで
あり、ノードＮＯ４の電位レベルは“Ｌ”である。イン
バータ回路Ｉ１ＣおよびＩ２Ｃはラッチ回路を構成して
おり、ノードＮＯ１およびＮＯ２をそれぞれ“Ｈ”およ
び“Ｌ”の状態にラッチしている。

【００７７】時刻Ｓ２において入力ノードＩＮに与えら
れる信号が“Ｈ”から“Ｌ”へ立下がる。これに応答し
て、トランジスタＱ１ＣおよびＱ４Ｃがオフ状態、トラ
ンジスタＱ２ＣおよびトランジスタＱ３Ｃがインバータ
回路Ｉ３Ｃの出力によりオン状態となる。ノードＮＯ３
は“Ｈ”にあり、トランジスタＱ５Ｃがオン状態であ
る。一方、ノードＮＯ４は“Ｌ”にあり、トランジスタ
Ｑ６Ｃはオフ状態にある。これにより、ノードＮＯ１が
トランジスタＱ２ＣおよびＱ５Ｃを介して放電され
“Ｌ”となる。ノードＮＯ２はインバータ回路Ｉ１Ｃに
より“Ｈ”となり、出力ノードＯＵＴの信号電位が
“Ｈ”となる。時刻Ｓ３において再び入力ノードＩＮの
信号が“Ｈ”へ立上がる。トランジスタＱ１ＣおよびＱ
４Ｃがオン状態となり、トランジスタＱ２ＣおよびＱ３
Ｃがオフ状態となる。ノードＮＯ３がトランジスタＱ１
Ｃを介してノードＮＯ１に接続される。ノードＮＯ１は
インバータ回路Ｉ２Ｃにより“Ｌ”に保持されている。
したがって容量ＣＤ１に保持されていた充電電荷が接地
電位Ｖｓｓへと放電され、ノードＮＯ３の電位レベルが
“Ｌ”へと立下がる。一方、ノードＮＯ２はインバータ
回路Ｉ１Ｃにより“Ｈ”に保持されている。したがっ
て、トランジスタＱ４Ｃを介してノードＮＯ４が充電さ
れ、ノードＮＯ４の電位が“Ｈ”となる。

【００７８】時刻Ｓ４において入力ノードＩＮに与えら
れる信号が“Ｈ”から“Ｌ”へ立下がる。これに応答し
て再びトランジスタＱ１ＣおよびＱ４Ｃがオフ状態、ト
ランジスタＱ２ＣおよびＱ３Ｃがオン状態となる。ノー
ドＮＯ３は“Ｌ”レベル、ノードＮＯ４は“Ｈ”レベル
である。したがってノードＮＯ２がトランジスタＱ３Ｃ
およびＱ６Ｃを介して放電され、ノードＮＯ２の電位が
“Ｌ”に立下がる。ノードＮＯ２の電位はインバータ回
路Ｉ２Ｃにより反転・増幅されてノードＮＯ１へ伝達さ
れ、ノードＮＯ１の電位が“Ｈ”に立上がる。これによ
り出力ノードＯＵＴの電位が“Ｈ”から“Ｌ”に立下が
る。

【００７９】再び時刻Ｓ５において入力ノードＩＮへ与
えられる信号が“Ｌ”から“Ｈ”へ立上がると、時刻Ｓ
１において行なわれた動作と同様の動作が行なわれ、ノ
ードＮＯ３とノードＮＯ４の電位が変化する。

【００８０】時刻Ｓ６において入力ノードＩＮに与えら
れる信号が“Ｈ”から“Ｌ”へ立下がると時刻Ｓ２にお
いて行なわれた動作と同様の動作が行なわれ、出力ノー
ドＯＵＴの電位が“Ｈ”に立上がる。

【００８１】時刻ＳＲにおいてリセット信号Ｒが“Ｈ”
へ立上がると、トランジスタＱ７Ｃ、Ｑ８Ｃ、Ｑ９Ｃお
よびＱ１０ＣによりノードＮＯ１が“Ｈ”レベルに、ノ
ードＮＯ２、ＮＯ３およびＮＯ４が“Ｌ”のレベルにリ
セットされ、出力ノードＯＵＴの電位も“Ｌ”となる。
これにより１ビット２進カウンタ回路８はリセット状態
となる。

【００８２】上述のように、入力ノードＩＮへ与えられ
る信号の“Ｈ”から“Ｌ”への変化に応答して出力ノー
ドＯＵＴの信号電位が変化する。

【００８３】次に、この図４に示すエージングモードコ
ントロール回路の全体の動作をそのタイミングチャート
である図１１を参照して説明する。図１１においては、
このｎ段のカウンタ回路８−１〜８−ｎは３段設けられ
ている場合（ｎ＝３）の動作が示される。

【００８４】時刻ｔ０において外部電源電圧（外部Ｖｃ
ｃ）がリセットレベルＶＲよりも高くなるとリセット信
号Ｒが“Ｌ”に立下がる。この時刻ｔ０において、エー
ジングモード検出回路４２に含まれるカウンタ回路８−
１〜８−ｎがリセット状態から解放される。

【００８５】時刻ｔ１において、外部電源電圧（外部Ｖ
ｃｃ）が第２のレベルＶＳよりも高くなると、外部Ｖｃ
ｃローレベル検出回路６からの出力信号Ｂが“Ｌ”から
“Ｈ”へ立上がる。この時点ではまだハイレベル検出信
号Ａは“Ｌ”である。したがって、図４に示すＮＡＮＤ
回路Ｎ１の出力は“Ｌ”であるため、ＮＡＮＤ回路Ｎ２
の出力は“Ｈ”であり、したがってインバータ回路Ｉ２
からのトグル検出信号Ｃ０はまだ“Ｌ”である。ここ
で、内部降圧回路２２の発生する内部電源電圧（内部Ｖ
ｃｃ）の第１のレベルＶ０は第２のレベルＶＳに近いレ
ベルであり、図においては、この第１のレベルＶ０は第
２のレベルＶＳよりも低い場合が一例として示される。
第１のレベルＶ０は第２のレベルＶＳよりも高いレベル
に設定されてもよい。第１のレベルＶ０と第２のレベル
ＶＳとが近接していればよい。

【００８６】時刻ｔ２において外部電源電圧（外部Ｖｃ
ｃ）が第３のレベルＶＴよりも高くなると、外部Ｖｃｃ
ハイレベル検出回路５からのハイレベル検出信号Ａが
“Ｌ”レベルから“Ｈ”へと立上がる。これに応答し
て、図４に示すＮＡＮＤ回路Ｎ１の出力信号が“Ｈ”と
なり、ＮＡＮＤ回路Ｎ２の出力が“Ｌ”となり、インバ
ータ回路Ｉ２からの出力信号Ｃ０が“Ｈ”となる。カウ
ンタ回路８−１〜８−ｎはその入力ノードＩＮに与えら
れる信号が“Ｈ”から“Ｌ”へ変化したときにカウント
アップ動作を行なう。したがってこの時刻ｔ２において
は、カウンタ回路８−１〜８−ｎの出力信号Ｃ１、Ｃ
２、Ｃ３およびエージングモードイネーブル信号ＢＥは
“Ｌ”のままである（ここでカウンタ回路は３段の場合
を想定している）。

【００８７】時刻ｔ３において、外部電源電圧（外部Ｖ
ｃｃ）が第３のレベルＶＴよりも低くなると、ハイレベ
ル検出信号Ａが“Ｈ”から“Ｌ”へ立下がる。この場合
においても、図４に示すＮＡＮＤ回路Ｎ２の出力信号が
“Ｌ”であるため、インバータ回路Ｉ２の出力信号Ｃ０
の状態は変化しない。

【００８８】時刻ｔ４において、外部電源電圧（外部Ｖ
ｃｃ）が第２のレベルＶＳよりも低くなった時点で、ロ
ーレベル検出信号Ｂが“Ｈ”レベルから“Ｌ”レベルへ
と変化する。この時点で、図４に示すＮＡＮＤ回路Ｎ２
の出力信号が“Ｌ”から“Ｈ”へと変化し、信号Ｃ０が
“Ｈ”から“Ｌ”へと変化する。

【００８９】この信号Ｃ０の“Ｈ”から“Ｌ”への変化
に応答して、カウンタ回路８−１からの出力Ｃ１が
“Ｌ”から“Ｈ”へと変化する。この時点においてはま
だ残りのカウンタ回路の出力信号Ｃ２およびＣ３（Ｂ
Ｅ）は変化しない。

【００９０】上述のように、外部電源電圧（外部Ｖｃ
ｃ）の電圧レベルが第２のレベルＶＳよりも低い電圧レ
ベルと第３のレベルＶＴよりも高い電圧レベルの間を変
動すると、信号Ｃ０が、外部電源電圧（外部Ｖｃｃ）が
第３のレベルＶＴよりも高くなった時点で“Ｈ”とな
り、外部電源電圧（外部Ｖｃｃ）が第２のレベルＶＳよ
りも低くなった時点で信号Ｃ０は“Ｌ”となる。信号Ｃ
０が“Ｈ”から“Ｌ”へと変化すると、１段目のカウン
タ回路８−１がカウントアップ動作を行ない、その出力
Ｃ１が変化する。

【００９１】上述の動作を繰返して、時刻ｔ５におい
て、信号Ｃ０が“Ｌ”へ立下がると、初段目のカウンタ
回路８−１の出力信号Ｃ１が“Ｌ”へと立下がり、２段
目のカウンタ回路８−２の出力信号Ｃ２が“Ｈ”へと立
上がる。

【００９２】さらに時刻ｔ６において、外部電源電圧
（外部Ｖｃｃ）が第２のレベルＶＳを横切ると、信号Ｃ
０が“Ｌ”へ立下がり、信号Ｃ１が“Ｈ”へと立上が
る。

【００９３】時刻ｔＢにおいて、カウンタ８−１の出力
信号Ｃ１が“Ｈ”から“Ｌ”に変化すると、２段目のカ
ウンタ回路８−２の出力信号Ｃ２が“Ｈ”から“Ｌ”へ
と変化する。これに応答して、３段目（最終段）のカウ
ンタ回路８−３の出力信号Ｃ３が“Ｌ”から“Ｈ”へ変
化する。これに応答してエージングモードイネーブル信
号ＢＥが“Ｌ”から“Ｈ”に立上がる。

【００９４】すなわち、カウンタ回路８−１〜８−ｎが
３段の場合では、外部電源電圧（外部Ｖｃｃ）が第２の
レベルＶＳと第３のレベルＶＴを超えて４回往復した時
点でエージングモードに入る。

【００９５】ここで、上述のように、外部電源電圧（外
部Ｖｃｃ）が第２のレベルＶＳよりも低くなった時点で
エージングモードイネーブル信号ＢＥを発生すると、外
部電源電圧（外部Ｖｃｃ）と内部降圧回路２２が発生す
る内部電源電圧（内部Ｖｃｃ）とをほぼ等しい値に設定
することが可能となる。これにより、エージングモード
に入るときに生じる動作電源電圧の変動を抑えることが
容易に実現される。すなわち、外部電源電圧（外部Ｖｃ
ｃ）が低いレベルになったときにエージングモードに入
ると、外部電源電圧（外部Ｖｃｃ）を緩やかに上昇させ
ることにより内部電源電圧（内部Ｖｃｃ）をこの外部電
源電圧（外部Ｖｃｃ）の変化に追随して緩やかに上昇さ
せることができ、内部電源線における電源電圧の変動を
小さくし、内部電源線に生じるノイズおよびそれに伴う
誤動作を防止することができる。

【００９６】時刻ｔＢにおいて、エージングモードに入
ると、内部電源電圧（内部Ｖｃｃ）に対する内部降圧機
能が無効とされ、内部電源電圧（内部Ｖｃｃ）は外部電
源電圧（外部Ｖｃｃ）の変化に伴って上昇する。図１１
においては、内部電源電圧（内部Ｖｃｃ）と外部電源電
圧（外部Ｖｃｃ）とが等しくなる状態が示される。この
図１１に示す動作においては、内部電源電圧（内部Ｖｃ
ｃ）は、外部電源電圧（外部Ｖｃｃ）が０Ｖから上昇
し、第１のレベルＶ０の値を超えた時点でこの第１のレ
ベルＶ０の電圧値を保持する。時刻ｔＢにおいてエージ
ングモードイネーブル信号ＢＥが発生されエージングモ
ードに入ると、内部電源電圧（内部Ｖｃｃ）は外部電源
電圧（外部Ｖｃｃ）と等しい電圧値となる。

【００９７】最後に、時刻ｔＲにおいて、外部電源電圧
（外部Ｖｃｃ）の電圧レベルがリセットレベルＶＲより
も低くなると、リセット信号Ｒが“Ｈ”となり、図４に
示すカウンタ回路８−１〜８−ｎがすべてリセットさ
れ、信号Ｃ３およびエージングモードイネーブル信号Ｂ
Ｅも“Ｌ”となり、この半導体記憶装置がエージングモ
ードから解放される。

【００９８】ここで、図１１においては、エージングモ
ード時において内部回路へ伝達されるエージング電圧は
第３の電圧レベルＶＴよりも低い状態が示される。この
エージング電圧は第３のレベルＶＴよりも高いレベルに
設定されてもよい。信号Ａ、ＢおよびＣ０が“Ｈ”に立
上がるだけである。

【００９９】図１２は、内部電圧降圧回路の具体的構成
を示す図である。図１２において、外部Ｖｃｃ依存電圧
発生回路２１は、エージングモードイネーブル信号ＢＥ
を受けるインバータ回路Ｉ５と、インバータ回路Ｉ５の
出力に応答して外部電源電圧（外部Ｖｃｃ）を内部電源
線２０へ伝達するｐチャネルＭＯＳトランジスタＱＰ１
とを含む。内部降圧回路２２からの降圧電圧は、また、
内部電源線２０へ与えられる。

【０１００】図１２に示す内部電圧降圧回路の構成にお
いては、エージングモードイネーブル信号ＢＥが“Ｈ”
に立上がると、ｐチャネルＭＯＳトランジスタＱＰ１が
オン状態となり、外部電源電圧（外部Ｖｃｃ）が内部電
源線２０へ伝達される。この図１２に示す構成の場合、
内部電源線２０上に現われる内部電源電圧（内部Ｖｃ
ｃ）は、エージングモード時においては、外部電源電圧
（外部Ｖｃｃ）と等しくなる。図１１に示すように、エ
ージングモードイネーブル信号ＢＥは、外部電源電圧
（外部Ｖｃｃ）が第２のレベルＶＳを横切ったときに発
生される。第２のレベルＶＳは、内部降圧回路２２がク
ランプする第１のレベルＶ０に近い。したがって、図２
１に示す従来の方法に比べて、内部電源線２０における
電圧変動を小さくすることができる。すなわち、外部電
源電圧（外部Ｖｃｃ）をこの第１のレベルＶ０付近から
緩やかに所望のエージング電圧まで上昇させることによ
り、内部電源線２０上の電圧はこの外部電源電圧（外部
Ｖｃｃ）の変動に追随して変動し、ノイズ発生に起因す
る誤動作を防止することができる。

【０１０１】図１３は、内部電圧降圧回路の他の構成を
示す図である。図１３（Ａ）において、外部Ｖｃｃ依存
電圧発生回路２１は、エージングモードイネーブル信号
ＢＥに応答して、外部電源電圧（外部Ｖｃｃ）を内部電
源線２０へ伝達するｎチャネルＭＯＳトランジスタＱｎ
１を含む。エージングモード時においては、エージング
モードイネーブル信号ＢＥは外部電源電圧（外部Ｖｃ
ｃ）レベルの信号となる（エージングモードコントロー
ル回路は外部電源電圧（外部Ｖｃｃ）を動作電源電圧と
して動作する）。したがって、内部電源線２０へは、外
部電源電圧（外部Ｖｃｃ）からトランジスタＱｎ１のし
きい値電圧より低い電圧が伝達される。この場合におい
ても、内部電源線２０には、エージングモード時に外部
電源電圧（外部Ｖｃｃ）の変化に従って変化する電圧が
現われ、所望のエージング電圧を内部電源線２０上に伝
達することができる。

【０１０２】実施例２図１３（Ｂ）は内部電圧降圧回路のさらに他の構成例を
示す図である。図１２および図１３（Ａ）に示す構成に
おいては、エージングモード時において、内部降圧回路
２２からの降圧電圧と外部電源電圧（外部Ｖｃｃ）に依
存する電圧とが重畳して内部電源線２０へ与えられてい
る。図１３（Ｂ）は、この外部電源電圧（外部Ｖｃｃ）
と内部降圧回路２２からの降圧電圧の一方のみをエージ
ングモードイネーブル信号ＢＥに従って内部電源線２０
へ伝達する。このため、エージングモードイネーブル信
号ＢＥに応答してその入力を切換える切換回路の機能を
有する外部Ｖｃｃ依存電圧発生回路２１が設けられる。
回路２１の具体的構成としては、たとえば図１２に示す
構成において、内部降圧回路２２の出力部にエージング
モードイネーブル信号ＢＥをゲートに受けるｐチャネル
ＭＯＳトランジスタが設けられる構成が用いられてもよ
い。他の２入力１出力のマルチプレクス回路の構成が利
用されてもよい。

【０１０３】実施例３図１４は内部電圧降圧回路２のさらに他の構成を示す図
である。図１４において、内部電圧降圧回路２は、外部
電源電圧（外部Ｖｃｃ）に従って変化しかつこの外部電
源電圧（外部Ｖｃｃ）よりも低い中間電圧を発生する中
間電圧発生回路２１０と、内部降圧回路２２と、エージ
ングモードイネーブル信号ＢＥに従って中間電圧発生回
路２１０からの中間電圧と内部降圧回路２２からの降圧
電圧の一方を選択して内部電源線２０へ伝達する選択回
路２１２を含む。中間電圧発生回路２１０と選択回路２
１２は、図２に示す外部Ｖｃｃ依存電圧発生回路２１に
対応する。

【０１０４】中間電圧発生回路２１０は、第１の基準電
圧Ｖｒ１を発生する回路と、第２の基準電圧Ｖｒ２を発
生する回路とを含む。第１の基準電圧Ｖｒ１を発生する
回路は、外部電源電圧（外部Ｖｃｃ）供給ノードとノー
ドＮＯ６との間に設けられる抵抗Ｒ１と、ノードＮＯ６
とノードＮＯ５との間に設けられるダイオード接続され
たｎチャネルＭＯＳトランジスタＱｎ２と、ノードＮＯ
５にそのゲートおよび一方導通端子が接続されるｎチャ
ネルＭＯＳトランジスタＱｎ３と、トランジスタＱｎ３
の他方導通端子と接地電位Ｖｓｓとの間に設けられる抵
抗Ｒ２を含む。トランジスタＱｎ２およびＱｎ３はダイ
オードとして機能し、その導通状態時にそのしきい値電
圧ＶＴＨＮの電圧降下を与える。抵抗Ｒ１およびＲ２は
十分大きな抵抗値を有する。ノードＮＯ５と外部電源電
圧（外部Ｖｃｃ）供給ノードの間には抵抗素子Ｒ１とト
ランジスタＱｎ２が直列に設けられており、ノードＮＯ
５と接地電位Ｖｓｓとの間にはトランジスタＱｎ３と抵
抗Ｒ２が直列に設けられる。したがって、ノードＮＯ５
には、（Ｒ２／（Ｒ１＋Ｒ２））・Ｖｃｃの電圧が発生
する。ここでＶｃｃは外部電源電圧（外部Ｖｃｃ）であ
る。したがって、ノードＮＯ６からの第１の基準電圧Ｖ
ｒ１は、Ｖｒ１＝Ｒ２・Ｖｃｃ／（Ｒ１＋Ｒ２）＋ＶＴＨＮとなる。

【０１０５】第２の基準電圧Ｖｒ２を発生する回路は、
ノードＮＯ７と外部電源電圧（外部Ｖｃｃ）供給ノード
との間に直列に接続される抵抗Ｒ１およびダイオード接
続されたｐチャネルＭＯＳトランジスタＱＰ２と、ノー
ドＮＯ７と接地電位Ｖｓｓとの間に直列に接続されるダ
イオード接続されたｐチャネルＭＯＳトランジスタＱＰ
３と抵抗Ｒ２を含む。トランジスタＱＰ２およびＱＰ３
はそれぞれ、そのしきい値電圧｜ＶＴＨＰ｜の電圧降下
を与える。この場合、ノードＮＯ７の電圧は、Ｒ２・Ｖ
ｃｃ／（Ｒ１＋Ｒ２）となる。したがってノードＮＯ８
の電圧Ｖｒ２は、Ｖｒ２＝Ｒ２・Ｖｃｃ／（Ｒ１＋Ｒ２）−｜ＶＴＨＰ｜となる。

【０１０６】中間電圧発生回路２１０はさらに、外部電
源電圧（外部Ｖｃｃ）供給ノードとノードＮＯ９との間
に設けられ、第１の基準電圧Ｖｒ１をそのゲートに受け
るｎチャネルＭＯＳトランジスタＱｎ４と、ノードＮＯ
９と接地電位Ｖｓｓとの間に設けられ、そのゲートに第
２の基準電圧Ｖｒ２を受けるｐチャネルＭＯＳトランジ
スタＱＰ４を含む。ＭＯＳトランジスタは、そのソース
とゲートとの間に電位差がしきい値電圧以上となったと
きに導通状態となり電流を供給する。したがって、トラ
ンジスタＱｎ４は、ノードＮＯ９の電位がＲ２・Ｖｃｃ
／（Ｒ１＋Ｒ２）よりも高くなるとオフ状態となる。ト
ランジスタＱＰ４は、ノードＮＯ９の電位がＲ２・Ｖｃ
ｃ／（Ｒ１＋Ｒ２）よりも低くなるとオフ状態となる。
このトランジスタＱｎ４およびＱＰ４の機能により、ノ
ードＮＯ９にはＲ２・Ｖｃｃ／（Ｒ１＋Ｒ２）の中間電
圧が安定に発生される。

【０１０７】選択回路２１２は、エージングモードイネ
ーブル信号ＢＥを受けるインバータ回路Ｉ６と、エージ
ングモードイネーブル信号ＢＥとインバータ回路Ｉ６の
出力に応答して、内部降圧回路２２の発生する降圧電圧
を内部電源線２０へ伝達するためのＣＭＯＳトランスミ
ッションゲートを構成するｎチャネルＭＯＳトランジス
タＱｎ６およびＱＰ６と、エージングモードイネーブル
信号ＢＥとインバータ回路Ｉ６の出力に応答して中間電
圧発生回路２１０からの中間電圧を内部電源線２０へ伝
達するためのＣＭＯＳトランスミッションゲートを構成
するｐチャネルＭＯＳトランジスタＱＰ５およびＱｎ５
を含む。トランジスタＱｎ５およびＱＰ６のゲートへエ
ージングモードイネーブル信号ＢＥが与えられ、トラン
ジスタＱＰ５およびＱｎ６のゲートへインバータ回路Ｉ
６の出力が与えられる。インバータ回路Ｉ６の出力の
“Ｈ”レベルは外部電源電圧（外部Ｖｃｃ）レベルであ
る。

【０１０８】通常動作時（選別試験を含む）の場合に
は、エージングモードイネーブル信号ＢＥは“Ｌ”であ
る。このとき、トランジスタＱｎ５およびＱＰ５がオフ
状態となり、トランジスタＱＰ６およびＱｎ６がオン状
態となる。したがって、内部電源線２０には、内部降圧
回路２２からの降圧電圧が伝達される。

【０１０９】エージングモード時においては、エージン
グモードイネーブル信号ＢＥが“Ｈ”となり、トランジ
スタＱｎ５およびＱＰ５がオン状態、トランジスタＱＰ
６およびＱｎ６がオフ状態となる。したがって、内部電
源線２０にはノードＮＯ９へ現われる中間電圧発生回路
２１０からの中間電圧Ｒ２・Ｖｃｃ／（Ｒ１＋Ｒ２）が
伝達される。このエージングモード時においては、内部
電源線２０に現われる電圧は、外部電源電圧（外部Ｖｃ
ｃ）に連動して変化する。

【０１１０】図１５は、内部電圧降圧回路のさらに他の
構成を示す図である。図１５において、内部電圧降圧回
路２は、内部降圧回路２２と、中間電圧発生回路２１４
と、選択回路２１６を含む。

【０１１１】中間電圧発生回路２１４は、第１の基準電
圧Ｖｒ１を発生するための抵抗Ｒ１およびＲ２とダイオ
ード接続されたｎチャネルＭＯＳトランジスタＱｎ２お
よびＱｎ３と、第２の基準電圧Ｖｒ２を発生するための
抵抗Ｒ１、Ｒ２およびダイオード接続されたｐチャネル
ＭＯＳトランジスタＱＰ２およびＱＰ３と、第１の基準
電圧Ｖｒ１をゲートに受けるｎチャネルＭＯＳトランジ
スタＱｎ４と、第２の基準電圧Ｖｒ２をゲートに受ける
ｐチャネルＭＯＳトランジスタＱＰ４と、エージングモ
ードイネーブル信号ＢＥをインバータ回路Ｉ６を介して
ゲートに受けて外部電源電圧（外部Ｖｃｃ）をトランジ
スタＱｎ４へ伝達するｐチャネルＭＯＳトランジスタＱ
Ｐ５０と、エージングモードイネーブル信号ＢＥをゲー
トに受けて接地電位ＶｓｓをトランジスタＱＰ４へ伝達
するｎチャネルＭＯＳトランジスタＱｎ５０を含む。こ
の中間電圧発生回路２１４は、エージングモードイネー
ブル信号ＢＥによりその出力状態が制御されるクロック
ドＣＭＯＳ構成を備える。

【０１１２】選択回路２１６は、エージングモードイネ
ーブル信号ＢＥに応答して内部降圧回路２２の出力を内
部電源線２０へ伝達するためのＣＭＯＳトランスミッシ
ョンゲートを構成するｐチャネルＭＯＳトランジスタＱ
Ｐ６およびｎチャネルＭＯＳトランジスタＱｎ６を含
む。トランジスタＱＰ６のゲートにエージングモードイ
ネーブル信号ＢＥが与えられ、トランジスタＱｎ６のゲ
ートにインバータ回路Ｉ６の出力が与えられる。

【０１１３】エージングモードイネーブル信号ＢＥが
“Ｌ”の状態では、トランジスタＱＰ５０およびＱｎ５
０が共にオフ状態となり、中間電圧発生回路２１４は中
間電圧の発生が禁止される。一方、選択回路２１６で
は、トランジスタＱＰ６およびＱｎ６が共にオン状態と
なる。これにより、内部降圧回路２２からの降圧電圧が
内部電源線２０へ伝達される。

【０１１４】エージングモード時において、エージング
モードイネーブル信号ＢＥが“Ｈ”にある状態において
は、トランジスタＱＰ５０およびＱｎ５０がオン状態、
トランジスタＱＰ６およびＱｎ６がオフ状態となる。こ
れにより中間電圧発生回路２１４は所定の中間電圧を発
生して内部電源線２０へ与える。トランジスタＱＰ６お
よびＱｎ６は共にオフ状態であるため、内部降圧回路２
２の出力は内部電源線２０へは伝達されない。

【０１１５】実施例４図４に示す外部Ｖｃｃのハイレベル、ローレベルおよび
リセットレベルを検出するための回路はそれぞれ図５、
図６および図７に示すようにそれぞれ個別の回路で構成
されるように説明している。しかしながら、この３つの
レベル検出回路は１つの回路構成で実現することもでき
る。

【０１１６】図１６は外部Ｖｃｃレベル検出回路の他の
構成を示す図である。図１６において、外部Ｖｃｃレベ
ル検出回路は、外部電源電圧（外部Ｖｃｃ）供給ノード
１０と接地電位Ｖｓｓとの間に直列に接続される、３段
のダイオード接続されたｎチャネルＭＯＳトランジスタ
Ｑｎ７、Ｑｎ８およびＱｎ９と大きな抵抗値を有する抵
抗ＲＥを含む。抵抗ＲＥの抵抗値は十分大きいため、こ
のトランジスタＱｎ７、Ｑｎ８およびＱｎ９はそれぞれ
そのしきい値電圧ＶＴＨの電圧降下を与える。

【０１１７】外部Ｖｃｃレベル検出回路はさらに、ノー
ドＡ０（トランジスタＱｎ７とトランジスタＱｎ８との
接続点）の信号を受けるインバータ回路Ｉ７と、インバ
ータ回路Ｉ８の出力を受けて外部Ｖｃｃハイレベル検出
信号Ａを発生するインバータ回路Ｉ８と、ノードＢ０
（トランジスタＱｎ８とトランジスタＱｎ９の接続点）
の信号を受けるインバータ回路Ｉ９と、インバータ回路
Ｉ９の出力を受けて外部Ｖｃｃローレベル検出信号Ｂを
発生するインバータ回路Ｉ１０と、ノード／Ｒ０（抵抗
ＲとトランジスタＱｎ９との接続点）の信号を受けるイ
ンバータ回路Ｉ１１を含む。インバータ回路Ｉ７、Ｉ９
およびＩ１１はそれぞれその入力論理しきい値が外部電
源電圧（外部Ｖｃｃ）の１／２に設定される。この図１
６に示す構成においては、外部電源電圧（外部Ｖｃｃ）
に対するハイレベル、ローレベルおよびリセットレベル
はそれぞれしきい値電圧ＶＴＨの差を有する。

【０１１８】この外部Ｖｃｃレベル検出回路は、３段の
ｎチャネルＭＯＳトランジスタに代えて、任意の数のダ
イオード接続されたｎチャネルＭＯＳトランジスタが用
いられてもよい。この場合任意の接続ノードから基準電
圧Ａ０、Ｂ０、および／Ｒ０が取出されてもよい。この
図１６に示す外部Ｖｃｃレベル検出回路の構成において
も、確実に外部電源電圧（外部Ｖｃｃ）のトグル回数を
検出することができる。

【０１１９】図１７はこの外部Ｖｃｃレベル検出回路の
さらに他の構成を示す図である。図１７に示す外部Ｖｃ
ｃレベル検出回路は、基準信号Ａ０、Ｂ０および／Ｒ０
を発生するために、ダイオード接続されたｐチャネルＭ
ＯＳトランジスタＱＰ７、ＱＰ８、およびＱＰ９が設け
られる。他の構成は図１６に示すものと同様である。こ
の場合においても、各トランジスタＱＰ７、ＱＰ８、お
よびＱＰ９によりそのしきい値電圧の絶対値｜ＶＴＨＰ
｜の電圧降下が生じるため、確実に外部電源電圧（外部
Ｖｃｃ）のハイレベル、ローレベルおよびリセットレベ
ルを検出することができる。図１７に示す構成において
も、ダイオード接続されるｐチャネルＭＯＳトランジス
タの段数は任意であり、また基準信号Ａ０、Ｂ０、およ
び／Ｒ０を取出す接続ノードは任意である。

【０１２０】なお、上述の実施例においてはＤＲＡＭが
説明されている。しかしながら、ＳＲＡＭなどの他の半
導体記憶装置であってもよい。また半導体記憶装置にか
かわらず、外部電源電圧（外部Ｖｃｃ）から内部電源電
圧を取出す内部降圧回路を備える半導体集積回路装置で
あればよい。

【０１２１】さらに、上述の説明においては、エージン
グ試験を行なうために内部動作電源電圧を切換える構成
を示している。この場合、加速試験（エージング試験）
にかかわらず、内部電源電圧を上昇させる必要のある動
作モードであっても上記実施例と同様の効果を得ること
ができる。

【０１２２】

【発明の効果】以上のように、この請求項１ないし６記
載の発明によれば、外部電源電圧（外部Ｖｃｃ）を所定
の振幅以上で予め定められた回数トグルすることにより
内部動作電源電圧を外部電源電圧（外部Ｖｃｃ）に連動
して変化させるように構成したため、確実に所望のエー
ジングモードなどのように必要とされるときにのみ内部
動作電源電圧を昇圧させることができ、誤って内部回路
に必要以上のストレスが与えられ半導体集積回路装置の
信頼性を低下させることが防止される。またこの場合、
単に外部電源電圧のトグルにより内部電源電圧を外部電
源電圧に連動して上昇させているため、このエージング
モードなどの特定の動作モードのために新しい余分のピ
ン端子を設ける必要がなく、また外部からの制御信号の
特定のタイミング条件をも必要としないため、半導体集
積回路装置に不必要なタイミング設定条件を設ける必要
がない。

【図面の簡単な説明】

【図１】この発明に従う半導体集積回路装置の全体の構
成を概略的に示すブロック図である。

【図２】この発明による半導体集積回路装置の要部の構
成を概略的に示すブロック図である。

【図３】この発明による半導体集積回路装置の動作を示
す信号波形図である。

【図４】図２に示す回路のより具体的な構成を示す図で
ある。

【図５】図４に示す外部Ｖｃｃハイレベル検出回路の具
体的構成を示す図である。

【図６】図４に示す外部Ｖｃｃローレベル検出回路の具
体的構成を示す図である。

【図７】図４に示す外部Ｖｃｃリセットレベル検出回路
の具体的構成を示す図である。

【図８】図５、図６および図７に示すレベル検出回路の
動作を示す信号波形図である。

【図９】図４に示すカウンタ回路の具体的構成を示す図
である。

【図１０】図９に示すカウンタ回路の動作を示すタイミ
ングチャート図である。

【図１１】図４に示すエージングモードコントロール回
路の動作を示すタイミングチャート図である。

【図１２】図１に示す内部電圧降圧回路の具体的構成を
示す図である。

【図１３】図１に示す内部電圧降圧回路の他の構成例を
示す図である。

【図１４】内部電圧降圧回路のさらに他の構成を示す図
である。

【図１５】図１４に示す内部電圧降圧回路の変更例を示
す図である。

【図１６】図４に示す外部Ｖｃｃハイレベル検出回路、
外部Ｖｃｃローレベル検出回路および外部Ｖｃｃリセッ
トレベル検出回路の他の構成を示す図である。

【図１７】図１６に示す外部Ｖｃｃレベル検出回路の他
の構成例を示す図である。

【図１８】従来の内部降圧回路の構成を示す図である。

【図１９】従来の内部降圧回路の入出力特性を示す波形
図である。

【図２０】従来のエージングモード時における外部電源
電圧と内部電源電圧との関係を示す図である。

【図２１】従来のエージングモード時における内部電源
電圧と外部電源電圧との他の対応関係を示す図である。

【図２２】従来のエージングモード時における内部電源
電圧と外部電源電圧とのさらに他の対応関係を示す図で
ある。

【符号の説明】

１エージングモードコントロール回路２内部電圧降圧回路３内部回路４外部電源使用回路５外部Ｖｃｃハイレベル検出回路６外部Ｖｃｃローレベル検出回路７外部Ｖｃｃリセットレベル検出回路８，８−１〜８−ｎカウンタ回路２０内部電源線２１外部Ｖｃｃ依存電圧発生回路２２内部降圧回路４１外部Ｖｃｃトグル検出回路４２エージングモード検出回路４３エージングリセット回路２１０中間電圧発生回路２１２選択回路２１４中間電圧発生回路２１６選択回路

Claims

【特許請求の範囲】

【請求項１】内部電源線に与えられる電圧を動作電源
電圧として動作する回路を含む半導体集積回路装置であ
って、電源ノードへ印加される第１の電源電圧から内部電源電
圧を発生する内部降圧手段を備え、前記内部降圧手段は
前記第１の電源電圧が予め定められた第１のレベルより
高いときに前記第１のレベルの電圧を前記内部電源電圧
として発生する手段を含み、前記第１の電源電圧に従って変化する電圧を発生するた
めの電圧発生手段、前記第１の電源電圧が第２のレベルと第３のレベルとを
横切って所定回数振動したか否かを判別する判別手段、
および前記判別手段からの所定回数振動検出信号に応答
して、前記電圧発生手段からの電圧へと前記内部電源線
の電圧を変更する内部電源電圧変更手段を含む、半導体
集積回路装置。
【請求項２】前記内部電源電圧変更手段は、前記内部
降圧手段からの前記内部電源電圧に前記電圧発生手段か
らの電圧を重畳して前記内部電源線へ伝達する手段を含
む、請求項１記載の半導体集積回路装置。
【請求項３】前記内部電源電圧変更手段は、前記内部
降圧手段からの内部電源電圧に代えて前記電圧発生手段
からの電圧を前記内部電源線へ伝達する手段を含む、請
求項１記載の半導体集積回路装置。
【請求項４】前記第２のレベルは前記第１のレベルに
近いレベルであり、前記判別手段は、前記第１の電源電圧が前記第２のレベ
ルを通過したときに前記所定回数振動検出信号を発生す
る手段を含む、請求項１記載の半導体集積回路装置。
【請求項５】内部電源線へ与えられる電圧を動作電源
電圧として動作する回路を含む半導体集積回路装置であ
って、電源ノードへ印加される第１の電源電圧から内部電源電
圧を発生する内部降圧手段を備え、前記内部降圧手段は
前記第１の電源電圧が第１のレベルよりも高いときに前
記第１のレベルの電圧を前記内部電源電圧として発生す
る手段を含み、前記第１の電源電圧に応答して、前記第１の電源電圧の
変化に従って変化しかつ前記第１の電源電圧よりも低い
レベルの中間電圧を発生する中間電圧発生手段、前記第１の電源電圧が第２のレベルと第３のレベルとを
横切るように所定回数トグルされたか否かを判別する判
別手段、および前記判別手段からの所定回数トグル検出
信号に応答して、前記内部電源線上の電圧を前記内部降
圧手段からの前記内部電源電圧から前記中間電圧発生手
段からの中間電圧へ変更する内部電圧変更手段を備え
る、半導体集積回路装置。
【請求項６】前記第２のレベルは前記第１のレベルに
近いレベルであり、前記判別手段は、前記第１の電源電圧が前記第２のレベ
ルを横切ったときに前記所定回数トグル検出信号を発生
する手段を含む、請求項５記載の半導体集積回路装置。