CN101210953A - 半导体器件 - Google Patents

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CN101210953A CNA2007103056085A CN200710305608A CN101210953A CN 101210953 A CN101210953 A CN 101210953A CN A2007103056085 A CNA2007103056085 A CN A2007103056085A CN 200710305608 A CN200710305608 A CN 200710305608A CN 101210953 A CN101210953 A CN 101210953A
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Abstract

本发明提供一种半导体器件，其包括：多个引脚，其用于接收多个外部安装测试信号；以及信号产生单元，其用于响应于所述外部安装测试信号而产生多个内部测试模式信号，其中该半导体器件响应于所述内部测试模式信号而进入安装测试模式，用以评估安装于实际应用装置上的该半导体器件的操作。

Description

半导体器件
相关申请的交叉引用
本发明请求韩国专利申请号10-2006-0134300和10-2007-0098270的优先权，它们分别提交于2006年12月27日和2007年9月28日，其全部通过引用而被合并进来。
技术领域
本发明涉及半导体设计技术，更具体地说，涉及半导体器件的安装测试。
背景技术
如本领域中所公知的那样，安装测试用以通过以作为标准配置单元的模块的形式配置单个半导体器件或多个半导体器件且将其连接至实际应用装置来验证半导体器件的操作。
此测试不同于通过使用具有由用户设定的用户测试程序的测试器来检测半导体器件的缺陷或故障的一般测试。
因此，不可能将由用户设定的用户测试程序应用于安装测试中。
在此情况下，归因于实际应用装置的实际外部控制器与半导体器件之间的相互冲突问题，可能存在许多缺陷。对于通用测试器而言，考虑环境原因(诸如相互冲突问题)且因此正确地执行故障分析也可能是困难的。
发明内容
本发明的实施例是针对提供一种用以执行安装测试模式的半导体器件，该安装测试模式用于测试安装于实际应用装置上的半导体器件的操作。
本发明的实施例是针对提供一种能够改变安装于实际应用装置上的半导体器件的内部特性的半导体器件。
本发明的实施例是针对提供一种用以响应于自安装于实际应用装置上的外部输入的安装测试信号而进入测试模式的半导体器件。
根据本发明的第一方面，提供一种半导体器件，其包括：多个引脚，其用于接收多个外部安装测试信号；以及信号产生单元，其用于响应于外部安装测试信号的电压电平而产生多个内部测试模式信号，其中该半导体器件响应于内部测试模式信号而进入安装测试模式，用以评估安装于实际应用装置上的半导体器件的操作。
根据本发明的第二方面，提供一种半导体器件，其包括：信号产生单元，其用于响应于外部安装测试信号的电压电平而产生多个内部测试模式信号；以及一解码单元，其用于解码该多个内部测试模式信号，其中该半导体器件响应于内部测试模式信号而进入安装测试模式，用以评估安装于实际应用装置上的半导体器件的操作。
根据本发明的第三方面，提供一种测试半导体器件的方法，其包括：经由多个引脚接收多个外部安装测试信号；比较安装测试信号与具有各种电压电平的多个预设参考电压；以及响应于比较结果而产生多个内部测试模式信号，其中该半导体器件响应于内部测试模式信号而进入安装测试模式，用以评估安装于实际应用装置上的半导体器件的操作。
根据本发明的第四方面，提供一种测试半导体器件的方法，其包括：接收多个外部安装测试信号；比较安装测试信号与具有各种电压电平的多个预设参考电压；以及响应于比较结果而产生多个内部测试模式信号，其中该半导体器件响应于内部测试模式信号而进入安装测试模式，用以评估安装于实际应用装置上的半导体器件的操作。
根据本发明的第五方面，提供一种半导体器件，其包括：引脚；第一比较器，其用于比较来自引脚的信号与第一参考信号；以及第二比较器，其用于比较来自引脚的信号与第二参考信号。
附图说明
图1为说明根据本发明的第一实施例的用以执行安装测试的半导体器件的示意图；
图2描述说明图1中所示的信号产生单元的一个实例的详细电路图；
图3描述说明图1中所示的解码器的一个实例的详细电路图；
图4为说明根据本发明的第二实施例的用以执行安装测试的半导体器件的示意图；
图5描述图4中所示的半导体器件的详细电路图；以及
图6描述说明图4及图6中所示的解码器的一个实例的详细电路图。
具体实施方式
如下文将陈述，本发明将用于使半导体器件进入测试模式的信号输入至芯片的未使用的引脚，以在安装状态下改变或测试半导体器件的环境。
在下文中，将参考附图来详细描述本发明的优选实施例以使得本发明可由本领域技术人员容易地进行。
图1为说明根据本发明的第一实施例的用以执行安装测试的半导体器件的结构的方块图。
参考图1，执行安装测试的半导体器件包括芯片106中的信号产生单元104及解码单元105。信号产生单元104响应于自外部提供的安装测试信号EXPASIG的逻辑电平而产生多个内部安装测试信号INPASIG1至INPASIG3。解码单元105解码该多个内部安装测试信号INPASIG1至INPASIG3以输出多个内部测试模式信号TMSIG1至TMSIG3。
芯片106利用任意衬垫(pad)103以获得外部安装测试信号EXPASIG及任意引脚101，两者皆为导线接合的。
通过引用在其中给出的附图标记，图2描述说明图1中所示的信号产生单元104的一个实例的详细电路图。
参考图2，信号产生单元104配备多个比较器201至203，每一比较器接收外部安装测试信号EXPASIG，且响应于外部安装测试信号EXPASIG的逻辑电平而输出多个内部安装测试信号INPASIG1至INPASIG3中的对应一个。
该多个比较器201至203具有相同结构，因此下文将说明性地描述其中的一个，即第一比较器201。
可通过使用多个NMOS晶体管MN1至MN3、多个PMOS晶体管MP1至MP2及反相器INV1来实施第一比较器201。在操作中，响应于使能信号EN，该使能NMOS晶体管MN1首先被接通以操作第一比较器201。
接着，将预设参考电压VREF1施加至第一NMOS晶体管MN2的栅极，且将外部安装测试信号EXPASIG施加至第二NMOS晶体管MN3的栅极。此时，根据第一预设参考电压VREF1及外部安装测试信号EXPASIG中的每一个的逻辑电平为高的还是低的，选择性地接通第一NMOS晶体管MN2或第二NMOS晶体管MN3。
在第一状况下，若假定外部安装测试信号EXPASIG的逻辑电平高于第一预设参考电压VREF1的逻辑电平，则接通第二NMOS晶体管MN3，且因此第一比较器201最后输出逻辑高电平的第一内部安装测试信号INPASIG1。
在第二状况下，若假定外部安装测试信号EXPASIG的逻辑电平小于第一预设参考电压VREF1的逻辑电平，则接通第一NMOS晶体管MN2，且因此接通两个PMOS晶体管MP1及MP2。归因于这两个PMOS晶体管MP1及MP2的接通，第一比较器201最后输出逻辑低电平的第一内部安装测试信号INPASIG1。
此处，提供于信号产生单元104内的多个比较器201至203接受参考电压VREF1至VREF3的不同电平，同时将相同安装测试信号EXPASIG作为输入。
因此，自比较器201至203中的每一个输出的内部安装测试信号INPASIG1至INPASIG3的逻辑电平可根据施加于其上的参考电压VREF1至VREF3而彼此相同或不同。
通过引用在其中给出的附图标记，图3说明显示在图1中的解码单元105的一个实例的详细电路图。
参考图3，解码单元105配备多个反相器INV2至INV7及多个与非(NAND)门ND1至ND3以解码自信号产生单元104输出的该多个内部安装测试信号INPASIG1至INPASIG3。
解码单元105在逻辑上组合输入至其的多个内部安装测试信号INPASIG1至INPASIG3的逻辑电平，以产生测试模式信号TMSIG1至TMSIG3。
在安装测试tAC(存取时间)的状况下，作为半导体器件的测试模式的一个实例，首先假定参考电压VREF1至VREF3满足电压电平VREF1＜VREF2＜VREF3的不等式。此外，可存在半导体器件在将外部安装测试信号EXPASIG输入至芯片106之前正常地操作、或可将外部安装测试信号EXPASIG输入至正常操作的半导体器件的状态。
首先，在不进行安装测试(tAC测试)的状况下，若被输入的外部安装测试信号EXPASIG的逻辑电平小于第一参考电压VREF1，则使内部测试模式信号TMSIG1至TMSIG3无效(inactivated)。
此外，作为安装测试(tAC测试)的第一变化，若外部安装测试信号EXPASIG的逻辑电平高于第一参考电压VREF1但小于第二参考电压VREF2，则使第一内部测试模式信号TMSIG1有效(activated)且使第二内部测试模式信号TMSIG2及第三内部测试模式信号TMSIG3无效。
另外，作为安装测试(tAC测试)的第二变化，若外部安装测试信号EXPASIG的逻辑电平高于第二参考电压VREF2但小于第三参考电压VREF3，则使第一内部测试模式信号TMSIG1及第二内部测试模式信号TMSIG2有效且使第三内部测试模式信号TMSIG3无效。
最后，作为安装测试(tAC测试)的第三变化，若外部安装测试信号EXPASIG的逻辑电平高于所有参考电压VREF1至VREF3，则使内部测试模式信号TMSIG1至TMSIG3全部有效。
基于被输出以遵照以上变化中的每一个的内部测试模式信号TMSIG1至TMSIG3的逻辑电平，半导体器件通过控制其本身延迟锁定环路(DLL)的复本延迟(replica delay)的量来调整安装测试tAC。例如，对于第一变化而言，使第一内部测试模式信号TMSIG1有效以增加复本延迟的量。对于第三变化而言，使内部测试模式信号TMSIG1至TMSIG3全部有效以减少复本延迟的量。
根据本发明，有可能通过观测数据输出(DQ)波形的变化来监视允许复本延迟的量以此方式增加或减少的半导体器件。
因为该实施例使用三个比较器201至203，所以对具有总共四种变化的安装测试(tAC测试)存在说明性解释。然而，此仅为一个实施例，且因此若需要更多变化，则将可能通过相应地包括更多比较器及解码器来实现目的。
为了概述参考图1的本发明的实施例，通过任意衬垫103将经由任意引脚101施加的外部安装测试信号EXPASIG传递至信号产生单元104。接着，信号产生单元104根据外部安装测试信号EXPASIG的电压电平而输出该多个内部安装测试信号INPASIG1至INPASIG3。解码单元105解码该多个内部安装测试信号INPASIG1至INPASIG3，以产生该多个测试模式信号TMSIG1至TMSIG3。
此处，施加至芯片106的外部安装测试信号EXPASIG的电压电平必须设定为适于预先设定的所希望测试的值。
此外，可基于信号产生单元104的输出信号的数目及解码单元105中的解码器的数目来改变所希望测试模式环境(表示也根据测试模式信号的数目而启用精细测试的测试模式环境)。
图4为说明根据本发明的第二实施例的用以执行安装测试的半导体器件的结构的方块图。
参考图4，执行安装测试的半导体器件包括芯片190中的多个任意引脚110A及110B以及信号产生单元140。该多个任意引脚110A及110B接收多个外部安装测试信号EXPASIG1及EXPASIG2至芯片190的内部。信号产生单元140响应于外部安装测试信号EXPASIG1及EXPASIG2的逻辑电平而产生多个内部安装测试信号INPASIG1至INPASIG6。
该半导体器件进一步包括解码单元150、静电放电(ESD)保护单元160、初始化单元170以及浮动保护单元180。解码单元150解码该多个内部安装测试信号INPASIG1至INPASIG6以输出多个内部测试模式信号TMSIG1至TMSIG15。ESD保护单元160防止任意引脚110A及110B的ESD。在半导体器件的预设初始操作期间，初始化单元170初始化任意引脚110A及110B处的电压电平。浮动保护单元180防止任意引脚110A及110B处的电压电平浮动。
此外，该半导体器件包括与任意引脚110A及110B导线接合的多个任意衬垫130A及130B，以用于将外部安装测试信号EXPASIG1及EXPASIG2转移至信号产生单元140。
通过引用在其中给出的附图标记，图5描述图4中所示的半导体器件的详细电路图。
参考图5，信号产生单元140配备比较外部安装测试信号EXPASIG1至EXPASIG2与多个预设参考电压VREF1至VREF3的多个比较器141至146。详细地说，比较器141至146中的每一个比较外部安装测试信号EXPASIG1至EXPASIG2中的对应一个与预设参考电压VREF1至VREF3中的对应一个，以响应于比较结果而输出内部安装测试信号INPASIG1至INPASIG6中的对应一个。
该多个比较器141至146根据所输入的外部安装测试信号EXPASIG1至EXPASIG2而接收彼此不同的预设参考电压VREF1至VREF3中的一个。例如，接收第一外部安装测试信号EXPASIG1的第一至第三比较器141至143被配置以接收彼此不同的预设参考电压VREF1至VREF3。同样地，接收第二外部安装测试信号EXPASIG2的第四至第六比较器144至146被配置以接收彼此不同的预设参考电压VREF1至VREF3。
因此，该多个比较器141至146比较所有输入的外部安装测试信号EXPASIG2与所有预设参考电压VREF1至VREF3。
该多个比较器141至146具有相同结构，因此下文将说明性地描述其中的一个，即第一比较器141。
可用第一至第三NMOS晶体管CN1至CN3、第一PMOS晶体管CP1及第二PMOS晶体管CP2以及反相器CINT1来实施第一比较器141。
第一NMOS晶体管CN1包括接收第一外部安装测试信号EXPASIG1的栅极及输出节点OUTN与公共节点COMN之间的漏极-源极路径，从而响应于第一外部安装测试信号EXPASIG1的电压电平而控制在其漏极-源极路径上流动的电流量。第二NMOS晶体管CN2包括接收第一参考电压VREF1的栅极及驱动节点IN与公共节点COMN之间的漏极-源极路径，从而响应于第一预设参考电压VREF1的电压电平而控制在其漏极-源极路径上流动的电流量。第一PMOS晶体管CP1及第二PMOS晶体管CP2形成电源电压(VDD)端子与输出节点OUTN及驱动节点IN中的一个之间的电流反射镜，从而使在输出节点OUTN上流动的电流量与在驱动节点IN上流动的电流量大体上相同。第三NMOS晶体管CN3包括接收使能信号ENABLE的栅极及公共节点COMN与接地电压(VSS)端子之间的漏极-源极路径，从而响应于使能信号ENABLE而控制其漏极-源极路径的连接或断开。反相器CINT1响应于输出节点OUTN的电压电平而确定并输出第一内部安装测试信号INPASIG1的逻辑电平。
一经操作，即响应于使能信号ENABLE，接通第三NMOS晶体管CN3以操作第一比较器141。
接着，将第一外部安装测试信号EXPASIG1施加至第一NMOS晶体管CN1的栅极，且将第一预设参考电压VREF1施加至第二NMOS晶体管CN2的栅极。此时，根据第一预设参考电压VREF1及第一外部安装测试信号EXPASIG1中的每一个的逻辑电平为高还是低，确定自第一比较器141输出的第一内部安装测试信号INPASIG1的逻辑电平。
在第一状况下，假定施加至第一NMOS晶体管CN1的栅极的外部安装测试信号EXPASIG1的逻辑电平高于施加至第二NMOS晶体管CN2的栅极的第一预设参考电压VREF1的逻辑电平。此时，在第一NMOS晶体管CN1的漏极-源极路径上流动的电流量大于在第二NMOS晶体管CN2的漏极-源极路径上流动的电流量。形成电流反射镜的第一PMOS晶体管CP1及第二PMOS晶体管CP2试图使在输出节点OUTN上流动的电流量与在驱动节点IN上流动的电流量大体上相同。因此，输出节点OUTN的电压电平变得较低，且驱动节点IN的电压电平变得较高。根据输出节点OUTN的电压电平变得较低，反相器CINT1最后输出具有逻辑高电平的第一内部安装测试信号INPASIG1。
在第二状况下，假定施加至第一NMOS晶体管CN1的栅极的外部安装测试信号EXPASIG1的逻辑电平低于施加至第二NMOS晶体管CN2的栅极的第一预设参考电压VREF1的逻辑电平。此时，在第二NMOS晶体管CN2的漏极-源极路径上流动的电流量大于在第一NMOS晶体管CN1的漏极-源极路径上流动的电流量。第一PMOS晶体管CP1及第二PMOS晶体管CP2试图使在输出节点OUTN上流动的电流量与在驱动节点IN上流动的电流量大体上相同。因此，输出节点OUTN的电压电平变得较高，且驱动节点IN的电压电平变得较低。根据输出节点OUTN的电压电平变得较高，反相器CINT1最后输出具有逻辑低电平的第一内部安装测试信号INPASIG1。
此处，其它比较器142至146具有与第一比较器141的结构大体上相同的结构，且执行与第一比较器141的操作大体上相同的操作。参看表1，下文将描述根据比较器141至146的外部安装测试信号EXPASIG1至EXPASIG3、预设参考电压VREF1至VREF3以及内部安装测试信号INPASIG1至INPASIG6的电压电平。
[表1]
  外部安装测试信号 预设参考电压
  EXPASIG1   EXPASIG2   VREF1＝1.0V VREF2＝1.5V VREF3＝2.0V
0.75V 0.75V   INPASIG1＝低电平   INPASIG4＝低电平 INPASIG2＝低电平   INPASIG5＝低电平 INPASIG3＝低电平 INPASIG6＝低电平
1.25V 1.25V   INPASIG1＝高电平   INPASIG4＝高电平 INPASIG2＝低电平   INPASIG5＝低电平 INPASIG3＝低电平 INPASIG6＝低电平
1.75V 1.75V   INPASIG1＝高电平   INPASIG4＝高电平 INPASIG2＝高电平   INPASIG5＝高电平 INPASIG3＝低电平 INPASIG6＝低电平
2.25V 2.25V   INPASIG1＝高电平   INPASIG4＝高电平 INPASIG2＝高电平   INPASIG5＝高电平 INPASIG3＝高电平 INPASIG6＝高电平
ESD保护单元160包括多个ESD保护器162及164，每一ESD保护器连接至任意衬垫130A及130B中的一个，从而防止任意引脚110A及110B的ESD。
第一ESD保护器162包括第一至第三保护电路162A至162C。用串联连接于电源电压(VDD)端子与接地电压(VSS)端子之间的第一二极管DI1及第二二极管DI2来实施第一保护电路162A。用第一电阻器R1来实施第二保护电路162B。用第一保护MOS晶体管N1及第二保护MOS晶体管N2来实施第三保护电路162C。
第二ESD保护器164包括第四至第六保护电路164A至164C。用串联连接于电源电压(VDD)端子与接地电压(VSS)端子之间的第三二极管DI3及第四二极管DI4来实施第四保护电路164A。用第二电阻器R2来实施第五保护电路164B。用第三保护MOS晶体管N9及第四保护MOS晶体管N10来实施第六保护电路164C。
初始化单元170包括多个初始化电路172及174，每一初始化电路连接至任意衬垫130A及130B中的一个，从而在半导体器件的预设初始操作期间初始化任意引脚110A及110B处的电压电平。此处，响应于在半导体器件的预设初始操作时触发的复位脉冲RSTTMP而控制初始化电路172及174中的每一个。
第一初始化电路172包括串联耦接于第一节点NODEA与接地电压(VSS)端子之间的多个初始化NMOS晶体管N3至N7。第一节点NODEA耦接至第一任意衬垫130A。具有耦接至接地电压(VSS)端子的源极的第五初始化NMOS晶体管N7包括接收复位脉冲RSTTMP的栅极，使得响应于复位脉冲RSTTMP而接通或断开第一初始化电路172。此外，第一至第四初始化NMOS晶体管N3至N6包括接收电源电压VDD的栅极，以防止在施加电源电压VDD后在触发复位脉冲RSTTMP时发生电流消耗。
第二初始化电路174包括串联耦接于第二节点NODEB与接地电压(VSS)端子之间的多个初始化NMOS晶体管N11至N15。第二节点NODEB耦接至第二任意衬垫130B。具有耦接至接地电压(VSS)端子的源极的第十初始化NMOS晶体管N15包括接收复位脉冲RSTTMP的栅极，使得响应于复位脉冲RSTTMP而接通或断开第二初始化电路174。此外，第六至第九初始化NMOS晶体管N11至N14包括接收电源电压VDD的栅极，以防止在施加电源电压VDD后在触发复位脉冲RSTTMP时发生电流消耗。
浮动保护单元180包括多个浮动保护器182及184，每一浮动保护器连接至任意衬垫130A及130B中的一个，以在经由任意衬垫130A及130B输入的信号不具有预定电压电平时，不将输入信号转送至信号产生单元140。此处，浮动保护器182及184中的每一个可通过下拉驱动一对一地耦接至第一任意衬垫130A及第二任意衬垫130B的第一节点NODEA及第二节点NODEB，来切断经由任意衬垫130A及130B将不熟知的输入信号转送至信号产生单元140。
第一浮动保护器182包括第一电平转换器1822及第一下拉驱动器N8。当经由第一任意衬垫130A输入电压电平在预定时间期间不变化的信号时，第一浮动保护器182断开第一下拉驱动器N8。相反，当经由第一任意衬垫130A输入电压电平连续变化的信号时，第一浮动保护器182接通第一下拉驱动器N8。此处，第一下拉驱动器N8包括耦接于接地电压(VSS)端子与第一节点NODEA之间的漏极-源极路径，从而响应于第一电平转换器1822的输出而连接或断开其漏极-源极路径。
第二浮动保护器184包括第一电平转换器1842及第二下拉驱动器N16。当经由第二任意衬垫130B输入电压电平在预定时间期间不变化的信号时，第二浮动保护器184断开第二下拉驱动器N16。否则，当经由第二任意衬垫130B输入电压电平连续变化的信号时，第二浮动保护器184接通第二下拉驱动器N16。此处，第二下拉驱动器N16包括耦接于接地电压(VSS)端子与第二节点NODEB之间的漏极-源极路径，从而响应于第二电平转换器1842的输出而连接或断开其漏极-源极路径。
通过引用在其中给出的附图标记，图6说明显示图4及图5中的解码单元150的一个实例的详细电路图。
参考图6，解码单元150包括第一解码器152及第二解码器154。
第一解码器152配备多个反相器INT1至INT8以及多个与非(NAND)门NAND1至NAND8来解码该多个内部安装测试信号INPASIG1至INPASIG6，以产生多个解码信号A至H。
详细地说，若所有内部安装测试信号INPASIG1至INPASIG6具有逻辑低电平，则第一解码信号A及第五解码信号E变为逻辑高电平，且其它解码信号B、C、D、F、G及H变为逻辑低电平。
若第一内部安装测试信号INPASIG1及第四内部安装测试信号INPASIG4具有逻辑高电平，其它内部安装测试信号INPASIG2、INPASIG3、INPASIG5及INPASIG6具有逻辑低电平，则第二解码信号B及第六解码信号F变为逻辑高电平且其它解码信号A、C、D、E、G及H变为逻辑低电平。
若第三内部安装测试信号INPASIG3及第六内部安装测试信号INPASIG6具有逻辑低电平，其它内部安装测试信号INPASIG1、INPASIG2、INPASIG4及INPASIG5具有逻辑高电平，则第三解码信号C及第七解码信号G变为逻辑高电平且其它解码信号A、B、D、E、F及H变为逻辑低电平。
若所有内部安装测试信号INPASIG1至INPASIG6具有逻辑高电平，则第四解码信号D及第八解码信号H变为逻辑高电平，且其它解码信号A、B、C、E、F及G变为逻辑低电平。
第二解码器154配备多个反相器INT9至INT24以及多个NAND门NAND9至NAND24来解码该多个解码信号A至H，以输出多个内部测试模式信号TMSIG1至TMSIG15。
详细地说，若第一解码信号A及第六解码信号F具有逻辑高电平，则第一内部测试模式信号TMSIG1变为逻辑高电平且其它内部测试模式信号TMSIG2至TMSIG15变为逻辑低电平。
若第一解码信号A及第七解码信号G具有逻辑高电平，则第二内部测试模式信号TMSIG2变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第一解码信号A及第八解码信号H具有逻辑高电平，则第三内部测试模式信号TMSIG3变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第二解码信号B及第五解码信号E具有逻辑高电平，则第四内部测试模式信号TMSIG4变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第二解码信号B及第六解码信号F具有逻辑高电平，则第五内部测试模式信号TMSIG5变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第二解码信号B及第七解码信号G具有逻辑高电平，则第六内部测试模式信号TMSIG6变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第二解码信号B及第八解码信号H具有逻辑高电平，则第七内部测试模式信号TMSIG7变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第三解码信号C及第五解码信号E具有逻辑高电平，则第八内部测试模式信号TMSIG8变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第三解码信号C及第六解码信号F具有逻辑高电平，则第九内部测试模式信号TMSIG9变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第三解码信号C及第七解码信号G具有逻辑高电平，则第十内部测试模式信号TMSIG10变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第三解码信号C及第八解码信号H具有逻辑高电平，则第十一内部测试模式信号TMSIG11变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第四解码信号D及第五解码信号E具有逻辑高电平，则第十二内部测试模式信号TMSIG12变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第四解码信号D及第六解码信号F具有逻辑高电平，则第十三内部测试模式信号TMSIG13变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第四解码信号D及第七解码信号G具有逻辑高电平，则第十四内部测试模式信号TMSIG14变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第四解码信号D及第八解码信号H具有逻辑高电平，则第十五内部测试模式信号TMSIG15变为逻辑高电平且其它内部测试模式信号变为逻辑低电平。
若第一解码信号A及第四解码信号E具有逻辑高电平，则正常模式信号NMSIG变为逻辑高电平且所有内部测试模式信号TMSIG1至TMSIG15变为逻辑低电平。此处，在不执行测试操作时以正常模式使正常模式信号NMSIG有效。
参考表2，下文将描述根据内部安装测试信号INPASIG1至INPASIG6的解码信号A至H以及内部测试模式信号TMSIG1至TMSIG15的电压电平。
[表2]
  内部安装测试信号INPASIG   解码信号   具有逻辑高电平的内部测试模式信号
  6   5   4   3   2   1   A   B   C   D   E   F   G   H
  L   L   L   L   L   L   H   L   L   L   H   L   L   L   NMSIG
  L   L   L   L   L   H   L   H   L   L   H   L   L   L   TMSIG4
  L   L   L   L   H   H   L   L   H   L   H   L   L   L   TMSIG8
  L   L   L   H   H   H   L   L   L   H   H   L   L   L   TMSIG12
  L   L   H   L   L   L   H   L   L   L   L   H   L   L   TMSIG1
  L   L   H   L   L   H   L   H   L   L   L   H   L   L   TMSIG5
  L   L   H   L   H   H   L   L   H   L   L   H   L   L   TMSIG9
  L   L   H   H   H   H   L   L   L   H   L   H   L   L   TMSIG13
  L   H   H   L   L   L   H   L   L   L   L   L   H   L   TMSIG2
  L   H   H   L   L   H   L   H   L   L   L   L   H   L   TMSIG6
  L   H   H   L   H   H   L   L   H   L   L   L   H   L   TMSIG10
  L   H   H   H   H   H   L   L   L   H   L   L   H   L   TMSIG14
  H   H   H   L   L   L   H   L   L   L   L   L   L   H   TMSIG3
  H   H   H   L   L   H   L   H   L   L   L   L   L   H   TMSIG7
  H   H   H   L   H   H   L   L   H   L   L   L   L   H   TMSIG11
  H   H   H   H   H   H   L   L   L   H   L   L   L   H   TMSIG15
在第二实施例中，两个外部安装测试信号EXPASIG1及EXPASIG2经由两个任意引脚110A及110B以及两个任意衬垫130A及130B被输入，经由六个比较器141至146与三个参考电压VREF1至VREF3比较，且因此输出六个内部安装测试信号INPASIG1至INPASIG6，从而产生十五个内部测试模式信号TMSIG1至TMSIG15及一个正常模式信号NMSIG。然而，此仅为一个实施例，因此若需要更多变化，则将可能通过相应地包括更多或更少比较器及解码器来实现目的。
例如，可如下描述使内部安装测试信号的数目变为两倍的方法。
第一，有可能使参考电压的数目变为两倍，也即，六个参考电压而非三个参考电压。因此，内部安装测试信号的数目可变为两倍。
第二，有可能使任意引脚及衬垫的数目变为两倍，也即，四个引脚及衬垫而非两个引脚及衬垫。因此，可输入四个外部安装测试信号，因此内部安装测试信号的数目可在三个参考电压的情况下变为两倍。
在第一方法的情况下，因为电源电压VDD为固定的，所以参考电压之的间隔可为窄的。例如，假定三个参考电压的间隔为0.5V。若使参考电压的数目为五个，则五个参考电压的间隔为0.25V。在实际装置中，使多个参考电压具有0.25V的间隔是困难的。在第二方法的情况下，由于维持参考电压的数目(也即，三个)，所以不发生第一方法的以上问题。
尽管关于所使用的输入及输出信号全部为高电平有效信号的状况来说明了上文在优选实施例中陈述的逻辑门的类型及配置，应注意，可基于输入及输出信号的有效极性而以不同类型及配置来实施这些逻辑门。
如上文所提及，本发明可在半导体器件的安装状态下改变半导体器件的环境或测试半导体器件。
因此，本发明有助于在安装状态下分析半导体器件，从而减少产品开发所耗费的期限周期且也快速地应对消费者的不满。
尽管已关于特定实施例来描述本发明，但本领域技术人员将了解可在不脱离以下申请专利范围中界定的本发明的精神及范畴的情况下进行各种改变及修改。

Claims (25)

1.一种半导体器件，其包含：
多个引脚，其用于接收多个外部安装测试信号；以及
信号产生单元，其用于响应于所述外部安装测试信号而产生多个内部测试模式信号，
其中该半导体器件响应于所述内部测试模式信号而进入安装测试模式，用以评估安装于实际应用装置上的该半导体器件的操作。
2.如权利要求1的半导体器件，该信号产生单元响应于外部安装测试信号的电压电平而产生多个内部测试模式信号。
3.如权利要求1的半导体器件，其进一步包含解码单元，解码单元用于解码该多个内部测试模式信号。
4.如权利要求1的半导体器件，其进一步包含多个衬垫，多个衬垫用于连接该多个引脚与信号产生单元。
5.如权利要求1的半导体器件，其进一步包含静电放电(ESD)保护单元，该ESD保护单元用于防止所述引脚的ESD。
6.如权利要求1的半导体器件，其进一步包含初始化单元，该初始化单元用于在该半导体器件的预设初始操作期间初始化所述引脚处的电压电平。
7.如权利要求1的半导体器件，其进一步包含浮动保护单元，该浮动保护单元用于防止引脚处的电压电平浮动。
8.如权利要求1的半导体器件，其中该信号产生单元包括多个比较器，该多个比较器用于比较安装测试信号与具有各种电压电平的多个预设参考电压。
9.一种半导体器件，其包含：
信号产生单元，其用于响应于外部安装测试信号而产生多个内部测试模式信号；以及
解码单元，其用于解码多个内部测试模式信号，
其中该半导体器件响应于内部测试模式信号而进入安装测试模式，用以评估安装于实际应用装置上的该半导体器件的操作。
10.如权利要求9的半导体器件，信号产生单元响应于该外部安装测试信号的电压电平而产生多个内部测试模式信号。
11.如权利要求9的半导体器件，其进一步包含初始化单元，该初始化单元用于在半导体器件的预设初始操作期间初始化信号产生单元。
12.如权利要求9的半导体器件，其中该信号产生单元包括多个比较器，该多个比较器用于比较安装测试信号与具有各种电压电平的多个预设参考电压。
13.一种用于测试半导体器件的方法，其包含：
经由多个引脚接收多个外部安装测试信号；
比较安装测试信号与具有各种电压电平的多个预设参考电压；以及
响应于比较结果而产生多个内部测试模式信号，
其中该半导体器件响应于内部测试模式信号而进入安装测试模式，用以评估安装于实际应用装置上的该半导体器件的操作。
14.如权利要求13的方法，其进一步包含防止该多个引脚的静电放电(ESD)。
15.如权利要求13的方法，其进一步包含在该半导体器件的预设初始操作期间初始化引脚处的电压电平。
16.如权利要求13的方法，其进一步包含防止引脚处的电压电平浮动。
17.如权利要求13的方法，其进一步包含：
解码多个内部测试模式信号以输出多个解码信号；以及
执行响应于多个解码信号而设定的测试。
18.一种用于测试半导体器件的方法，其包含：
接收多个外部安装测试信号；
比较安装测试信号与具有各种电压电平的多个预设参考电压；以及
响应于比较结果而产生多个内部测试模式信号，
其中该半导体器件响应于内部测试模式信号而进入安装测试模式，用以评估安装于实际应用装置上的该半导体器件的操作。
19.如权利要求18的方法，其进一步包含：
解码多个内部测试模式信号以输出多个解码信号；以及
执行响应于该多个解码信号而设定的测试。
20.一种半导体器件，其包含：
引脚；
第一比较器，其用于比较来自引脚的信号与第一参考信号；以及
第二比较器，其用于比较来自引脚的该信号与第二参考信号。
21.如权利要求20的半导体器件，其中第一参考信号与第二参考信号具有不同电平。
22.如权利要求20的半导体器件，自引脚输入的该信号为外部安装测试信号。
23.如权利要求20的半导体器件，其中响应于比较结果而以安装测试模式产生多个内部测试模式信号。
24.如权利要求23的半导体器件，其进一步包括解码单元，该解码单元用于解码多个内部测试模式信号。
25.如权利要求23的半导体器件，其中该半导体器件响应于内部测试模式信号而进入安装测试模式，用以评估安装于实际应用装置上的该半导体器件的操作。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102455405A (zh) * 2010-09-29 2012-05-16 富晶电子股份有限公司 电路装置
CN104733053A (zh) * 2013-12-18 2015-06-24 爱思开海力士有限公司 半导体存储器件及其操作方法
CN109946594A (zh) * 2017-12-20 2019-06-28 爱思开海力士有限公司 包括监控电路的半导体器件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891302B1 (ko) * 2007-09-28 2009-04-06 주식회사 하이닉스반도체 반도체 장치
TWI383398B (zh) 2006-12-27 2013-01-21 Hynix Semiconductor Inc 半導體裝置及其測試方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08137824A (ja) * 1994-11-15 1996-05-31 Mitsubishi Semiconductor Software Kk セルフテスト機能内蔵シングルチップマイコン
JP3544427B2 (ja) * 1995-05-09 2004-07-21 松下電器産業株式会社 テスト回路を内蔵した集積回路
CN2248955Y (zh) * 1995-08-01 1997-03-05 李兰云 电平变换模块
AU6964698A (en) * 1997-04-16 1998-11-11 Board Of Trustees Of The Leland Stanford Junior University Distributed esd protection device for high speed integrated circuits
JP3754638B2 (ja) 2001-09-14 2006-03-15 富士通株式会社 半導体装置
KR20050121376A (ko) * 2004-06-22 2005-12-27 삼성전자주식회사 반도체 장치의 테스트 장치 및 이를 이용한 반도체 장치테스트 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102455405A (zh) * 2010-09-29 2012-05-16 富晶电子股份有限公司 电路装置
CN104733053A (zh) * 2013-12-18 2015-06-24 爱思开海力士有限公司 半导体存储器件及其操作方法
CN104733053B (zh) * 2013-12-18 2019-04-12 爱思开海力士有限公司 半导体存储器件及其操作方法
CN109946594A (zh) * 2017-12-20 2019-06-28 爱思开海力士有限公司 包括监控电路的半导体器件
CN109946594B (zh) * 2017-12-20 2021-06-04 爱思开海力士有限公司 包括监控电路的半导体器件

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