KR100891302B1

KR100891302B1 - 반도체 장치

Info

Publication number: KR100891302B1
Application number: KR1020070098270A
Authority: KR
Inventors: 구기봉
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-09-28
Filing date: 2007-09-28
Publication date: 2009-04-06
Also published as: KR20090032778A

Abstract

본 발명은 반도체 장치의 실장테스트(test)에 관한 것으로서, 외부로부터 복수의 실장테스트신호를 입력받기 위한 복수의 임의의 핀; 및 상기 복수의 실장테스트신호 각각의 전압레벨에 대응하여 복수의 내부실장테스트신호를 생성하기 위한 신호생성수단을 구비하는 반도체 장치를 제공한다.

실장, 시스템, 비교기, 실장테스트, 반도체 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 장치의 실장테스트(test)에 관한 것이다.

실장테스트란 단수 또는 복수의 반도체 장치를 규격화된 구성단위인 모듈(module)로 구성하여 실제 응용장치(application device)와 연계시켜 반도체 장치의 동작을 검증하는 것을 의미한다.

이는 검사자가 설정한 측정/검사 프로그램(user test program)을 갖는 검사장치(tester)를 이용하여 반도체 장치의 불량(pass/fail)을 검출(screen)하는 것과는 다른 테스트이다.

따라서, 실장테스트에서는 검사자가 설정한 측정/검사 프로그램을 적용하지 못한다.

이러한 상황에서 실제 외부 제어장치(controler)와 반도체 장치 간의 상호충돌 문제로 인해 많은 불량이 발생되고 있으며, 이러한 불량 시스템(fail system) - 반도체 장치와 응용장치, 예컨대 외부 제어장치를 포함하는 장치 - 의 환경을 범용 검사장치에서는 구현하기 힘들어서 불량 분석에 어려움을 격고 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 실장상태에서도 테스트모드에 진입 가능한 반도체 장치를 제공하는 것을 제1 목적으로 한다.

그리고, 실장상태에서 반도체 장치의 환경 - 내부 특성 - 을 변화시키는 반도체 장치를 제공하는 것을 제2 목적으로 한다.

또한, 실장상태에서 외부에서 인가되는 실장테스트신호에 응답하여 테스트모드에 진입하는 반도체 장치를 제공하는 것을 제3 목적으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 외부로부터 복수의 실장테스트신호를 입력받기 위한 복수의 임의의 핀; 및 상기 복수의 실장테스트신호 각각의 전압레벨에 대응하여 복수의 내부실장테스트신호를 생성하기 위한 신호생성수단을 포함하는 반도체 장치를 제공한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 외부에서 입력되는 복수의 실장테스트신호 각각의 전압 레벨에 대응하여 복수의 내부실장테스트신호를 생성하는 신호생성수단; 및 상기 복수의 내부실장테스트신호를 디코딩하기 위한 디코딩수단을 포함하는 반도체 장치를 제공한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 복 수의 임의의 핀을 구비하는 반도체 장치에 있어서, 상기 복수의 임의의 핀을 통해 복수의 실장테스트신호를 입력받는 단계; 상기 복수의 실장테스트신호 각각을 설정된 복수의 기준전압과 비교하는 단계; 및 상기 비교하는 단계의 결과에 대응하여 내부실장테스트신호를 생성하는 단계를 포함하는 반도체 장치의 테스트 방법을 제공한다.

상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 외부에서 복수의 실장테스트신호를 입력받는 단계; 상기 복수의 실장테스트신호 각각을 설정된 복수의 기준신호와 비교하는 단계; 및 상기 비교하는 단계의 결과에 대응하여 내부실장테스트신호를 생성하는 단계를 포함하는 반도체 장치의 테스트 방법을 제공한다.

이상에서 살펴본 바와 같이, 본 발명은 실장상태의 반도체 장치의 환경을 변화 또는 반도체 장치를 테스트할 수 있다.

때문에, 실장상태의 반도체 장치를 분석하는데 큰 도움이 되고, 이는 제품개발기간의 단축 및 고객불량에 신속하게 대응할 수 있다.

본 발명은 실장상태의 반도체 장치의 환경을 변화 또는 반도체 장치를 테스트하기 위해 칩(chip)에서 반도체 장치의 스펙(SPEC.)상에서 사용되지 않는 복수의 핀(Not Connected pin - NCpin)을 사용하여 반도체 장치를 테스트모드에 진입시키기 위한 신호를 입력시킨다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치를 도시한 블록 다이어그램이다.

도 1을 참조하면, 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치는 칩(190) 내부로 복수의 실장테스트신호(EXPASIG1, EXPASIG2)를 입력받기 위한 복수의 임의의 핀(110A, 110B)과, 복수의 실장테스트신호(EXPASIG1, EXPASIG2) 각각의 전압레벨에 대응하여 복수의 내부실장테스트신호(INPASIG1, INPASIG2, INPASIG3, INPASIG4, INPASIG5, INPASIG6)를 생성하기 위한 신호생성부(140)를 구비한다.

또한, 복수의 내부실장테스트신호(INPASIG1, INPASIG2, INPASIG3, INPASIG4, INPASIG5, INPASIG6)를 디코딩하여 복수의 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)를 생성하기 위한 디코딩부(150)와, 복수의 임의의 핀(110A, 110B)에서 발생할 수 있는 정전기를 방지하기 위한 정전기 방지회로(160) 와, 설정된 초기 동작시 복수의 임의의 핀(110A, 110B)의 전압레벨을 초기화시키기 위한 초기화 회로(170), 및 복수의 임의의 핀(110A, 110B)의 전압레벨이 플로팅(floating) 되는 것을 방지하기 위한 플로팅 방지회로(180)를 더 구비한다.

그리고, 복수의 임의의 핀(110A, 110B)과 와이어 본딩(wire bonding)되어 신호생성부(140)으로 복수의 실장테스트신호(EXPASIG1, EXPASIG2)를 전달하기 위한 복수의 임의의 패드(130A, 130B)를 더 구비한다.

도 2는 도 1에 도시된 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치를 상세하게 도시한 회로도로서 도 1의 도면부호를 인용하여 설명한다.

도 2를 참조하면, 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치에서 신호생성부(140)는 복수의 실장테스트신호(EXPASIG1, EXPASIG2) 각각을 설정된 복수의 기준전압(VREF1, VREF2, VREF3)과 비교하기 위한 복수의 비교기(141, 142, 143, 144, 145, 146)를 구비한다.

이때, 복수의 비교기(141, 142, 143, 144, 145, 146)는 복수의 실장테스트신호(EXPASIG1, EXPASIG2) 중 어느 하나의 실장테스트신호(EXPASIG1 or EXPASIG2)와 복수의 기준전압(VREF1, VREF2, VREF3) 중 어느 하나의 기준전압(VREF1 or VREF2 or VREF3)을 입력받아 그 레벨을 비교하고, 비교결과에 따라 복수의 내부실장테스트신호(INPASIG1, INPASIG2, INPASIG3, INPASIG4, INPASIG5, INPASIG6)의 논리레벨을 결정하여 출력한다.

구체적으로, 복수의 비교기(141, 142, 143, 144, 145, 146)는 입력되는 실장테스트신호(EXPASIG1 or EXPASIG2)에 따라 각기 다른 기준전압(VREF1, VREF2, VREF3)을 입력받는다.

예들 들어, 도면에 도시된 것처럼 제1실장테스트신호(EXPASIG1)가 입력되는 제1그룹 비교기들(141, 142, 143)은 각각 서로 다른 기준전압(VREF1, VREF2, VREF3)을 입력받는 것을 알 수 있다.

마찬가지로, 제2실장테스트신호(EXPASIG2)가 입력되는 제2그룹 비교기들(144, 145, 146)도 각각 서로 다른 기준전압(VREF1, VREF2, VREF3)을 입력받는 것을 알 수 있다.

또한, 제1그룹 비교기들(141, 142, 143)과 제2그룹 비교기들(144, 145, 146)에는 각각 복수의 기준전압(VREF1, VREF2, VREF3)이 모두 입력되는 것을 알 수 있다.

즉, 복수의 비교기(141, 142, 143, 144, 145, 146)은 입력되는 복수의 실장테스트신호(EXPASIG1, EXPASIG2) 각각을 복수의 기준전압(VREF1, VREF2, VREF3)과 한 번씩 비교한다.

그리고, 복수의 비교기(141, 142, 143, 144, 145, 146)는 서로 동일한 구조를 갖는다. 따라서 복수의 비교기(141, 142, 143, 144, 145, 146)의 구성 및 동작을 각각 설명하지 않고, 이중 제1 비교기(141)를 대표로 그 구성 및 동작을 설명하도록 하겠다.

먼저, 구성을 설명하면, 제1 비교기(141)는 복수의 실장테스트신호(EXPASIG1, EXPASIG2) 중 어느 하나의 실장테스트신호(EXPASIG1 or EXPASIG2)를 게이트를 통해 입력받아 그 전압레벨에 응답하여 드레인-소스 접속된 출력노 드(OUTN)와 공통노드(COMN) 사이에 흐르는 전류의 양을 조절하기 위한 제1NMOS 트랜지스터(CN1)와, 복수의 기준전압(VREF1, VREF2, VREF3) 중 어느 하나의 기준전압(VREF1 or VREF2 or VREF3)을 게이트를 통해 입력받아 그 레벨에 응답하여 드레인-소스 접속된 드라이빙 노드(ZN)와 공통노드(COMN) 사이에 흐르는 전류의 양을 조절하기 위한 제2NMOS 트랜지스터(CN2)와, 전원전압(VDD)단과 출력노드(OUTN) 및 드라이빙 노드(ZN) 사이에 전류미러(current mirror) 형태로 접속되어 출력노드(OUTN)와 드라이빙 노드(ZN)에 흐르는 전류의 양이 서로 같도록 조절하기 위한 제1 및 제2PMOS 트랜지스터(CP1, CP2)와, 인에이블 신호(ENABLE)를 게이트로 인가받아 그 논리레벨에 응답하여 드레인-소스 접속된 공통노드(COMN)와 접지전압(VSS)단이 연결되는 것을 제어하기 위한 제3NMOS 트랜지스터(CN3), 및 논리결정레벨을 기준으로 출력노드(OUTN)의 전압레벨에 응답하여 제1내부실장테스트신호(INPASIG1)의 논리레벨을 결정하여 출력하기 위한 인버터(INT3)를 구비한다.

그리고, 동작을 설명하면, 우선, 제1 비교기(141)는 바이어스 단으로 입력되는 인에이블 신호(ENABLE)에 응답하여 그 동작이 온/오프(ON/OFF) 제어되므로, 인에이블 신호(ENABLE) 신호가 활성화되어 제3NMOS 트랜지스터(CN3)가 턴 온(turn on)될 때 제1 비교기(141)가 동작을 시작한다.

이어서, 복수의 실장테스트신호(EXPASIG1, EXPASIG2) 중 어느 하나의 실장테스트신호(EXPASIG1 or EXPASIG2)가 제1NMOS 트랜지스터(CN1)의 게이트로 입력되고, 복수의 기준전압(VREF1, VREF2, VREF3) 중 어느 하나의 기준전압(VREF1 or VREF2 or VREF3)가 제2NMOS 트랜지스터(CN2)의 게이트로 입력된다.

이때, 제1NMOS 트랜지스터(CN1)의 게이트로 입력되는 어느 하나의 실장테스트신호(EXPASIG1 or EXPASIG2)의 전압레벨과 제2NMOS 트랜지스터(CN2)의 게이트로 입력되는 어느 하나의 기준전압(VREF1 or VREF2 or VREF3)의 전압레벨 중 어떤 전압레벨이 더 높은지에 따라 제1비교기(141)에서 출력되는 제1내부실장테스트신호(INPASIG1)의 논리레벨이 결정된다.

예를 들어, 제1NMOS 트랜지스터(CN1)의 게이트로 입력되는 어느 하나의 실장테스트신호(EXPASIG1 or EXPASIG2)의 전압레벨이 제2NMOS 트랜지스터(CN2)의 게이트로 입력되는 어느 하나의 기준전압(VREF1 or VREF2 or VREF3)의 전압레벨보다 더 높은 경우, 제1NMOS 트랜지스터(CN1)와 드레인 접속된 출력노드(OUNT)에서 소스 접속된 공통노드(COMN)로 흐르는 전류의 양이 제2NMOS 트랜지스터(CN2)의 드레인 접속된 드라이빙노드(ZN)에서 소스 접속된 공통노드(COMN)로 흐르는 전류의 양보다 큰 값을 가진다. 이때, 전류미러 형태로 접속된 제1 및 제2PMOS 트랜지스터(CP1, CP2)에 의해 출력노드(OUNT)와 드라이빙노드(ZN)에 공급되는 전류의 양이 동일하므로 출력노드(OUNT)의 전압레벨은 하강하고, 드라이빙 노드(ZN)의 전압레벨은 상승한다. 이렇게, 출력노드(OUTN)의 전압레벨이 하강하다가 인버터(INT3)의 논리결정레벨 이하로 하강하게 되면, 인버터(INT3)는 제1내부실장테스트신호(INPASIG1)의 논리레벨을 로직'하이'(High)로 결정하여 출력한다.

반대로, 제1NMOS 트랜지스터(CN1)의 게이트로 입력되는 어느 하나의 실장테스트신호(EXPASIG1 or EXPASIG2)의 전압레벨이 제2NMOS 트랜지스터(CN2)의 게이트로 입력되는 어느 하나의 기준전압(VREF1 or VREF2 or VREF3)의 전압레벨보다 더 낮은 경우, 제1NMOS 트랜지스터(CN1)와 드레인 접속된 출력노드(OUNT)에서 소스 접속된 공통노드(COMN)로 흐르는 전류의 양이 제2NMOS 트랜지스터(CN2)의 드레인 접속된 드라이빙노드(ZN)에서 소스 접속된 공통노드(COMN)로 흐르는 전류의 양보다 작은 값을 가진다. 이때, 전류미러 형태로 접속된 제1 및 제2PMOS 트랜지스터(CP1, CP2)에 의해 출력노드(OUNT)와 드라이빙노드(ZN)에 공급되는 전류의 양이 동일하므로 출력노드(OUNT)의 전압레벨은 상승하고, 드라이빙 노드(ZN)의 전압레벨은 하강한다. 이렇게, 출력노드(OUTN)의 전압레벨이 상승하다가 인버터(INT3)의 논리결정레벨 이상으로 상승하게 되면, 인버터(INT3)는 제1내부실장테스트신호(INPASIG1)의 논리레벨을 로직'로우'(Low)로 결정하여 출력한다.

상기에서 정의한 바와 같이 나머지 제2 내지 제6 비교기(142, 143, 144, 145, 146)도 전술한 제1 비교기(141)와 동일한 구성을 갖고, 유사한 동작을 수행한다. 이를 참조하여, 복수의 비교기(141, 142, 143, 144, 145, 146) 동작에 따른 복수의 기준전압(VREF1, VREF2, VREF3)의 전압레벨과 복수의 실장테스트신호(EXPASIG1, EXPASIG2)의 전압레벨 및 복수의 내부실장테스트신호(INPASIG1, INPASIG2, INPASIG3, INPASIG4, INPASIG5, INPASIG6)의 논리레벨을 정리하면 <표 1>과 같이 나타낼 수 있다.

복수의 실장테스트신호		복수의 기준전압
EXPASIG1	EXPASIG2	VREF1 = 1.0V		VREF2 = 1.5V		VREF3 = 2.0V
0.75V	0.75V	INPASIG1 = LOW	INPASIG4 = LOW	INPASIG2 = LOW	INPASIG5 = LOW	INPASIG3 = LOW	INPASIG6 = LOW
1.25V	1.25V	INPASIG1 = HIGH	INPASIG4 = HIGH	INPASIG2 = LOW	INPASIG5 = LOW	INPASIG3 = LOW	INPASIG6 = LOW
1.75V	1.75V	INPASIG1 = HIGH	INPASIG4 = HIGH	INPASIG2 = HIGH	INPASIG5 = HIGH	INPASIG3 = LOW	INPASIG6 = LOW
2.25V	2.25V	INPASIG1 = HIGH	INPASIG4 = HIGH	INPASIG2 = HIGH	INPASIG5 = HIGH	INPASIG3 = HIGH	INPASIG6 = HIGH

또한, 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치에서 정전기 방지회로(160)는, 복수의 임의의 패드(130A, 130B)에 일 대 일로 접속되어 각각의 임의의 패드(130A, 130B)에서 발생할 수 있는 정전기를 방지하기 위한 복수의 정전기 방지부(162, 164)를 구비한다.

여기서, 복수의 정전기 방지부(162, 164) 각각은 복수의 다이오드(Di1, Di2 and Di3, Di4)를 사용하여 정전기를 방지하기 위한 제1방지부(162A, 164A)와, 저항(R1 and R2)을 사용하여 정전기를 방지하기 위한 제2방지부(162B, 164B), 및 MOS 트랜지스터(N1, N2 and N9, N10)를 사용하여 정전기를 방지하기 위한 제3방지부(162C, 164C)를 구비한다.

그리고, 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치에서 초기화 회로(170)는 복수의 임의의 패드(130A, 130B)에 일 대 일로 접속되어 설정된 초기동작시 각각의 임의의 패드(130A, 130B)의 전압레벨을 초기화시키기 위한 복수의 초기화부(172, 174)를 구비한다.

여기서, 복수의 초기화부(172, 174) 각각은 반도체 장치의 초기동작시 토글링하는 리셋 펄스(RSRRMP)에 응답하여 그 동작이 온/오프(ON/OFF) 제어된다.

구체적으로, 복수의 초기화부(172, 174) 각각은 복수의 임의의 패드(130A, 130B)에 일 대 일로 접속되는 노드(NODEA, NODEB)와 접지전압(VSS)단 사이에 직렬연결된 복수의 NMOS 트랜지스터(N3, N4, N5, N6, N7 and N11, N12, N13, N14, N15)를 구비하고, 복수의 NMOS 트랜지스터(N3, N4, N5, N6, N7 and N11, N12, N13, N14, N15) 중 접지전압(VSS)단과 소스가 접속된 NMOS 트랜지스터(N7 and N15)의 게이트에 리셋 펄스(RSRRMP)가 인가되어 복수의 초기화부(172, 174) 동작을 온/오프(ON/OFF) 제어한다. 또한, 게이트에 리셋 펄스(RSRRMP)가 인가되는 NMOS 트랜지스터(N7 and N15)를 제외한 나머지 NMOS 트랜지스터(N3, N4, N5, N6 and N11, N12, N13, N14)의 게이트에는 전원전압(VDD)이 인가되어 리셋 펄스(RSRRMP)가 토글링(toggling) 할 때 소모되는 전류가 발생하는 것을 방지한다.

그리고, 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치에서 플로팅 방지회로(180)는 복수의 임의의 패드(130A, 130B)에 일 대 일로 접속되어 복수의 임의의 패드(130A, 130B)를 통해 예정된 전압레벨을 갖는 신호가 입력되지 않는 경우, 알 수 없는 전압레벨을 갖는 신호가 신호 생성부(140)로 전달되는 것을 차단할 수 있는 복수의 플로팅 방지부(182, 184)를 구비한다.

여기서, 복수의 플로팅 방지부(182, 184) 각각은 복수의 임의의 패드(130A, 130B)에 일 대 일로 접속되는 노드(NODEA, NODEB)를 풀 다운 구동하는 것을 온/오프(ON/OFF) 제어함으로써 복수의 임의의 패드(130A, 130B)를 통해 그 전압레벨을 알 수 없는 신호가 신호 생성부(140)로 전달되는 것을 차단한다.

구체적으로, 복수의 플로팅 방지부(182, 184) 각각은 레벨 쉬프터(1822, 1842)를 구비하여, 복수의 임의의 패드(130A, 130B)를 통해 예정된 시간 동안 전압레벨이 변동하지 않는 신호가 입력되는 경우, NMOS 트랜지스터(N8)로 이루어진 풀 다운 드라이버를 오프(OFF)시킨다. 반대로, 복수의 임의의 패드(130A, 130B)를 통해 그 전압레벨이 계속적으로 변동하는 신호가 입력되는 경우, NMOS 트랜지스터(N8)로 이루어진 풀 다운 드라이버를 온(ON)시킨다. 이때, NMOS 트랜지스터(N8)은 드레인-소스 접속된 복수의 임의의 패드(130A, 130B)에 일 대 일로 접속되는 노드(NODEA, NODEB)와 접지전압(VSS)단이 연결되는 것을 제어한다.

도 3은 도 1 및 도 2에서 도시된 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치의 구성요소 중 디코딩부를 상세하게 도시한 회로도이다.

도 3을 참조하면, 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치의 구성요소 중 디코딩부(150)는 제1디코딩부(152)와 제2디코딩부(154)로 나누어 지는 것을 알 수 있다.

먼저, 제1디코딩부(152)는 신호생성부(140)에서 생성된 복수의 내부실장테스트신호(INPASIG1, INPASIG2, INPASIG3, INPASIG4, INPASIG5, INPASIG6)를 디코딩하여 복수의 디코딩 신호(A, B, C, D, E, F, G, H)를 생성하기 위해 복수의 인버터(INV1, INV2, INV3, INV4, INV5, INV6, INV7, INV8) 및 복수의 낸드게이트(NAND1, NAND2, NAND3, NAND4, NAND5, NAND6, NAND7, NAND8)를 구비한다.

구체적으로, 제1 내지 제6내부실장테스트신호(INPASIG1, INPASIG2, INPASIG3, INPASIG4, INPASIG5, INPASIG6)가 모두 로직'로우'(Low)이면, 제1 및 제5디코딩 신호(A, E)가 로직'하이'(High), 나머지 디코딩 신호(B, C, D, F, G, H)가 모두 로직'로우'(Low)가 된다.

또한, 제1 및 제4내부실장테스트신호(INPASIG1, INPASIG4)가 로직'하이'(High), 나머지 내부실장테스트신호(INPASIG2, INPASIG3, INPASIG5, INPASIG6)가 모두 로직'로우'(Low)이면, 제2 및 제6디코딩 신호(B, F)가 로직'하이'(High), 나머지 디코딩 신호(A, C, D, E, G, H)가 모두 로직'로우'(Low)가 된다.

그리고, 제3 및 제6내부실장테스트신호(INPASIG3, INPASIG6)가 로직'로우'(Low), 나머지 내부실장테스트신호(INPASIG1, INPASIG2, INPASIG4, INPASIG5)가 모두 로직'하이'(High)이면, 제3 및 제7디코딩 신호(C, G)가 로직'하이'(High), 나머지 디코딩 신호(A, B, D, E, F, H)가 모두 로직'로우'(Low)가 된다.

또한, 제1 내지 제6내부실장테스트신호(INPASIG1, INPASIG2, INPASIG3, INPASIG4, INPASIG5, INPASIG6)가 모두 로직'하이'(High)이면, 제4 및 제8디코딩 신호(D, H)가 로직'하이'(High), 나머지 디코딩 신호(A, B, C, E, F, G)가 모두 로직'로우'(Low)가 된다.

그리고, 제2디코딩부(154)는 제1디코딩부(152)에서 생성된 복수의 디코딩 신호(A, B, C, D, E, F, G, H)를 디코딩하여 복수의 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)를 생성하기 위해 복수의 인버터(INV9, INV10, INV11, INV12, INV13, INV14, INV15, INV16, INV17, INV18, INV19, INV20, INV21, INV22, INV23, INV24) 및 복수의 낸드게이트(NAND9, NAND10, NAND11, NAND12, NAND13, NAND14, NAND15, NAND16, NAND17, NAND18, NAND19, NAND20, NAND21, NAND22, NAND23, NAND24)를 구비한다.

구체적으로, 제1 및 제6디코딩 신호(A, F)가 로직'하이'(High)이면, 제1테스트 신호(TMSIG1)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제1 및 제7디코딩 신호(A, F)가 로직'하이'(High)이면, 제2테스트 신호(TMSIG2)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제1 및 제8디코딩 신호(A, H)가 로직'하이'(High)이면, 제3테스트 신호(TMSIG3)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제2 및 제5디코딩 신호(B, E)가 로직'하이'(High)이면, 제4테스트 신호(TMSIG4)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제2 및 제6디코딩 신호(B, F)가 로직'하이'(High)이면, 제5테스트 신호(TMSIG5)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제2 및 제7디코딩 신호(B, G)가 로직'하이'(High)이면, 제6테스트 신호(TMSIG6)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제2 및 제8디코딩 신호(B, H)가 로직'하이'(High)이면, 제7테스트 신호(TMSIG7)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제3 및 제5디코딩 신호(C, E)가 로직'하이'(High)이면, 제8테스트 신호(TMSIG8)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제3 및 제5디코딩 신호(C, F)가 로직'하이'(High)이면, 제9테스트 신호(TMSIG9)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제3 및 제5디코딩 신호(C, G)가 로직'하이'(High)이면, 제10테스트 신호(TMSIG10)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제3 및 제5디코딩 신호(C, H)가 로직'하이'(High)이면, 제11테스트 신호(TMSIG11)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG12, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제4 및 제5디코딩 신호(D, E)가 로직'하이'(High)이면, 제12테스트 신호(TMSIG12)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG13, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제4 및 제6디코딩 신호(D, F)가 로직'하이'(High)이면, 제13테스트 신호(TMSIG13)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG14, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제4 및 제7디코딩 신호(D, G)가 로직'하이'(High)이면, 제14테스트 신호(TMSIG14)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG15)는 모두 로직'로우'(Low)가 된다.

또한, 제4 및 제8디코딩 신호(D, H)가 로직'하이'(High)이면, 제15테스트 신호(TMSIG15)가 로직'하이'(High)가 된다. 이때, 나머지 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14)는 모두 로직'로우'(Low)가 된다.

그리고, 제1 및 제5디코딩 신호(A, E)가 로직'하이'(High)이면, 노멀 모드 신호(NORMAL MODE SIGNAL)가 로직'하이'(High)가 된다. 이때, 복수의 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)가 모두 로직'로우'(Low)가 된다. 여기서, 노멀 모드 신호(NORMAL MODE SIGNAL)는 테스트 동작이 수행되지 않는 노멀 모드에서 활성화되는 신호이다.

전술한 제1 및 제2디코딩부(152, 154)에서 복수의 내부실장테스트신호(INPASIG1, INPASIG2, INPASIG3, INPASIG4, INPASIG5, INPASIG6)의 논리레벨에 따른 복수의 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)의 논리레벨을 정리하면 <표 2>와 같이 나타낼 수 있다.

내부실장테스트신호 INPASIG

제1디코딩신호

로직'하이'(High)가 되는 테스트 신호

6

5

4

3

2

1

A

B

C

D

E

F

G

H

L

H

L

H

L

NORMAL MODE SIGNAL 신호

L

H

L

H

L

H

L

TMSIG4

L

H

L

H

L

H

L

TMSIG8

L

H

L

H

L

TMSIG12

L

H

L

H

L

H

L

TMSIG1

L

H

L

H

L

H

L

H

L

TMSIG5

L

H

L

H

L

H

L

H

L

TMSIG9

L

H

L

H

L

H

L

TMSIG13

L

H

L

H

L

H

L

TMSIG2

L

H

L

H

L

H

L

H

L

TMSIG6

L

H

L

H

L

H

L

H

L

TMSIG10

L

H

L

H

L

H

L

TMSIG14

H

L

H

L

H

TMSIG3

H

L

H

L

H

L

H

TMSIG7

H

L

H

L

H

L

H

TMSIG11

H

L

H

L

H

TMSIG15

그리고, 전술한 본 발명의 실시예에서는 2개의 임의의 핀(110A, 110B)과 2개의 임의의 패드(130A, 130B)를 사용하여 2개의 실장테스트신호(EXPASIG1, EXPASIG2)를 입력받고, 3개의 기준전압(VREF1, VREF2, VREF3)의 전압레벨과 2개의 실장테스트신호(EXPASIG1, EXPASIG2)의 전압레벨을 각각 비교함으로써 신호 생성부(140) 내에 속한 6개의 비교기(141, 142, 143, 144, 145, 146)를 통해 6개의 내부실장테스트신호(INPASIG1, INPASIG2, INPASIG3, INPASIG4, INPASIG5, INPASIG6)를 출력하며, 이를 사용하여 15개의 테스트 신호(TMSIG1, TMSIG2, TMSIG3, TMSIG4, TMSIG5, TMSIG6, TMSIG7, TMSIG8, TMSIG9, TMSIG10, TMSIG11, TMSIG12, TMSIG13, TMSIG14, TMSIG15)와 1개의 노멀 모드신호(NORMAL MODE SIGNAL)을 생성하는 것으로 설명하였는데, 이는 실시예일 뿐 본 발명은 각 구성요소의 개수가 더 늘어나거나 줄어드는 경우도 포함한다.

예를 들면, 내부실장테스트신호의 개수를 두 배로 늘리기 위해서 다음과 같은 두 가지 경우로 생각해 볼 수 있다.

첫 번째는, 발명에서 복수의 기준전압의 개수를 3개보다 더 늘려 6개를 사용함으로써 내부실장테스트신호의 개수를 두 배로 늘릴 수 있을 것이다.

두 번째는, 임의의 핀과 임의의 패드의 개수를 2개에서 4개로 두 배 증가시키고, 4개의 실장테스트 신호를 입력받는다면, 기준전압의 개수를 3개로 유지해도 내부실장테스트신호의 개수는 두 배로 늘어날 것이다.

이때, 첫 번째 방법의 경우에는 전원전압(VDD)의 레벨이 결정되어 있으므로 각각의 기준전압 사이의 전압레벨 간격이 더 좁아지는 문제점이 발생할 수 있다. 즉, 복수의 기준전압 개수가 3개일 때 각각의 기준전압 사이의 전압레벨 간격이 0.5V라고 한다면 복수의 기준전압 개수가 5개일 때 각각의 기준전압 사이의 전압레벨 간격이 0.25V가 되는데, 이렇게 전압레벨 간격이 좁은 기준전압을 복수 개 만들기가 어렵다는 문제점이 있다.

따라서, 두 번째 방법을 사용하면 기준전압의 개수는 3개를 그대로 유지해도 되므로 첫 번째 방법과 같은 문제가 발생하지 않는다.

즉, 설계자의 의도에 따라 본 발명의 실시예에 따른 각각의 구성요소 개수는 얼마든지 변경이 가능하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.

도 1은 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치를 도시한 블록 다이어그램.

도 2는 도 1에 도시된 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치를 상세하게 도시한 회로도.

도 3은 도 1 및 도 2에서 도시된 본 발명의 실시예에 따른 실장테스트가 가능한 반도체 장치의 구성요소 중 디코딩부를 상세하게 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

110A, 110B : 임의의 핀 120A, 120B : 와이어

130A, 130B : 임의의 패드 140 : 신호생성부

150 : 디코딩부 160 : 정전기 방지회로

170 : 초기화 회로 180 : 플로팅 방지회로

190 : 칩

Claims

외부로부터 복수의 실장테스트신호를 입력받기 위한 복수의 임의의 핀;

상기 복수의 실장테스트신호 각각의 전압레벨에 대응하여 복수의 내부실장테스트신호를 생성하기 위한 신호생성수단;

상기 복수의 임의의 핀에서 발생할 수 있는 정전기를 방지하기 위한 정전기 방지 회로;

설정된 초기 동작시 상기 복수의 임의의 핀의 전압레벨을 초기화시키기 위한 초기화 회로; 및

상기 복수의 임의의 핀의 전압레벨이 플로팅(floating) 되는 것을 방지하기 위한 플로팅 방지 회로

을 구비하는 반도체 장치.
제1항에 있어서,

상기 복수의 내부실장테스트신호를 디코딩하기 위한 디코딩수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,

상기 복수의 임의의 핀과 상기 신호생성수단을 연결하기 위한 복수의 임의의 패드를 더 구비하는 것을 특징으로 하는 반도체 장치.
삭제
삭제
삭제
제1항에 있어서,

상기 신호생성수단은,

상기 복수의 실장테스트신호 각각을 설정된 복수의 기준전압과 비교하기 위한 복수의 비교기를 구비하는 것을 특징으로 하는 반도체 장치.
삭제
삭제
삭제
복수의 임의의 핀을 구비하는 반도체 장치에 있어서,

상기 복수의 임의의 핀을 통해 복수의 실장테스트신호를 입력받는 단계;

상기 복수의 실장테스트신호 각각을 설정된 복수의 기준전압과 비교하는 단계;

상기 비교하는 단계의 결과에 대응하여 내부실장테스트신호를 생성하는 단계;

상기 복수의 임의의 핀에 발생할 수 있는 정전기를 방지하는 단계;

설정된 초기 동작시 상기 복수의 임의의 핀의 전압레벨을 초기화시키는 단계; 및

상기 복수의 임의의 핀의 전압레벨이 플로팅(floating) 되는 것을 방지하는 단계

를 포함하는 반도체 장치의 테스트 방법.
삭제
삭제
삭제
제11항에 있어서,

상기 내부실장테스트신호를 디코딩하고, 그 결과에 대응하여 설정된 테스트를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 테스트 방법.
삭제
삭제