KR100530868B1 - 내부 전원 전압 발생 회로들을 갖는 반도체 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 관한 것으로서, 더 구체적으로는 내부 전원 전압 발생 회로를 갖는 반도체 메모리 장치에 관한 것으로서, 테스트 모드시 하나 이상의 내부 전원 전압 발생 회로를 갖는 반도체 메모리 장치에 있어서, 상기 내부 전압 발생 회로는 소정 레벨이 전압을 인가받고, 상기 전압의 레벨을 검출하여 검출 신호를 발생하는 검출 수단과; 내부 기준 전압과 내부 전원 전압을 비교하고, 상기 비교된 결과에 따라 비교신호를 발생하는 비교 수단과; 상기 비교 신호에 응답하여 외부 전원 전압을 내부 전원 전압으로 변환하여 출력하는 구동 수단과; 상기 검출 신호에 응답하여 온오프됨으로써 내부 전원 전압의 레벨을 제어하는 출력 제어 수단을 포함하는 것을 특징으로 한다.

Description

내부 전원 전압 발생 회로들을 갖는 반도체 메모리 장치{semiconductor memory device having internal supply voltage generating circuits}

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 테스트 모드시 내부 전원 전압 발생 회로를 갖는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치가 제조되고 출하되는 경우에 장치의 신뢰성을 보장하기 위하여 결함있는 디바이스들을 노출 시켜며, 그와 함께 신뢰성이 높고 양질의 디바이스들의 성능을 저하를 막기 위하여 초기에 결함있는 디바이스들을 제어하는 스크린링(screening) 동작이 수행된다. 메모리 장치를 반복적으로 여러번 액세스하게 되면 절연막이 파괴되어 셀상에 결함이 발생하게 되고, 결국 메모리 장치의 동작 실패 내지 잘못된 데이터를 읽어낼수도 있다. 만일 상기한 이유에 의해 결함 디바이스가 유저(user)에게 공급되고, 유저에 의해서 사용도중 상기 결함이 발생하게 되면 유저에 의한 클레임이 유발된다. 상기 문제를 해결하기 위해서는 메모리셀 상의 약한 부분을 내재하고 있는 디바이스를 초기에 발견하고 난후에 유저에게 공급되어야 한다.

통상적으로 상기와 같은 문제점들을 해결하기 위한 방법으로는 메모리 장치 테스트시 약한 부분이 존재하는 메모리 장치에 결함이 발생하게 되고, 또한 약한 셀의 결함이 발생할 수 있을 만큼 디바이스를 반복 동작시킴으로써 디바이스가 오동작하거나, 잘못된 데이터를 독출하도록하여 상기 결함이 발생한 디바이스를 선별하게 된다. 상기와 같은 디바이스들의 선별작업을 스크린링(screening)이라 명명하며, 상기와 같은 테스트는 특정한 횟수 (스펙상의 전원전압, 온도 조건상에서 약한 부분이 존재하는 메모리 장치의 약한 부분에 결함이 발생되도록 하고, 또한 약한 셀의 결함이 발생될 수 있을 만큼의 횟수)만큼 디바이스를 반복 동작시켜야 한다.

상기한 바와 같은 실제 스펙상의 전원전압 및 온도 조건상에서 반복 동작을 실시할 경우 테스트 시간이 너무 많이 소요되기 때문에, 통상적으로 전원 전압 및 온도를 스펙 조건보다 높게하여 짧은 시간에 상기의 테스트를 수행하도록 한다. 이와 같은 테스트 방법을 스트레스 테스트(stress test) 또는 번인(burn_in) 하며, 상기와 같은 이유로 해서 메모리 장치를 설계할 경우 메모리 장치내에 스트레스가 가해지도록 설계한다. 이와 같은 방법으로 스펙 조건에서보다 높은 전압, 높은 온도상태에서 큰 스트레스가 디바이스에 짧은 시간동안 인가되므로 초기 결함이 발생할 수 있는 디바이스는 출하되기 이전에 선별됨으로써 결함있는 디바이스를 효율적으로 제거할 수 있어 제품의 신뢰성을 향상시킬 수 있다.

도 1은 반도체 메모리 장치의 내부 전원 전압 발생 회로들이다.

반도체 메모리 장치는 도 1에서와 같이 적어도 하나 이상의 내부 전원 전압 발생 회로들을 갖고 동작을 수행하게 된다. 그러나 상술한 바와 같이 번인 테스트시에는 반도체 메모리 장치가 스펙보다 높은 전압의 조건하에서 동작하므로 피크(peak)가 큰 전류가 흘러 디바이스가 번트(burnt)되거나 번인 장비에 손상을 주게 되는 문제점이 발생하게 된다.

따라서 본 발명의 목적은 내부 전원 전압 발생 회로들의 전류 구동 능력을 저하시켜 피크 전류의 크기를 줄이기 위한 반도체 메모리 장치를 제공하기 위함이다.

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 테스트 모드시 하나 이상의 내부 전원 전압 발생 회로를 갖는 반도체 메모리 장치에 있어서, 상기 내부 전압 발생 회로는 소정 레벨이 전압을 인가받고, 상기 전압의 레벨을 검출하여 검출 신호를 발생하는 검출 수단과; 내부 기준 전압과 내부 전원 전압을 비교하고, 상기 비교된 결과에 따라 비교신호를 발생하는 비교 수단과; 상기 비교 신호에 응답하여 외부 전원 전압을 내부 전원 전압으로 변환하여 출력하는 구동 수단과; 상기 검출 신호에 응답하여 온오프됨으로써 내부 전원 전압의 레벨을 제어하는 출력 제어 수단을 포함하는 것을 특징으로 한다.

이와 같은 회로의 실시예에 있어서, 상기 검출 수단은 제 1 노드와; 게이트가 접지되고, 소오스에 외부 전원 전압이 인가되고, 드레인이 제 1 노드에 연결되는 PMOS 트랜지스터와; 게이트가 접지되고, 드레인이 상기 제 1 노드에 연결되고, 소오스로 소정 전압이 인가되는 NMOS 트랜지스터와; 입력단이 제 1 노드에 연결되는 제 1 인버터와; 상기 제 1 인버터와 직렬 연결되고 실용 전압 검출 신호를 출력하는 제 2 인버터를 포함한다.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 출력 제어 수단은 게이트에 상기 검출 신호가 인가되고, 드레인이 상기 비교 수단에 연결되고, 소오스가 접지된 NMOS 트랜지스터를 포함한다.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 출력 제어 수단은 게이트에 상기 검출 신호가 인가되고, 소오스에 외부 전원 전압이 인가되고, 드레인이 제 1 내부 전원 전압 발생 회로이 구동 회로 입력단에 연결되는 P 채널 트랜지스터를 포함한다.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 내부 전원 전압 발생 회로들은 검출 신호에 응답하여 전체 구동되는 회로들의 수가 결정되는 것을 특징으로 한다.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 내부 전원 전압 발생 회로들은 검출 신호에 따라 상기 구동 회로의 내부 전압레벨이 달라지는 것을 특징으로 한다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참고도면들 도 2 내지 도3, 도 4, 도 5에 의거하여 설명하면 다음과 같다.

도 2는 내부 전원 전압 발생 회로의 구성을 보여주는 회로도이다.

제 1 내부 전원 전압 발생 회로(300)는 비교 회로(310), 구동 회로(320) 그리고 제어회로(330)를 구비하며, 비교회로(310)는 내부 기준 전압(VREFP)과 내부 전원 전압(IVC1)을 비교하고, 상기 비교회로(310)는 P 채널 트랜지스터들(MP8, MP9)과 N 채널 트랜지스터들(MN8, MN9, MN10)로 구성된 전류 미러형(current mirror type)의 싱글 엔디드 차동 증폭기(singe ended differential amplifier)로 구성되어 있다. 상기 차동 증폭기는 외부 전원 전압(EVC)이 인가되는 전원 단자(1)에 소오스들이 공통으로 접속되어 있는 P 채널 트랜지스터들(MP8) (MP9)을 포함하고, 상기 P 채널 트랜지스터들(MP8) (MP9)의 게이트들은 상호 접속되어 P 채널 트랜지스터(MP9)의 드레인에 연결된다.

그리고 상기 N 채널 트랜지스터들(MN8, MN9)의 드레인들은 상기 P 채널 트랜지스터들(MP8, MP9)의 드레인들과 각각 접속되고, 상기 트랜지스터들(MN8, MN9)의 소오스들은 소오스가 접지된 N 채널 트랜지스터(MN10)의 드레인에 공통으로 접속되어 있다. 그리고 상기 P 채널 트랜지스터(MP8)의 드레인과 N 채널 트랜지스터(MN8)의 드레인 접속점은 도전성 라인(301)을 통해 구동 회로(320)에 연결된다. 구동 회로(320)는 비교 신호에 응답하여 내부 전원전압의 레벨을 결정하며, 상기 도전성 라인(301)에 연결되는 게이트를 갖고 소오스에 외부 전원 전압(VEXT)이 인가되고, 드레인이 출력단에 연결된 P채널 트랜지스터(MP10)를 구비하게 된다. 그리고 제어 회로(330)는 게이트에 검출 신호(PTEST)가 인가되는 NMOS 트랜지스터(MN11)를 구비하여 제 1 내부 전원 전압 발생 회로(300)의 동작을 중단하게 함으로써 내부 전원 전압(IVC1)이 전혀 출력되지 않는다. 제 2 내부 전원 전압 발생 회로(400)는 비교 회로(410)와 구동 회로(420)를 포함하여 제 2 내부 전원 전압(IVC2)을 출력한다.

도 3은 외부 전압에 따른 내부 기준 전압과 내부 전원 전압의 출력 파형도이다.

제 1 구간은 반도체 디바이스가 실용되는 VCC 파워 전압을 나타내는 실용 전압구간이며, 제 2 구간은 반도체 디바이스의 신뢰성을 향상시키기 위한 스트레스 전압 구간이다. 상기 제 2 구간인 스트레스 전압 구간에서는 번인이라 칭하는 스트레스 테스트가 수행되며, 상기 구간에서는 피크가 큰 전류가 흘러 장비에 손상을 초래하게 된다.

도 4는 도 2에 공급되는 검출 신호를 발생하는 검출 회로의 구성을 보여주는 회로도이다.

상기 검출 회로는 MOS 트랜지스터들(MP7, MN7)로 이루어진 CMOS 인버터와 인버터들(I1, I2)로 구성되어 있으며, 상기 CMOS 인버터는 게이트에 접지전압(VSS)이 인가되고, 소오스가 외부 전원 전압(VEXT)이 인가되는 전원 단자(1)에 접속되고, 드레인이 제 1 노드(N1)에 연결되는 P 채널 트랜지스터(MP7)와 접지전압(VSS)이 인가되는 게이트와 제 1 노드(N1)에 접속되는 드레인과 외부 입력 신호(TTL input)가 인가되는 소오스를 갖는 N 채널 트랜지스터(MN7)를 포함한다. 그리고 상기 인버터들(I1, I2)은 제 1 노드(N1)와 검출 신호 출력단 사이에 직렬로 접속되어 있다.

상기 TTL input 신호는 반도체 메모리 장치의 외부 핀(pin)에 접속된 라인(line)을 통해 전달되는 신호이다. 상기 입력 신호(TTL input)가 디바이스 실용전압보다 레벨이 높으면(〉0V) P 채널 트랜지스터(MP7)가 턴온되어 ″H″의 신호가 제 1 노드(N1)로 전달되며, 이는 인버터들(I1, I2)을 거쳐 ″H″의 검출 신호(PTEST)가 발생하게 된다. 그러나 반대로 입력신호(TTL input)의 전압 레벨이 디바이스 실용 전압보다 낮으면 N 채널 트랜지스터(MN7)가 턴온되어 제 1 노드(N1)로 ″L″의 신호가 발생되고, 이는 인버터들(I1, I2)을 통해 ″L″의 검출 신호(PTEST)가 출력된다.

다시 도 2로 돌아가면, 상기 검출 회로부터 ″H″의 검출 신호(PTEST)가 제 1 내부 전원 전압 발생 회로(300)에 인가될 때, 제어 회로(330)의 트랜지스터(MN11)는 턴온되어 제 1 및 제 2 내부 전원 전압 발생 회로들(300, 400)은 동작을 수행하게 된다. 계속해서, ″L″의 검출 신호(PTEST)를 제 1 내부 전원 전압 발생 회로(300)의 제어 회로(330)에 인가하면 N 채널 트랜지스터(MN11)는 턴 오프된다. 그로 인해 내부 전원 전압 발생 회로(300) 전체의 동작은 중단되어 내부 전압(IVC1)이 발생하질 않으며, 반면에 출력 제어 회로를 구비하지 않는 제 2 내부 전원 전압 발생 회로(400)는 동작을 수행하여 제 2 내부 전원 전압(IVC2)을 출력한다. 그러므로 상기 검출 신호(PTEST)로 인해 두 개의 내부 전원 전압 발생 회로(300, 400)들 중에 하나의 내부 전원 전압 발생회로만(300)이 동작하여 전류 구동 능력을 떨어뜨리며, 그로 인해 피크 전류의 크기를 줄일 수 있다. 이는 적어도 하나 이상의 내부 전원 전압 발생 회로들을 갖는 반도체 메모리 장치들에 적용된다.

도 5는 본 발명의 또 다른 실시예에 따른 내부 전원 전압 발생 회로의 구성을 보여주는 회로도이다.

제 1 내부 전원 전압 발생 회로(500)는 비교 회로(510), 구동 회로(520), 그리고 제어 회로(530)를 포함하며, 상기 비교 회로(510), 구동 회로(520)는 도 2의 그것들(310, 320, 410, 420)과 동일한 구성을 지니므로 이하 설명은 생략한다. 단 제어 회로(530)는 상기 검출 신호(PTEST)가 인가되는 게이트와 외부 전압(VTEXT)이 인가되는 전원 단자(1)에 접속되는 소오스와 비교 회로(510)의 비교 신호가 전달되는 도전성 라인(501)에 드레인을 갖는 -P 채널(MP11)를 구비하고 있다. 상기 출력 제어 회로(530)에 ″L″의 검출 신호(PTEST)가 인가되면 상기 P 채널 트랜지스터(MP11)는 턴온되어 구동 회로(520)의 게이트에 턴-온시 전류를 전달하고, 이로써 구동 회로(520)의 게이트 입력 전압 레벨이 조절됨으로써 전류 피크치를 줄일 수 있다.

그러므로 상기 검출 신호(PTEST)에 의해 도 4에서는 전체 내부 전원 전압 발생 회로들의 동작 개수를 줄여 전류 구동능력을 떨어뜨려 피크 전류의 소모를 줄이며, 도 5에서는 내부 전원 전압 발생 회로의 구동 회로에 전달되는 입력 전압의 레벨을 줄여 피크 전류의 소모를 줄인다.

상술한 바와 같이, 입력 전압을 레벨을 검출함으로써 이에 따라 내부 전원 전압 발생 회로들의 전류 구동 능력을 저하시켜 번인 테스트시의 고전압으로 인한 전류 피크치의 증가를 줄일 수 있는 효과가 있다.

도 1은 종래의 기술에 따른 내부 전원 전압 발생 회로를 보여주는 회로도:

도 2는 본 발명의 실시예에 따른 내부 전원 전압 발생 회로를 보여주는 회로도:

도 3은 외부전원전압에 대한 내부 기준 전압과 내부 전원전압의 파형도:

도 4는 검출 회로를 보여주는 회로도:

도 5는 본 발명의 실시예에 따른 내부 전원 전압 발생 회로를 보여주는 회로도:

*도면의 주요부분에 대한 부호 설명

310 : 비교 회로 320 : 구동 회로

330 : 출력 제어 회로 410 : 비교 회로

420 : 구동 회로

Claims (4)

1. 외부 전원 전압과 내부 전원 전압에 연결되고, 내부 기준 전압과 상기 내부 전원 전압을 비교하여 비교 신호를 발생하는 비교 수단과, 상기 비교 신호에 응답하여 상기 외부 전원 전압을 상기 내부 전원 전압으로 변환하여 출력하는 구동 수단을 포함하는 적어도 둘 이상의 내부 전원 전압 발생 회로들과;

   소정 레벨의 전압을 인가받아, 상기 전압의 레벨을 검출하여 검출 신호를 발생하는 검출 수단을 포함하되,

   상기 내부 전원 전압 발생 회로들 중 어느 하나는, 상기 검출 신호에 응답하여 그 내부 전원 전압의 레벨이 제어되는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 검출 수단은

   제 1 노드와;

   게이트가 접지되고, 소오스에 외부 전원 전압이 인가되고, 드레인이 제 1 노드에 연결되는 PMOS 트랜지스터와;

   게이트가 접지되고, 드레인이 상기 제 1 노드에 연결되고, 소오스로 소정 전압이 인가되는 NMOS 트랜지스터와;

   입력단이 제 1 노드에 연결되는 제 1 인버터와;

   상기 제 1 인버터와 직렬 연결되고 실용 전압 검출 신호를 출력하는 제 2 인버터를 포함하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 비교 수단은

   상기 검출 신호에 의하여 온 오프됨으로써 그 내부 전원 전압의 레벨이 제어되는 반도체 메모리 장치.
4. 제 1 항에 있어서,

   상기 구동 수단은

   상기 검출 신호에 의하여 상기 외부 전원 전압의 레벨을 낮추어 상기 내부 전원 전압으로 변환하여 출력함으써 그 내부 전원 전압의 레벨이 제어되는 반도체 메모리 장치.

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