KR20020067895A

KR20020067895A - 반도체 장치

Info

Publication number: KR20020067895A
Application number: KR1020020004416A
Authority: KR
Inventors: 히구치쯔요시
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2001-02-19
Filing date: 2002-01-25
Publication date: 2002-08-24
Also published as: JP2002245795A; TW541687B; US20020097610A1; US6657904B2

Abstract

본 발명은 소정의 시험을 효율적으로 수행할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명은 상기한 목적을 실현하기 위해, 비선택 워드선을 음전압(negative voltage)으로 설정하는 반도체 장치에 있어서, 소정의 모드시에 비선택 워드선을 접지 전위로 설정하는 회로(40)를 구비하는 것을 특징으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 DRAM 등의 반도체 기억 장치의 스크리닝 시험(screening test)에 관한 것이다.

DRAM 등의 반도체 기억 장치에서는 칩을 패키지에 조립하기 전에 스크리닝 시험(가속 시험이라고도 함)을 실행하여, 초기 불량을 일으키는 장치를 제거하고 있다. 스크리닝 시험은 피시험품인 반도체 장치를 고온에서, 정격 전압 또는 그 이상의 전원 전압을 인가하여 내부 발생 전압도 통상 동작시보다 높게 설정함으로써, 장치에 온도 및 전압 응력을 인가하는 시험이다.

이러한 전원 전압 및 내부 발생 전압이 너무 높으면 소자를 파괴시키고, 너무 낮으면 시험 시간이 길게 되어 비용이 높아지기 때문에, 전압을 적절히 조정할 필요가 있다. 특히, 내부 발생 전압은 주로 장치의 대부분을 차지하며, 또한 초기 불량이 일어나기 쉬운 메모리 셀의 트랜지스터에 부합하도록 설정한다. 그러나, 비선택 워드선을 음전압(negative voltage)으로 설정하는 워드선 네거티브 리셋 방식의 DRAM 장치에 있어서는, 스크리닝 시험시 셀 트랜지스터에 부합하는 내부 발생 전압을 발생시키는 것이 곤란하다. 이하, 워드선 네거티브 리셋 방식의 DRAM 장치의 스크리닝 시험에 관해서 도 1을 참조하여 설명한다.

도 1은 1개의 메모리 셀 및 워드선의 주변 회로의 일부를 도시하는 회로도이다. 메모리 셀은 셀 트랜지스터(10)와 셀 커패시터(11)로 구성되어 있다. 셀 트랜지스터(10)의 게이트는 워드선(WL)에 접속되어 있다. 셀 커패시터(11)는 셀 트랜지스터(10)를 통해 비트선(BL)에 접속되어 있다. 셀 커패시터(11)의 일단은 소정의 전위(VCP)(예컨대, 접지 전위(VSS)나 장치 내부에서 생성된 전위 (VCC-VSS)/2 등의 전위: 이하의 설명에서는 VCP=VSS라 함)이어도 좋다. 워드선(WL)에는 PMOS(P 채널 MOS) 트랜지스터(12)와 NMOS(N 채널 MOS) 트랜지스터(13)로 이루어지는 CMOS 인버터로 구성되는 드라이버가 접속되어 있다. 드라이버의 입력은 도시되지 않은 워드 디코더에 접속되어 있다. PMOS 트랜지스터(12)의 소스에는 외부 전원 전압을 DRAM 내부에서 승압하여 생성된 내부 발생 승압 전압(VPP)이 제공되고 있다. 또한, NMOS 트랜지스터(13)의 소스는 DRAM 내부에서 생성된 음전압(VNWL)으로 설정되어 있다.

통상의 동작에서 메모리 셀(10)이 선택되는 경우, 즉 워드선(WL)이 선택되는 경우, 워드선(WL)은 승압 전압(VPP)으로 설정된다. 또한, 메모리 셀(10)이 비선택되는 경우, 즉 워드선(WL)이 비선택되는 경우, 워드선(WL)은 음전압(VNWL)으로 설정된다. 결국, 워드선은 VPP와 VNWL 사이에서 변화된다. 따라서, 워드선(WL)이 승압 전압(VPP)시에 NMOS 트랜지스터(13)의 게이트 소스간 전압은 VPP-VNWL이 되며, 워드선(WL)이 음전압(VNWL)시에 PMOS 트랜지스터(12)의 게이트 소스간 전압은 VPP-VNWL이 된다. 또한, PMOS 트랜지스터(12)의 역 바이어스는 VPP이며, NMOS 트랜지스터(13)의 역 바이어스는 VNWL이다.

이에 대해, 셀 트랜지스터(10)의 게이트 소스(드레인)간 전압은 VPP-VSS이다. 또한, 셀 트랜지스터(10)의 역 바이어스는 VSS이다.

이상과 같이 PMOS 트랜지스터(12)와 NMOS 트랜지스터(13)의 게이트 소스간전압은 VPP-VNWL인데 반해 셀 트랜지스터(10)의 게이트 소스간 전압은 VPP-VSS이다. 따라서, PMOS 트랜지스터(12)와 NMOS 트랜지스터(13)에 걸리는 응력은 셀 트랜지스터(10)보다 VSS-VNWL만큼 높다. 이 관계는 CMOS 인버터뿐만 아니라 워드 디코더 등의 워드선(WL)에 접속된 셀 트랜지스터(10)의 주변 회로에 대해서도 동일하다.

또한, 상기 전위차의 관계는 스크리닝 시험에서도 동일하다. 결국, 스크리닝 시험에 있어서도 셀 트랜지스터(10)에 걸리는 전압 응력보다 일부의 주변 회로, 특히 워드 디코더나 드라이버에 걸리는 전압 응력이 크다. 이 상태에서는 셀 트랜지스터(10)에 있어서 최적의 전압 응력을 제공할 수 없으며 스크리닝 시험에 긴 시간을 필요로 한다. 또한, 스크리닝 시험을 고속화하기 위해 셀 트랜지스터(10)에 걸리는 전압 응력을 크게 하고, 셀 트랜지스터(10)에 걸리는 전압 응력을 크게 하고자 하면 드라이버나 워드 디코더에 과대한 전압 응력이 걸리게 되어 이들을 구성하는 회로 소자가 파괴되어 버릴 가능성이 크다.

이와 같이 종래의 반도체 장치, 특히 워드선 네거티브 리셋 방식의 DRAM 장치에서는 시험하고자 하는 소자 사이에서 전압 응력이 상이하고, 스크리닝 시험 등의 소정의 시험을 효율적으로 실행할 수 없는 문제점이 있었다.

따라서, 본 발명은 상기한 종래의 반도체 장치의 문제점을 해결하여, 소정의 시험을 효율적으로 실행할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

도 1은 1개의 메모리 셀 및 워드선의 주변 회로의 일부를 도시하는 회로도.

도 2는 본 발명의 제1 실시예의 회로도.

도 3은 도 2에 도시된 회로의 동작을 설명하는 파형도.

도 4는 본 발명의 제2 실시예의 회로도.

도 5는 본 발명의 제3 실시예의 회로도.

도 6은 본 발명의 제4 실시예의 회로도.

도 7은 본 발명에 따른 반도체 장치의 일실시예의 전체 구성을 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

20 : VNWL 검출 회로

20A : 제1 VNWL 검출 회로

20B : 제2 VNWL 검출 회로

30 : VNWL 발생 회로

40 : VNWL선 제어 회로

50 : VNWL선

본 발명은 비선택 워드선을 음전압으로 설정하는 반도체 장치에 있어서, 소정의 모드시에 비선택 워드선을 접지 전위로 설정하는 회로를 구비하는 것을 특징으로 하는 반도체 장치이다. 스크리닝 시험시 등의 소정의 모드시에, 비선택 워드선을 접지 전위로 하면, 비선택 워드선을 음전압으로 설정하는 경우에 비해 양의 전원 전압과의 전위차는 작아진다. 양의 전원 전압과 접지 전위와의 전위차는 워드선에 접속되는 셀 트랜지스터가 받는 전위차와 같다. 따라서, 셀 트랜지스터와 워드선에 접속되어 있는 주변 회로와 동일한 전압 응력을 줄 수 있으며, 스크리닝 시험 등 소정의 모드에서 실행되는 동작을 효율적으로 실행할 수 있게 된다.

도 2는 본 발명의 제1 실시예에 의한 반도체 장치의 주요부를 도시하는 회로도이다. 구체적으로, 도 2에 도시된 회로는 도 1에 도시된 DRAM의 워드선(WL)의 전압을 제어하는 부분이다.

도 2에 도시된 회로는 VNWL 검출 회로(20), VNWL 발생 회로(30) 및 VNWL선 제어 회로(40)를 구비하고 있다. VNWL 발생 회로(30)는 음전압(VNWL)을 발생시켜 VNWL선(50)으로 출력한다. VNWL 검출 회로(20)는 모드 선택 신호(WBI)가 하이 레벨일 경우 인에이블 상태(ON 상태)가 되며, VNWL 발생 회로(30)가 출력하는 음전압(VNWL)이 설정값이 되도록 제어하기 위한 제어 신호(N1)를 출력하여 VNWL 발생 회로(30)로 출력한다. 이후에 설명하는 바와 같이, 제어 신호(N1)는 음전압(VNWL)의 레벨에 따라 ON(VCC 레벨) 또는 OFF(VSS 레벨) 상태가 된다. 모드 선택 신호(WBI)가 로우 레벨일 경우에는 VNWL 검출 회로(20)는 디스에이블 상태(OFF 상태)가 되며, VNWL 발생 회로(30)의 제어를 정지한다. 모드 선택 신호(WBI)가 하이 레벨일 때는 DRAM의 동작 모드는 통상 모드이며, 로우 레벨일 때는 스크리닝 시험 모드가 된다. 모드 선택 신호(WBI)를 외부로부터 공급하는 구성으로 해도 좋고 외부로부터의 명령 신호를 디코드하여 생성하는 구성으로 해도 좋다.

VNWL선 제어 회로(40)는 모드 선택 신호(WBI)가 하이 레벨일 때에는 디스에이블 상태가 되어 VNWL선(50)을 제어하지 않는다. 이에 반해, 모드 선택 신호(WBI)가 로우 레벨일 때에는 VNWL선 제어 회로(40)는 인에이블 상태가 되며 VNWL선(50)을 접지 전위(VSS)로 설정하여, 결국 접지단에 쇼트된다. VNWL선(50)은 도시하지 않는 워드 디코더 등을 통해, 도 1에 도시된 CMOS 인버터의 게이트 및 NMOS 트랜지스터(13)의 소스에 접속된다. 따라서, VNWL선 제어 회로(40)는 스크리닝 시험시와 같은 소정의 모드시에 비선택 워드선(WL)을 접지 전위(VSS)로 설정하는 회로이다. 이와 유사하게, VNWL선(50)은 도 1에 도시되지 않은 다른 메모리 셀과 관련된 CMOS 인버터의 게이트나 NMOS 트랜지스터(13)의 소스에 접속되어 있다. 또한, 워드선 디코더 등과 같이 음전압(VNWL)이 공급되는 다른 주변 회로에도 접속되어 있다.

모드 선택 신호(WBI)가 하이 레벨일 경우, 결국 통상 모드일 경우 VNWL 검출 회로(20)는 음전압(VNWL)의 레벨이 설정값이 되도록 VNWL 발생 회로(30)를 제어한다. 이때, VNWL선 제어 회로(40)는 디스에이블 상태로 VNWL선(50) 상의 음전압(VNWL)에 대한 어떠한 제어도 수행하지 않는다. 통상 모드란 DRAM이 실제 사용되고 있는 상태이다. 한편, 모드 선택 신호(WBI)가 로우 레벨일 경우, 결국 스크리닝 시험 모드일 경우 VNWL 검출 회로(20)는 디스에이블 상태가 되어 VNWL 발생 회로(30)를 제어하지 않는다. 또한, VNWL선 제어 회로(40)는 VNWL선(50)을 접지 전위(VSS)에 접지한다. VNWL선(50)은 도 1의 CMOS 인버터를 통해 워드선에 접속되어 있기 때문에, 워드선(WL)의 전압은 접지 전위(VSS)가 된다. 따라서, 스크리닝 시험시에 CMOS 인버터를 구성하는 PMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)의 전압 응력은 VPP-VSS가 된다. 이 전압 응력은 셀 트랜지스터(10)에 인가되는 전압 응력과 동일하다. 따라서, 셀 트랜지스터(10)에 걸리는 전압 응력을 최적으로 조정할 수 있으며, 스크리닝 시험 시간을 단축할 수 있다.

다음에, 각 부분의 구성을 설명한다.

VNWL 검출 회로(20)는 인버터(21, 22, 23), PMOS 트랜지스터(24, 25, 26), NMOS 트랜지스터(27) 및 NOR 게이트(28)를 갖고 있다. 모드 선택 신호(WBI)는 인버터(21)에 주어진다. VNWL선(50)은 PMOS 트랜지스터(25)의 게이트에 접속되어 있다. 모드 선택 신호(WBI)가 하이 레벨일 때 PMOS 트랜지스터(24)가 ON되며, PMOS 트랜지스터(25)의 게이트에 인가되는 음전압(VNWL)에 따라 PMOS 트랜지스터(25)의 ON 저항이 변화하고, 노드(n11)의 전위가 결정된다. 노드(n11)는 NMOS 트랜지스터(27)의 게이트에 주어진다. NMOS 트랜지스터(27)와 게이트가 VSS으로 고정된 PMOS 트랜지스터(26)에서 CMOS 인버터가 구성된다. 이 CMOS 인버터의 상태를 변경하는 천이점(레벨)은 노드(n11)의 전위로 변화한다. 결국, CMOS 인버터의 노드(n12)의 전위는 노드(n11)의 전위에 의존한다. 노드(n12)의 전위는 인버터(22, 23)를 통과하여 NOR 게이트(28)의 한쪽 입력 단자에 주어진다. NOR 게이트(28)의 다른쪽 입력 단자에는 인버터(21)의 출력인 로우 레벨이 주어진다. 따라서, 인버터(23)가 로우 레벨일 경우에는 제어 신호(N1)는 하이 레벨이 되며, 이와 같이 하이 레벨일 경우에는로우 레벨이 된다. VNWL 발생 회로(30)는 제어 신호(N1)의 상태에 따른 음전압(VNWL)을 발생한다.

또한, 모드 선택 신호(WBI)가 로우 레벨일 경우에는 NOR 게이트(28)가 폐쇄 상태가 되기 때문에 VNWL 검출 회로(20)는 디스에이블 상태가 되며, 제어 신호(N1)는 예컨대 로우 레벨로 고정된다. VNWL 발생 회로(30)의 회로는 임의의 공지 회로로 구성할 수 있다.

VNWL선 제어 회로(40)는 인버터(41), PMOS 트랜지스터(42, 43), NMOS 트랜지스터(44, 45, 46, 47, 48)를 구비하고 있다. 모드 선택 신호(WBI)가 하이 레벨에 있을 경우에는 NMOS 트랜지스터(44, 45)는 ON되고, NMOS 트랜지스터(47, 48)의 게이트에는 음전압(VNWL)이 주어진다. 결국, VNWL선 제어 회로(40)는 디스에이블 상태(OFF 상태)에 있으며 VNWL선(50)을 제어하지 않는다. 결국, VNWL 발생 회로(30)가 출력하는 음전압(VNWL)을 제어하지 않는다.

이에 반해 모드 선택 신호(WBI)가 로우 레벨이 되면 전원 전압(VCC)이 PMOS 트랜지스터(42)를 통해 NMOS 트랜지스터(47, 48)에 주어진다. 따라서, VNWL선(50)은 NMOS 트랜지스터(48)를 통해 접지 전위(VSS)에 쇼트되며 VNWL선(50)은 접지 전위로 설정된다.

도 3은 전술한 회로 동작을 도시하는 파형도이다. 모드 선택 신호(WBI)가 하이 레벨이 되어 통상 모드가 선택된 경우, 노드(n11)의 전위는 음전압(VNWL)이 상승함에 따라 상승한다. 이것은 PMOS 트랜지스터(25)의 ON 저항이 점점 커지기 때문이다. 노드(n11)의 전위가 CMOS 인버터의 천이점에 도달하면, CMOS 인버터의 상태가 전환되며, 노드(n12)의 전위가 전원 전압(VCC)에서 접지 전위(VSS)로 변화한다. 이 변화를 수신해서 제어 신호(N1)는 VSS(OFF 상태)에서 VCC(ON 상태)로 전환된다. 제어 신호(N1)가 VSS상태에서는 VNWL 발생 회로(30)가 출력하는 음전압(VNWL)은 접지 전위(VSS)를 향해 계속해서 상승한다. 제어 신호(N1)가 전원 전압(VCC)이 되면 VNWL 발생 회로(30)가 출력하는 음전압(VNWL)은 음전압의 값이 커지도록 변화한다. 이것을 수신하여 노드(n11)의 전위는 하강하며, PMOS 트랜지스터(26)와 NMOS 트랜지스터(27)로 구성되는 CMOS 인버터의 천이점에 도달하면 그 상태가 전환되어 VSS에서 VCC로 변화한다. 이하, 이 동작을 반복한다.

모드 선택 신호(WBI)가 하이 레벨에서 로우 레벨로 변화하여 스크리닝 시험 모드가 설정되면 노드(n13)는 전원 전압(VCC)이 주어지고 NMOS 트랜지스터(48)가 ON 된다. 따라서, VNWL선(50)은 접지 전위(VSS)로 설정된다. 모드 선택 신호(WBI)가 로우 레벨에서 하이 레벨로 변화하면 노드(n13)는 접지 전위(VSS)로 된 후, 음전압(VNWL)에 따라 변화한다.

도 4는 본 발명의 제2 실시예를 도시하는 회로도이다. 도면 중, 도 2에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 번호를 사용해서 표시한다. 도 4에 도시된 회로 구성은 도 2에 도시된 회로 구성에서 VNWL선 제어 회로(40)를 제거하고 대신에 외부 접속용 단자(51)를 VNWL선(50)에 설치한 것이다. 결국, VNWL선(50)에 접속된 단자(51)가 스크리닝 시험시와 같은 소정의 모드시에 비선택 워드선(WL)을 접지 전위(VSS)로 설정하는 회로를 구성한다. 도 2의 회로 구성에서는 DRAM 내부에 설치된 VNWL선 제어 회로(40)에서 비선택 워드선(WL)을 스크리닝 시험시에 접지 전위(VSS)로 설정하는 것이었다. 이에 반해, 도 4에 도시하는 회로 구성에서는 단자(51)에 외부에서 접지 전위(VSS)를 제공하는 것으로 동일한 동작을 실현하는 것이다.

도 5는 본 발명의 제3 실시예를 도시하는 회로도이다. 도 5에 도시된 회로 구성은 제1 모드시에 비선택 워드선을 접지 전위(VSS)로 설정하는 제1 회로로서 기능하는 VNWL선 제어 회로(40)와, 제2 모드시에 비선택 워드선을 제1 VNWL 검출 회로(20A)가 설정하는 음전압(VNWL)과는 상이한 레벨의 음전압으로 설정하는 제2 VNWL 검출 회로(20B)를 구비하고 있다. 제1 모드란 예컨대, 패키지화되기 전에 실행되는 스크리닝 시험 모드이다(이하, 제1 스크리닝 시험 모드라 함). 제2 모드란 예컨대, 패키지화된 후에 실행되는 스크리닝 시험 모드이다(이하, 제2 스크리닝 시험 모드라 함).

제1 VNWL 검출 회로(20A)와 제2 VNWL 검출 회로(20B)는 음전압(VNWL)을 상이한 레벨로 제어한다. 예컨대, 제1 VNWL 검출 회로(20A)가 설정하는 음전압(VNWL)은 제2 VNWL 검출 회로(20B)가 설정하는 음전압(VNWL) 보다 마이너스 값이 크다(접지 전위(VSS)에서 마이너스 방향으로 보다 깊은 레벨에 있음). 즉, 제2 VNWL 검출 회로(20B)가 설정하는 음전압(VNWL)의 레벨은 접지 전위(VSS)에 보다 가깝다. 이것에 의해 패키지화되기 전에 실행되는 제1 스크리닝 시험 모드에서는 제1 및 제2 VNWL 검출 회로(20A 및 20B)는 함께 디스에이블 상태가 되는 한편, VNWL선 제어 회로(40)는 인에이블 상태가 되며, 음전압(VNWL)을 대신하여 접지 전위(VSS)가 VNWL선 제어 회로(40)에서 워드선(WL)에 주어진다. 또한, 패키지화된 후에 실행되는 제2 스크리닝 시험 모드에서는 제1 VNWL 검출 회로(20A) 및 VNWL선 제어 회로(40)는 디스에이블 상태가 되는데 반해, 제2 VNWL 검출 회로(20B)는 인에이블 상태가 되며 비교적 접지 전위에 가까운 마이너스 레벨의 음전압(VNWL)이 비선택 워드선에 제공된다. 이로 인하여, 패키지화된 후에 실행되는 스크리닝 시험에서는 VNWL 발생 회로(30)를 동작시키고, 비선택 워드선(WL)을 비교적 얕은 음전압(VNWL)으로 설정하여 셀 트랜지스터(10)에 걸리는 전압 응력을 작게 할 수 있다.

전술한 모드 선택 신호(WBI)에 부가하여 새로운 모드 선택 신호(PBI)를 이용해서 통상 모드, 제1 및 제2 스크리닝 시험 모드를 선택한다. 모드 선택 신호(WBI와 PBI)가 함께 하이 레벨일 때는 통상 모드가 선택되며, WBI가 로우 레벨, PBI가 하이 레벨일 때는 제1 스크리닝 시험 모드가 선택되고, WBI가 하이 레벨, PBI가 로우 레벨일 때는 제2 스크리닝 시험 모드가 선택된다.

제1 VNWL 검출 회로(20A)는 전술한 VNWL 검출 회로(20)의 회로 구성에 NAND 게이트(53)를 도시하도록 설치하여 구성된다. 또한, 제2 VNWL 검출 회로(20B)는 제1 VNWL 검출 회로(20A)에서 인버터(21)를 제거한 회로 구성을 구비한다. 제2 VNWL 검출 회로(20B)는 인버터(22b, 23b), PMOS 트랜지스터(24b, 25b, 26b), NMOS 트랜지스터(27b), NOR 게이트(28b), NAND 게이트(53b)를 구비한다. 동일한 음전압(VNWL)에 대해 노드(n11)에 나타나는 전위와 트랜지스터(24b와 25b)가 직렬로 접속되는 노드(n31)에 나타나는 전위와는 상이하다. 구체적으로는 동일한 음전압(VNWL)에 대해 노드(n31)의 전위는 노드(n11)의 전위보다 낮아진다. 이 설정은 PMOS 트랜지스터(24b, 25b)와 PMOS 트랜지스터(24, 25)가 상이한 사이즈를 갖도록하면 된다.

모드 선택 신호(WBI와 PBI)가 함께 하이 레벨일 때는 제1 및 제2 VNWL 모드 검출 회로(20A와 20B)는 각각 ON, OFF 상태이다. 모드 선택 신호(WBI)가 로우 레벨, PBI가 하이 레벨일 때는 제1 및 제2 VNWL 모드 검출 회로(20A, 20B)는 모두 OFF 상태이다. 모드 선택 신호(WBI)가 하이 레벨, PBI가 로우 레벨일 때는 제1 및 제2 VNWL 모드 검출 회로(20A, 20B)는 각각 OFF, ON 상태이다.

NOR 회로(54)는 제1 및 제2 VNWL 모드 검출 회로(20A, 20B)가 각각 출력하는 제어 신호(N4와 N5)의 OR 논리를 취하며, 그 출력은 인버터(55)를 통해 VNWL 발생 회로(30)에 출력된다.

제2 스크리닝 시험 모드를 설정한 것으로, VNWL 발생 회로(30)에 소자를 파괴하지 않는 정도의 적당한 응력을 줄 수 있기 때문에, 스크리닝의 신뢰성을 향상시킬 수 있다.

도 6은 본 발명의 제4 실시예를 도시하는 회로도이다. 도면 중, 도 5에 도시된 구성 요소와 동일한 것에는 동일한 참조 번호를 붙였다. 도 6에 도시된 회로 구성은 도 2에 도시된 회로 구성에서 VNWL선 제어 회로(40)를 제거하고 대신에 외부 접속용 단자(58)를 VNWL선(50)에 설치한 것이다. 결국, VNWL선(50)에 접속된 단자(58)가 스크리닝 시험시와 같은 소정 모드시, 비선택 워드선(WL)을 접지 전위(VSS)로 설정하는 회로를 구성한다. 도 5의 회로 구성에서는 DRAM 내부에 설치된 VNWL선 제어 회로(40)에서 비선택 워드선(WL)을 스크리닝 시험시에 접지 전위(VSS)로 설정하는 것이었다. 이것에 대해 도 6에 도시하는 회로 구성에서는 단자(58)에 외부에서 접지 전위(VSS)를 인가함으로써 동일한 동작을 실현하는 것이다.

도 7은 본 발명의 일실시예에 의한 반도체 장치의 전체 구성을 도시하는 블록도이다. 도시된 장치는 전술한 제1 내지 제4 실시예 또는 이들의 변형예, 또는 소정 모드시 비선택 워드선을 접지 전위로 설정하는 회로를 포함하는 것이다. 도시하는 반도체 장치는 음전압 발생 회로(61), 승압 전압 발생 회로(62), 워드 디코더(63), DRAM 셀 어레이(64), 칼럼 디코더(65), I/O 회로(66), 제어 회로(67), 승압 전압 검출 회로(68), 음전압 검출 회로(69) 및 기판 전압, 플레이트 전압 발생 회로(70)를 구비하고 있다. 음전압 발생 회로(61)는 전술한 VNWL 발생 회로(30)에 해당한다. 음전압 검출 회로(69)는 전술한 VNWL 검출 회로(20, 20A, 20B)에 해당한다. 제어 회로(67)는 외부에서 어드레스, 소정의 제어 신호, 모드 선택 신호(WBI) 또는 이것에 부가하여 PBI를 입력하고, 소정의 출력 신호를 각 부분으로공급하는 것으로, 전술한 VNWL선 제어 신호(40)를 포함하는 것이다. 제어 신호(67)는 모드 선택 신호(WBI, PBI)를 수신하여, 음전압 검출 회로(69)로 출력한다. 또한, 제어 회로(67)는 모드 선택 신호(WBI, PBI)나 소정의 제어 신호를 수신하여 승압 전압 검출 회로(68)나 기판 전압, 플레이트 전압 발생 회로(70), I/O 회로(66) 등을 제어한다. 승압 전압 검출 회로(68)는 승압 전압 발생 회로(61)가 발생하는 승압 전압(VPP)이 설정한 레벨이 되도록 제어한다. 기판 전압, 플레이트 전압 발생 회로(70)는 DRAM의 기판 전압이나 셀 커패시터(11)의 대향 전극(플레이트 전극)에 VSS 등의 소정의 전압을 인가한다. 또한, 어드레스 신호를 받아서 워드 디코더(63)나 칼럼 디코더(65)를 제어한다. 도 1에 도시하는 CMOS 인버터(63)는 워드 디코더(63) 내에 포함되는 것이다.

이상, 본 발명의 실시예를 제1 내지 제4 실시예로서 4개를 설명하였으나, 본 발명은 DRAM에 한정되는 것이 아니라 메모리 영역을 포함하는 다른 반도체 장치를 포함하는 것이다.

이상 설명한 바와 같이, 본 발명에 의하면 스크리닝 시험 등의 소정의 시험을 효율적으로 실행할 수 있는 반도체 장치를 얻을 수 있다.

Claims

비선택 워드선을 음전압(negative voltage)으로 설정하는 반도체 장치에 있어서,

소정의 모드시에, 비선택 워드선을 접지 전위로 설정하는 회로를 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 회로는 상기 소정의 모드를 지시하는 신호를 수신하여, 비선택 워드선을 접지 전위로 설정하는 것인 반도체 장치.
제1항에 있어서, 상기 회로는 워드선에 접속되는 외부 접속용 단자를 구비하며, 비선택 워드선에 접속되는 상기 외부 접속용 단자를 외부로부터 접지 전위로 설정하는 것인 반도체 장치.
제1항에 있어서, 상기 회로는 통상 동작시에는 디스에이블 상태이고 소정의 모드시에는 인에이블 상태가 되어, 비선택 워드선을 접지 전위로 설정하는 회로인 것인 반도체 장치.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체 장치는 상기 음전압을 발생하는 발생 회로와, 상기 발생 회로를 제어하여 음전압이 소정 값이 되도록제어하는 제어 회로를 포함하고,

상기 제어 회로는 상기 소정의 모드시에 상기 발생 회로를 디스에이블 상태로 하는 것인 반도체 장치.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 소정의 모드는 통상 동작시와는 상이한 조건으로 상기 반도체 장치를 시험하는 모드인 것인 반도체 장치.
비선택 워드선을 음전압으로 설정하는 반도체 장치에 있어서,

제1 모드시에, 비선택 워드선을 접지 전위로 설정하는 제1 회로와;

제2 모드시에, 비선택 워드선을 상기 음전압과는 상이한 레벨의 음전압으로 설정하는 제2 회로

를 구비하는 것을 특징으로 하는 반도체 장치.
제7항에 있어서, 상기 상이한 레벨의 음전압은 상기 소정의 모드시의 음전압보다 접지 전위에 근접한 것인 반도체 장치.
제7항에 있어서, 상기 반도체 장치는 상기 음전압을 발생하는 발생 회로를 구비하고,

상기 제1 회로는 비선택 워드선을 외부로부터 접지 전위로 설정하는 단자를 포함하며,

상기 제2 회로는 상기 음전압과는 상이한 레벨의 음전압을 발생하도록 상기 발생 회로를 제어하는 것인 반도체 장치.
제7항 내지 제9항 중 어느 한 항에 있어서, 상기 제1 및 제2 모드는 통상 동작시와는 상이한 조건으로 상기 반도체 장치를 시험하는 모드인 것인 반도체 장치.