五、發明説明（i ) [技術領域] 本發明係有關於_插由@ 1
關於DRAM 』瓦種+導體裝置，特別是有 等半導體裝置之篩選試驗者。 [習知背景] 在DRAM等半導體記 須先進行篩選試驗（亦稱為加^⑽片运進封裝之前 柄為加速试驗），剔除可造成初期不 篩選試驗係指-種試驗，即，將被測試品之 _、置於回溫下，施加額定或超過額定之電源電 壓，並:内部產生電壓也設定成較通常動作時還高，對元 件加以溫度與電壓應力（stress)者。 該電源電壓及内部產生電壓過高時，則會破壞元件，作 過低時’則將使測試時間加長，變成高成本，因此必須適 當調整電壓。尤其是内部產生電壓佔去元件極大部分，且 須西曰己合容易引起初期不良之記憶胞之電晶體來加以設定。 但疋’對用以將非選擇字元線設成負電壓之字元線負重置 式⑽rd line negative reset咖）之dram元件而言在筛 4 <4驗％，是很難以產生一可配合細胞電晶體之内部產生 電壓。以下，參考第丨圖’針對該字元線負重置式之dram 元件之篩選試驗進行說明。 第1圖係顯示一個記憶胞及字元線之部分周邊電路之 電路圖5己憶胞係由細胞電晶體1 〇與細胞電容器]〗所構 成。細胞電晶體1 〇之閘極係連接於字元線WL。細胞電容 器π係藉細胞電晶體而連接於位元線bl。細胞電容器 11之一端亦可為預定電位VCP (諸如接地電位vss或裝 541687 A7 B7 五、發明説明（2 ) (請先閱讀背面之注意事項再填寫本頁) 置内部生成之電位（VCC—VSS)/2等之電位；在以下說明 中是令VCP = VSS)。於字元線WL上連接有一驅動器，該 驅動器是以具有PMOS(P通道MOS)電容器12及NMOS(N 通道MOS)電晶體13之CMOS反向器所構成者。驅動器之 輸入係與一未圖示之字元解碼器相連線。PMOS電晶體12 之源極被附與有一於DRAM内部昇高外部電源電壓後生 成之内部產生昇壓電壓VPP。又，NMOS電晶體13之源極 係設定為DRAM内部所生成之負電壓VNWL。 在通常動作下，選擇記憶胞10時，換言之，選擇字元 線WL時，則字元線WL設定為昇壓電壓VPP。又，記憶 胞10在非選擇狀態時，換言之，字元線WL為非選擇狀態 時，則字元線WL設定為負電壓VNWL。即，字元線WL 在VPP與VMWL間擺動。因此字元線WL在昇壓電壓VPP 時，則 NMOS電晶體 13之閘極-源極間電壓形成 VPP-VNWL，而字元線WL為負電壓VNWL時，PMOS電 晶體12之閘極源極間電壓則為VPP-VNWL。又，PMOS 電晶體12之反向偏壓（back bias)為VPP，NMOS電晶體13 之反向偏壓為VNWL。 對此，細胞電晶體10之閘極-源極（汲極）間電壓為 VPP-VSS。又，細胞電晶體10之反向偏壓為VSS ° [發明之課題] 如以上所述，PMOS電晶體12與NMOS電晶體13之 閘極-源極間電壓為VPP-VNWL，而細胞電晶體10之閘極 -源極間電壓則為VPP-VSS。因此施加於PMOS電晶體12 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 541687 A7 五、發明説明（3 "" ---- 與NMOS電晶H 13之應力係較細胞電晶體高出 VSS-VNWL。該關係不只是CM〇s，對於與字元解碼器等 之子元線WL相連接之細胞電晶體丨〇之周邊電路也是同 又’上述電位差之關係係於篩選試驗也一樣。即，在篩 選試驗中，對於施加在細胞電晶體1〇上之電壓應力而言， 也是施加在-部分的周邊電路尤其是字元解碼器及驅動器 上之電壓應力較大。在該狀態下，不能附與一個對細胞電 晶體10而言是最佳的電壓應力，在筛選試驗中耗費很多時 間。又，為使_選試驗高速化，增加施加在細胞電晶體⑺ 之電壓應力，但要將施加於細胞電晶體10之電壓應力增加 時，則對驅動器及字元解碼器等加上過大之電壓應力，使 用以構成其等裝置之電路元件遭到破壞之可能性大增。 如此，在習知半導體裝置，尤其是字元線負重置式之 DRAM元件乃衍生一問題，#，在須進行測試之元件間之 電壓應力互異，無法有效率地進行筛選試驗等預定試驗。 因此本發明之目的在於提供一種半導體裝置，其係解決 上述白知半導體裝置之問題，可有效率地進行預定之試驗 者。 [發明之揭示] 、本發明係一種半導體裝置，其係將非選擇之字元線設定 為負電壓者，其特彳政在於具有一電路，其係用以於預定模 式時將非遠擇之子元線設定為接地電位者。在筛選試驗時 之預定模式時，將非選擇之字元線設定為接地電位時，可 本紙張尺度適财Η國家標準（CNS) Α4規格（210X297公幻 ' --*
、tr— (請先閲讀背面之注意事項再填寫本頁) 0· 4541687 、發明説明 令與正電源電壓之間的電位差較將非選擇字元線設定為負 電壓之時還小。正電源電壓與接地電位間之電位差係等於 附與於與字元線相連之細胞電晶體之電位差。因此可以對 細胞電晶體及與字元線相連接之周邊電路附與同一電壓應 力，可有效率地進行諸如篩選試驗等預定模式上所進行^ 動作。 [發明之實施形態] 第2圖係一顯示本發明第1實施形態之半導體裝置之主 要部位之電路圖。具體而言，第2圖所示之電路係用以控 制第1圖所示之DRAM之字元線WL電壓之部分。 30 檢 準 (請先閱讀背面之注意事项再填寫本頁j 第2圖所示之電路係具有VNWL檢測電路2〇、vn机 產生電路30及VNWL線控制電路4〇。乂^^產生電路 係產生一負電壓VNWL後輸出於VNWl線5〇。VNWL 測電路20係朝VNWL產生電路3〇輸出一控制信號川 該控制信號N1係用以控制於模式選擇信號娜在高位 時形成能動（enable)狀態（0N I態），且使vwl產生電路 3〇輸出之負電壓VNWL形点执中伯土 形成5又疋值者。如後述般，該控 :二號m係因應負電壓VNWL之位準而形卿cc位 r時rvss位準）狀態。模式選擇信號飢處於低位 =^魏檢測電路20形成不動（dis義）狀態（⑽狀 悲），分止VNWL產生電路3〇之巧制
m隹士 &制模式選擇信號WBI 處於同位準時則DRAM 動 動作模式為通常模式，處於低位 I夕驗模式。可構建成模式選擇信號wBI 由外-給之形態’亦可構建成將來自外部之命令信號解 本紙張尺度適财_家_ 541687 A7 B7 五、發明説明（5 ) 碼後再生成之形態。 (請先閲讀背面之注意事項再填寫本頁) VNWL線控制電路40係在於模式選擇信號WBI處於高 位準時形成不動狀態，不控制VNWL線50。反之，模式 選擇信號WBI處於低位準時，VNWL線控制電路40形成 能動狀態，將VNWL線50設定為接地電位VSS，也就是 短路成接地狀態。VNWL線50係經由未圖示之字元解碼 器而連接於第1圖所示之CMOS反向器之閘極及NMOS電 晶體13之源極。因此VNWL線控制電路40係一在於諸如 篩選試驗時候之預定模式時而將非選擇字元線WL設定為 接地電位VSS之電路。同樣，VNWL線50係連接於在第 1圖中省略圖示之某一記憶胞相關之CMOS反向器之閘極 及NMOS電晶體13之源極。進而，如同字元線解碼器般， 亦連接於其他供給負電壓VNWL之周邊電路。 模式選擇信號WBI處於高位準時，即通常模式時， VNWL檢測電路20控制VNWL產生電路30以使負電壓 VNWL之位準成為設定值者。此時，VNWL線控制電路40 處於不動狀態，不進行任何對於VNWL線5 0上之負電壓 VNWL之控制。通常模式意指DRAM做實際使用之狀態。 另一方面，模式選擇信號WBI處於低位準時，即篩選試驗 模式時，VNWL檢測電路20形成不動狀態，不控制VNWL 產生電路30。又，VNWL線控制電路40係使VNWL線50 接地成接地電位VSS。由於VNWL線50透過第1圖之 CMOS反向器而連接於字元線WL，因此字元線WL之電 壓成為接地電位VSS。因此，在篩選試驗時，用以構成 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 541687 A7 B7 五、發明説明（6 ) CMOS反向器之PMOS電晶體12及NMOS電晶體13之電 壓應力成為VPP-VSS。該電壓應力係與附與細胞電晶體10 之電壓應力相同。因此可將附與細胞電晶體10之電壓應力 調整為最佳狀態，且可縮短篩選試驗之時間。 其次說明各部之構成。 VNWL檢測電路20係具有反向器21、22、23、PMOS 電晶體24、25、26、NMOS電晶體27及非或閘（NOR gate) 閘28。模式選擇信號WBI被供予反向器21。VNWL線50 係連接於PMOS電晶體25之閘極。模式選擇信號WBI處 於高位準時，啟動PMOS電晶體24(ON)，因應附與PMOS 電晶體25之閘極之負電壓VNWL，以改變PMOS電晶體 25之ON阻抗，決定節點nil之電位。以NMOS電晶體 27與閘極固定於VSS之PMOS電晶體26構建成CMOS反 向器。切換該CMOS反向器之狀態之轉移點（位準）係以節 點nil之電位進行變化。即，CMOS反向器之節點nl 2之 電位係依存於節點η 11之電位。節點η 12之電位係經由反 向器22、23而供予NOR閘28 —邊之輸入端子。NOR閘 28之另一邊端子有附與一反向器21之輸出之低位準。藉 此，反向器23處於低位準時，控制信號N1形成高位準， 處於高位準時，則成為低位準。VNWL產生電路30係產 生一可因應控制信號N1之狀態之負電壓VNWL。 此外，模式選擇信號WBI處於低位準時，NOR閘28 呈關閉狀態，因此VNWL檢測電路20形成不動狀態，控 制信號N1係固定諸如低位準。VNWL產生電路30之電路 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂| -9- 541687 A7 __B7_ 五、發明説明（7 ) 係可以任一公知之電路構建而成者。 (請先閲讀背面之注意事項再填寫本頁) VNWL線控制電路40係具有反向器41、PMOS電晶體 42、43、NMOS電晶體44、45、46、47及48。模式選擇 信號WBI處於高位準時，NMOS電晶體44、45啟動（ON)， 而朝NMOS47、48之閘極附與有負電壓VNWL。即，VNWL 線控制電路40處於不動狀態（OFF狀態），不控制VNWL 線50。換言之，不控制VNWL產生電路30輸出之負電壓 VNWL。 對此，模式選擇信號WBI成為低位準時，電源電壓VCC 藉PMOS電晶體42而供予NMOS電晶體47、48。藉此， VNWL線50經由NMOS電晶體48而短路成接地VSS，使 VNWL線50設定為接地電壓。 第3圖係顯示上述電路動作之波形圖。模式選擇信號 WBI形成高位準，而選擇通常模式時，節點nl 1之電位因 應負電壓VNWL之上升而上升。這是因為PMOS電晶體 25之ON阻抗漸進增大所致者。節點nil之電位到達CMOS 反向器之轉移點時，切換CMOS反向器之狀態，使節點nl2 之電位由電源電位VCC變為接地電位VSS。受到該變化， 控制信號N1係由VSS(OFF狀態）切換成VCC(ON狀態）。 控制信號N1位於VSS之狀態時，VNWL產生電路30輸出 之負電壓VNWL係朝接地電壓VSS繼續上升。控制信號 N1成為電源電壓VCC時，則使VNWL產生電路30輸出 之負電壓VNWL產生變化，變成其值增加者。受到該變 化，節點nil之電位下降而達到以PMOS電晶體26與 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -10- 五、發明説明（) NMOS電晶體27所構造成之CM〇s反向器之轉移點時， 切換該狀態，使之由VSS變成vcc。以下重複該動作。 』模式選擇信號WBI由高位準變為低位準後，設定筛選 °式驗模式日守’使甿點n! 3被附予電源電壓，使啟動 NMOS電晶體48(ΟΝ)。藉此，VNWL、線％設定為接地電 位VSS。模式選擇信號WBI由低位準變為高位準時，在節 點M3形成接地電位VSS後，隨著負電a VNWL而變化。 第4圖係一顯示本發明第2實施形態之電路圖。圖中， 對與第2圖所示之構件同一者附與同-參照編號。第4圖 所不之、、Ό構係由第2圖所示之電路結構移除VNWL線控制 電路40’取而代之將外部接續用之端子51設於v跳線 5'者。即’連接於.机線5〇之端子η係構建一於諸 1 UC驗時之預疋模式時將非選擇字元線低設定為接 地電位V S S之電路。第2圖之電路結構，係以設於D R A Μ 内部之VNWL線控制電路4〇，將非選擇字元線低在筛選 試驗時設定為接地電位vss者。㈣於此，第4圖之電路 結構係由外部而對端子51附予接地電位，以實現同 樣之動作者。 第5圖係顯示本發明之第3實施形態之電路圖。第5 圖所示之電路結構係具有：VNWL線控制電路4〇，係作動 為在第W式時將非選擇字元㈣定為接地電位MS之第 電路之用者’及’第2 VNWL檢測電路20B，用以設定 一與第1 VNWL檢測電路嵐設定之負電壓v臟相異 之位準之負電壓者。第1模式意指在封裝化前進行之篩選 541687 A7 B7 五、發明説明（9 ) 試驗模式（以下稱為第1篩選試驗模式）。第2模式意指在 諸如封裝化後進行之篩選試驗模式（以下稱為第2篩選試 驗模式）。 第1 VNWL檢測電路20A與第2 VNWL檢測電路20B 係控制負電壓VNWL為不同位準。例如第1 VNWL檢測電 路20A設定之負電壓VNW之負值較第2 VNWL檢測電路 20B設定之負電壓還大（處於自接地電位VSS負向較深之 位準）。換言之，第2 VNWL檢測電路20B設定之負電壓 VNWL之位準較接近接地電位VSS。藉此，在一於封裝化 之前所進行之第1篩選試驗模式中，第1及第2 VNWL檢 測電路20A及20B都形成不動狀態，而VNWL線控制電 路40成為能動狀態，使接地電位VSS取代負電壓VNWL 而由VNWL線控制電路40供予字元線WL。又，封裝化後 進行之第2篩選試驗模式中，第1 VNWL檢測電路20A及 VNWL線控制電路40形成不動狀態，而反之第2 VNWL 檢測電路20B成為能動狀態，使較接近接地電位之負位準 之負電壓VNWL供予非選擇之字元線WL。藉此，在封裝 後進行之篩選試驗中使VNWL產生電路30作動，使非選 擇之字元線WL設定為較淺之負電壓VNWL，可使施加於 細胞電晶體10之電壓應力縮小。 使用一新模式選擇信號PBI加上前述之模式選擇信號 WBI，選擇通常模式、第1及第2篩選試驗模式。模式選 擇信號WBI與PBI共為高位準時選擇通常模式，模式選擇 信號WBI為低位準而PBI在高位準時選擇第1篩選試驗模 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ----------t………………訂----------------Φ (請先閲讀背面之注意事項再填寫本頁) -12- 541687 A7 B7 五、發明説明（1〇 ) 式，而模式選擇信號WBI在高位準、PBI在低位準時則選 擇第2篩選試驗模式。 第1 VNWL檢測電路20A係如圖所示，係將反及閘 (NAND gate)53設定於前述之VNWL檢測電路20之電路 結構上而構造成者。又，第2 VNWL檢測電路20B係具有 由第1 VNWL檢測電路20A移除反向器21之電路結構。 第2 VNWL檢測電路20B係具有：反向器22b、23b、PMOS 電晶體 24b、25b、26b、NMOS 電晶體 27b、NOR 閘 28b 及NAND閘5 3b。對於同一負電壓VNWL，出現在節點nil 之電位與電晶體24b及25b串聯之節點n3 1上顯現之電位 不同。具體而言，對於同一負電壓VNWL，節點n3 1之電 位低於節點nil之電位。該設定只要使PMOS電晶體24b、 25b具有不同於PMOS電晶體24、25之尺寸即可。 模式選擇信號WBI及PBI都為高位準時，第1及第2 VNWL檢測電路20A及20B各為ON、OFF狀態。模式選 擇信號WBI為低位準、PBI為高位準時，第1及第2 VNWL 檢測電路20A及20B都處於OFF狀態。模式選擇信號WBI 為高位準、PBI為低位準時，第1及第2 VNWL檢測電路 20A及20B則各為OFF、ON狀態。 NOR(非或）電路54係採取第1及第2 VNWL檢測電路 20A各自輸出之控制信號N4與N5之或（OR)邏輯，該輸出 係經由反向器55而朝VNWL產生電路30傳輸。 經設定第2篩選試驗模式，可對VNWL產生電路30附 與一不破壞元件之程度之適當應力，因此可提升篩選之可 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） ¾、可· (請先閲讀背面之注意事項再填寫本頁) -13 - 541687 A7 B7 五、發明説明 11 靠性。 第6圖係一顯示本發明第4實施形 :r …。二：二 又於VNWL線5〇者。即，連接於㈣机線5〇之端子μ 係構建㈣試驗時之狀模柄將㈣ WL設定為接地電位vss之電路。第5圖之電路結構，： I又於DRAM内部之VNWL、線控制電路4〇，將非選擇字 元線WL在篩選試驗時設定為接地電& vss者。相對: 此，第6圖之電路結構係由外部而對端子58时接地電位 VSS，以實現同樣之動作者。 第7圖係一顯示本發明一實施形態之半導體裝置全結 構之方塊圖。圖示之裝置係包括前述之第丨乃至第4實= 形態或其等變形例，或用以於預定模式時將非選擇之字 線設定為接地電位之電路。圖示之半導體裝置係包含有 負電壓產生電路61、昇壓電壓產生電路62、字元解碼 63、〇尺八?4細胞陣列64、行解碼器65、1/〇電路66、控= 電路67、昇壓電壓檢測電路68、負電壓檢測電路69及基 板電壓暨板層電壓產生電路70。負電壓產生電路係相當 前述之VNWL產生電路30。負電壓檢測電路69係相當 前述之VNWL檢測電路20、20A、20B。控制電路67係 以由外部輸入位址、預定之控制信號、模式選擇信號WB] 或再加上PBI，並將預定之輸出信號朝各部位供給者， 元 器 於 於 用 包 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐）
-14- 541687 五、發明説明（12 ) 含則述之VNWL線控制電路4〇。控制電路67係接收模式 選擇#號WBI、PBI後輸出於負電壓檢測電路69。又，控 制電路67係接收模式選擇信號wm、pBI及預定之控制信 號，以控制昇壓電壓檢測電路68及基板電壓暨板層電壓產 生電路7〇、I/O電路66等。昇壓電壓檢測電路ό8係用以 控制昇壓電壓產生電路61 α使其產生之昇壓電M vpp成 為所設定之位準。基板電壓暨板層電壓產生電路7〇係朝 DRAM之基板電壓及細胞電容器u之電向電極（板層電極） 附與VSS等預定電壓。進而，接收位址信號後控制字元解 碼器63或行解碼器65。第丨圖所示之cm〇s反向器係包 含在字元解碼器63内者。 以上將本發明之實施形態分4個進行說明。惟本發明並 不限定於DRAM，亦可包括其他具有記憶體領域之半導體 裝置。 [發明之效果] 如以上之說明，依本發明，即可獲得可有效率地進行筛 選試驗等預定試驗之半導體裝置。 [圖式之簡單說明] 第1圖係顯示1個記憶胞及部分字元線之周邊電路之電 路圖。 第2圖係本發明第1實施形態之電路圖。 第3圖係一用以說明第2圖所示之電路動作之波形圖。 第4圖係本發明第2實施形態之電路圖。 第5圖係本發明第3實施形態之電路圖。 本紙張尺度
-%· (請先閲讀背面之注意事項再填寫本頁) 訂丨 15- 541687 A7 B7 五、發明説明（13 ) 第6圖係本發明第4實施形態之電路圖。 第7圖係一顯示本發明之半導體裝置之一實施形態全 結構之圖。 [圖中元件標號說明] B L…位元線 28,28b···非或閘（NOR)閘 ]^1，4,5...控制信號 30...VNWL產生電路 nl 1，η12，η13，η3 1 …節點 40"·VNWL線控制電路 VNWL...負電壓 50...VNWL 線 VPP…昇壓電壓 5 1，5 8...端子 VSS...接地電位 53,53b."NAND 閘 WBI，PBI...模式選擇信號 54·..NOR 電路 WL...字元線 61...負電壓產生電路 10...細胞電晶體 62…昇壓電壓產生電路 11...細胞電容器 63...字元解碼器 12,24,24b，25,25b，26,26b， 64··.DRAM細胞陣列 42,43".PMOS 電晶體 65...行解碼器 13,27,27b，44,45,46,47,48 66...I/O 電路 …NMOS電晶體 67..·控制電路 20...VNWL檢測電路 68...昇壓電壓檢測電路 20A，20B …第 1，2 VNWL 69...負電壓檢測電路 檢測電路 70...基板電壓暨板層電壓 21，22,22b，23,23b，41，55 … 產生電路 反向器 (請先閲讀背面之注意事項再填寫本頁) 4
、可I 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） -16-