TW301784B - - Google Patents

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A7 B7 經濟部中央標準局員工消費合作衽印製 五、發明説明（1 ) 本發明係關於半導艚積體電路，尤有關於具有用>乂保 障裝置之信賴性之應力電路的半導體積體電路及其應力+ 壓的供應方法。 十% 、隨著半導體積體電路之秦積度之增大，而要求平面上 之縮小與垂直方向之縮小，尤其是用以儲存資料之元件之 構造的進〜步再縮小，在#細之圖型、急劇之高度差等加 工步驟之複雜性等，信賴4生之保障有更受重視之傾向，在 半導體積體電路中，例如像動態RAM、靜態RAM之類之半導 體記憶器之場合，於晶片之封裝步驟前或後，爲了檢查内 部電路之信賴性而實施預燒測試（Burn-In test)。於此， a了實施預燒測試，必須備有用以供應應力電壓之應力泰 路，士通常此一應力電路爲測試設備中不可或缺者乃公二 <事實。此—預燒測試，乃用以感測内藏於同—晶片上之 記憶元件之缺陷，或測試記憶元件之強度者，藉由長時= 供應外部供應電源或更高之高電壓至各記憶元件的方式， 而檢查其是否不良。事實上，此一預燒測試係在所有之半 導體製造公司被使用之技術。目前之現況是，爲實施更有 效率之預繞測試，而有各種之努力正進行中。 另一方面，於半導體記憶裝置中，隨著集積度之增大 ，測試時間亦與其成比例增加。在半導體記憶裝置之初期 階段’亦即在具有1 M (mega : 20級以下之集積度的半導 體記憶裝置中，於完成整體晶片所須之時間中，測試時間 所占之比重小，而不甚受重視；但查^教 半導體記憶裝置中，由於隨著工程上之進步，記憶元件 一 5 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） c請先閲讀背面之注意事項再填寫本頁} -衣 .丁 . 、-° 線 經濟部中央標準局員工消費合作社印裝 A7 ----—____B7___ 五、發明説明（2 ) 數亦增加，測試時間所占比重相對地大幅増加，而產生構 成爲使晶片製造時間增加之要素的作用。此會造成使製品 價格提高及延長製品生產之期間的結果。

由Mitsuru Shimizu等人於1992年6月2日在美國專利 局登錄之美國發明專利第5，19,337號（發明名稱：SEMI⑶一 NDUCTOR MEMORY DEVICE HAVING BURN-IN TEST FUNCTION )所揭示之技術，係<封裝狀態下為行動態RAM之預燒測試 - \ ...........-. 時’感測此一情形而將供應至宇元線之電壓位準充分提高 ’藉以改善對各記憶元件之良否之檢測的信賴性。此一發 明專利中所揭示之技術，其長處係改善晶片在封裝狀態下 所爲測試之信賴性。 另一方面，於封裝狀態下測試晶片之方法中爲吾人所 熟知者，係採用以高溫、高電壓（例如電源電壓Vcc = 7V& 上，溫度=)使數百個或數千個封裝元件加速，而 施加應力主&之方法。於此一測試條件下，可將元件之諸 如閘氧化膜、電容器氧化膜、金屬橋（metal bridge)及聚 合橋（poly bridge)之類的微性缺陷（micr〇 defect)等予 以濾除。將此種應力進行時晶片之内部動作加以説明，即 是一面將一定型式之資料寫入元件内，一面掃瞄全部元件 〇 此時，施加於各元件之應力，在動態RAM動作時，係 依更新週期被施加。例如，在更新週期爲1〇24更新循環之 %合，在令列位址依次增加時，係依1〇24_循環週期將 應力施加於字元線。因此，若假定應力時間爲48小時，實 -6 - 本紙張尺度適用T國國家標準（CNS ) A4規格（2「0X297：^----- (請先閱讀背面之注意事項再填寫本頁) .裝_ 訂

T 線 經濟部中央標準局員工消費合作社印製 〇017β4 A7 B7 五、發明説明（3 ) 際上施加於全部元件之應力並非48小時而爲48/1024小時 。因此，實際上施加於一個元件之應力時間可評價爲不充 分。若令此應力時間增加》則會使晶片之冗成時間亦相應 地增加。 因此，本發明之目的，第一係在於提供一種可保障裝 置之信障性的半導體積體電路。 第二係在於提供一種可對晶片内之全部元件同時施加 應力之半導體積體電路。 第三係在於提供一種可對於晶片内之彼此不同之宇元 線供應互不相同之應力電壓的半導體積體電路。 第四係在於提供一種半導體積體電路，其可與碑圓狀 態)或#裝狀態^相干地對晶片内之元件分別有效率地施加 應力。 第五係在提供一種可保障裝置之信賴性的半導體積體 電路之應力電壓的供應方法。 第六係在提供一種半導體積體電路之應力電壓的供應 方法，其雖縮短對晶片内之全部元件施加應力之時間，‘仍 可有效率地對元件施加應力。 第七係在提供一種半導體積體電路之應力電壓的供應 方法，其可對晶片内之全部之元件同時施加應力。 第八係在提供一種半導體積體電路之應力電壓的供應 方法，其可對晶片内之互異之字元線供應互不相同之應力 電壓。 第九係在提供一種半導體積體電路之應力電壓的供應 (請先閱讀背面之注意事項再填寫本1) -裝 '11 線 本紙乐尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐〉 ^濟部中央榡準局員工"'費合作社印製 A7 B7 五、發明説明（4 ) --- 方法，其可與晶圓狀態或封裝壯 件分別有效率地施加應力。相干地對晶片内之元 第供一種半導體積體電路之應力電壓的供應 万法，其可有效地完成在晶圓狀態之不良分析。 達！Ϊ目的，本發明提供-種半導體積體電路，其 可施行晶片之檢查。-圓狀態或封裝狀態’均 依本發明之半導體積體電路，«特徵爲備有：第1應 力電壓供給端子，將第1應力電祕鼓第Γ料線；第 2應力電餘给端子，„ 2應力電㈣應至與該第工字 讀鄰接《第2字元線；及應力起動電路，用以控制該第 1應力電叙第2應力電敎供應域第元線與第2 字元線；且在測試動作時將彼此不同之電壓位準之應力電 聲供應至該第1字元線與第2字元線。 又，係本發明之半導體積體電路，其特徵爲備有：第 1應力電壓供給端子，將第i應力電壓供應至第1宇元線 ;第2應力電壓供給端子，將第2應力電壓供應至與該第 1宇元線鄰接之第2字元線；及感測遲延電器，組合輪入 該第1應力電壓供給端子與第2應力電壓供给端子之輪出 信號，回應此一組合輪入之位準，而令該感測放大器控制 電路之動作延遲；且位元線之感測動作延遲至記憶元件之 資料已充分傳達至位元線後才施行之。 依本發明之半導體積體電路之應力電壓的供應方法， 該半導體和體電路具有：記憶元件；位元線，用以感測該 8 - «張尺度賴中國國轉準（CNS ) ^ 裝 訂-----(I線 (請先"讀背面之注意事項再填寫本f ) A7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明（5 ) 記憶元件之資料；感測放大器，用以完成該位元線之感測 動作；感測放大器控制電路，用以驅動該感測放大器之感 測動作；及列解電器，用以對應於位址之輸入而選擇該記 憶元件； 其特徵爲：備有：應力起動電路，在同一晶片之測試 動作時，輪出起動信號，使該測試動作起動；應力電壓供 給電路’在該測試動作時，回應該應力起動電路之輸出信 號而供應第1應力電賡及第2應力電壓；及電晶體1，輪 入該第1應力電壓及第2應力電壓，且在該測試動作時回 應該輸入而使該感測放大器控制電路之動作延遲； 且於該測試動作時，回應該應力起動電路之輪出信號 而將該第1應力電壓及第2應力電壓供應至相互鄰接之字 元線，利用此字元線並回應該感測遲延控制電路之輸出信 號以感測被選擇之記憶元件之狀態。[實施例] 以下，參照附圖，詳細説明本發明之較佳實施例。又 ，相同之部分盡量賦予共通之符號。 在下面之説明中，0SSD產生電路、感測放大 電路、0DPX產生電路、0成重定電路及解 、工 疋特足加節，係爲了達到本發明之更完全之理角^曰諸多 。縱無此等特定細節，本發明減實施，】提供者 領域中之通常之知識者乃自明之理。 本技術 圖1僅概略顯示依本發明之具有應力電 體電路之内部構成的一部分。 孓半導體積 -9 -

(請先閲讀背面之注意事項再填寫本頁) -裝· '11 線 麵濟部中央棟準局員工消費合作.杜印製 五、發明説明（ 圖i所π<構成爲揭示本發明之特徵之圖面。在該圖 與記憶元件相關連之列相關解碼電路及行 ==二'在同—晶片上和晶片之集積度成比例 2在有夕數。圖中編號40爲列解碼器 於1992年10月31日在韓國專利局提出之發明專利申請案第 1_-議3號或199mi⑽日在_專利局提出之發明 ^申=第1:2,849號等中所揭示之字元線驅動電路 ，通K電路構成，自本電路構成被輸人之已解碼之 /址疋定址，可採用如前述字元線驅動電路的方式。但 二可制應力電路丨⑽控制之傳輪_及其控制方式， 乃由本發明首先揭示者。 參考前述發明專利，在列解碼器内徑解碼之列位址之 =’係使用位址之組合，亦、腹腿、及勵叫 被二此，此等經解碼之列位址職K1、_随及即她全部 被輪入至邏辑「高位」之場合（ :=位一一)：;=: ，而選擇此1反相器12乃輸出邏辑「高位」信號 似出入電日曰體及一個儲存 的元件陣列。依本私明構成疋通常之動態議 —^依本發明〈應力電路，在圖中㈣ 不’其他之列及行解碼相關電路 ' 〇〇表 可依照此應力電路丨◦。之輸出資二舞係在於 首^ ’㈣經本發·示<新穎構成 如下。為了實現應力電路10◦，雖應具有應力起= —__ - 10 - 適用中 CNS) γ--裝—— ί請先聞讀背面之注意事項再填寫本頁) -訂 線

發明説明 ^01784 A7 B7 ββ w力电壓供给端子VI 86及第2應力電壓供給端 丁 ν ^⑽，但會日 予以實現之^ 端子之方法，首先例如有以「針」 此，則可血^此時，必須在晶片外另備有3根針。如 。另一個# 裝狀態不相千地施加所望之應力 ，因不必借有另 填塾」冑現此等端子之情形。此時

已被通用於车播外<「針」，故可應目前於該技術領域中 規格，此爲體電路之標準化之定型的JEDEC 力電聪^ 電路ι_及戚^00係由應力起動電路100A、應力電愿供给 100A係由^控制電路雖所構成，應力起動電路 用以使應力動構成’亦即：應力起動端子SE64, 端子s“4之輪出”】=68及70，用以將應力起動 _S電晶體72，=t大而輪出應力起動信號㈣’· 動作時使連接節點38::=„f在測哉 輪入應力起動信號0SE，將ίϊ/低位」；及反相器73, 動信號―。在應力起動電路1()◦目，而輸出反相《應力起 SE 64之輪出線上之腿 ’ ％成於應力起動端子 力電壓供給電路刪電阻而動作。應 力電壓供給端子V1 86;第2/^刀構成，亦即：第！應 送電晶體7 8，將㈣2應力電給額2 δ 8 ;傳 力電壓72供應至字元線WL〇 二啣子V2 88輪出之應 力電麼供給端子V1_出之庫=晶雜80,將由第玉應 ;傳送電_’_2應力、=== ~ 11 ~ 表紙張尺度ίΐ"用巾關家縣（CNS) A4規格 ^ ^ΐτ-----^ IΜ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 A7 經濟部中央榡率局員工消費合作衽印製 B7 五、發明説明（D ) 之應力電壓V2供應至字元線WL2 ;傳送電晶體84，將由第 1應力電壓供給端子VI 86輪出之應力電壓”供應至字元 線WL3 ; NMOS電晶體74 ’將應力起動信號0犯供應至傳送 電晶體78與82之各閘；及_電晶體76，將應力起動信號 0SE供應至傳送電晶體80與84之各阳，感測遲延控制電路 贏具有-0SSD信號產生電路9〇’用以在應力動作時， 使驅動感測放大器（S/A) 6 2之感測動作用之感測放大器 (S/A)控制電路_感測動作延遲。對於此:構成與動作 ，將在後面加以説明。 另-方面，在列解碼器40内，傳輪閘39之？型控制端 子可由應力起動信號0SE加以控制，控制端ϋ由逆 相之應力起動信號0Μ予以控制。 茲對桉照圖1中所示構成之動作特性加以說明。圖丄 之動作説明，係參照顯示應力模式時之各信號之a時^ 2爲之。 疋、' 在供應應力電壓之場合，係使應力起動端子受起 動成爲邏辑Γ高位」。首先，在晶片非爲應力模式動=之 場合，亦即在如通常之正常動作之場合，於圖i所示電路 中，通過應力起動電路100A之應力起動端子0SE成爲=輯 「低位」，列解碼器40之預充電控制電路<0DPX產生電 路52、0X重定電路54、用以輸出字元線升壓信號之解碼 單元58、及感測放大器控制電路60完成通常之解^動作。 又丽OS電晶體74及76分別成不導通，故傳送電晶體78、8〇 、82及84亦分別成不導通，在第i應力電壓供给^子” 86 - 12 - 本紙張尺度適用中國國家棹準（CNS) A4規格（210x297公羞 ^ 装ΪΊΛ — 線 (請先閏讀背面之注意事項再填寫本頁) A7

經濟部中夬標隼局員工消費合作社印製 五、發明説明（9 ) 及第2應力電壓供給端子V2 88與各字元線間成爲彼此絕 緣狀態。 另—方面，若晶片爲施行應力動作，而將應力起動信 號0SE起動成邏辑「高位」，則丽〇s電晶體72即導通，因 而使連接節點38成爲邏辑「低位」。因此，作爲字元線驅 動器 <全降電晶體的NM〇s電晶體18、24、3〇及36乃分別成 爲不導通，而傳送電晶體78、8〇、82及84亦分別導通，在 第1應力電壓供給端子V1 86與第2應力電壓供給端子v2 88和各字元線間形成電流通路。 此時’藉由將互異之電壓分別施加於第1應力電壓供 給鈿子？1 86及第2應力電壓供給端子V2 88，可將互異之 電壓供應至宇元線間。亦即，如同由圖示之連接構成可容 易理解者’可將各不相同之電壓分別供應至字元線WLO及 WL2與WL1及WL3。此時，成爲字元線驅動器之全升電晶體 的NMOS電晶體16、22、28及34，與成爲全降電晶體之NMOS 電晶體18、24、30及36分別依圖2之定時圖中所示之信號 條件而均不通，可防止供應至宇元線之第i應力電壓¥1與 第2應力電壓¥2導被放電之現象。 另一方，感測放大器控制電路6〇，在一定之資料型式 被寫入於記憶元件後，將電壓施加於第i應力電壓供給端 子VI 86及第2應力電壓供给端子V2 88。爲求適合此施加 位準，而輪入作爲延遲電路之產生電路的輸出信號 0SSD，俾於宇元線已充分成爲邏辑「高位」後再執行感 測動作。 ~ 13 - T CNS ) ( 210x 297公缝 了 ^--裝------訂----f. —線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作·社印製 A7 --Γό-__ 五、發明説明（iU) 以下，説明彼此不同之電壓施加於字元線之情形。例 如:在依照資料型式，將r i」寫入連接於位元祕之記 懷元件，同flt將「Q」寫人連接於位元線取記憶元件的 狀毖下，若將邏輯「尚位」電壓施加於第^應力電廢供給 知子VI86，將邏辑「低位」電壓施加於第2應力電麼供給 端子V2 88 ，則在相互鄰接之字元線間即成爲具有互異之 電壓位準。因此，在此一狀態下，可令應力減少，俾在相 互鄰接之位元線與位元線間，及相互鄰接之字元線與字元 線之間，具有互不相同之電壓位準。 另一方面，在元件行列50中之各記憶元件，具有通常 之動態RAM之元件構造，其構造係如元件3之點線圓所示 ，由一個出入電晶體（access transistor)和一個儲存電 容器（storage capacitor)所構成。於此，由於電容器係 以聚合矽（poly-silicon)形成，故通常將儲存電容器亦稱 爲儲存聚合。 在此種動態RAM，由於相互鄰接之記憶元件間係依照 極微細之設計規則（design-rule)而設計，故各元件間之 間隔極度減小。因此，若實施本發明之應力電壓的供應方 法，則因例如元件0之儲存節點與元件1之儲存節點爲鄰 接之節點，故在採用堆疊（stack)步驟之場合，由於加工 步驟上之向度差，在儲存聚合之間乃可施加特別嚴酷之應 力。 又，若在位元線BL與而施加互異之電壓，於第1應力 電壓供給端子VI 86及第2應力電壓供给端子V2 88分別施 -14 - 適财關家g準（CNS ) A4規格（21^Ϊ97公釐） !---------裝------訂-----^ I線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 經 濟 部 標 準 為 員 X 消 t 合 作 社 印 製 五、發明説明（11) 加以邏辑「高位」電 氧化膜及儲存電容器之氧二1己憶元，之出入電晶體之間 如此，即可將相及4、、吴料分別施加以應力。 壓位準，分別控制成相鄭接之位元線之電 工時可能產生之全部之缺陷=:，藉此方式乃可將加 與依照本發明乏麻士 照，習用之應用方式;應力電壓的供應方法相對 線或位元線之方式。但於她加於字元 接之線或節點，不僅可施加同久元件之2鄰 互異之電壓，而可使字^線與字 = 抑則所τ = ϊ RAM元件之緊密⑴邮）之設 =: 微橋(micr“ri_等之應力減少。 二法應用在晶圓位準蝴之場合,有捕救 力時間大幅地減少。 了装只施<應 ==圖1之各方塊表示之電路之實施例。 圖3局由本發明所創新揭示之圖i所示 電路⑽之實施例的電路圖。請圖係由以下 1延遲電路1Q2，其輸人端子連接於第！應力電壓 子VI 86’·反相器i()4,受輪入第！延遲電路如 ° 號；第2延遲電路106，其輸入端子連接於第2應^。 反相器S’受輸入第2延遲電:心 輸出“號；NAND閘110，受輪入反相器1〇4及1〇8 、 又 信號，而輸出用以控制感剩放大器控制電路 本紙張尺度適用t國國家標準（CNS M4规格（2丨0X297公釐）

經濟部中央榡準局員工消費合作枉印製 A7 ---—_____ B7 五、發明説明（12) ' --一 的延遲信號0SSD。於此，各延遲電路1〇2及1〇6之實施可 採用以例如CMOS反相器鏈或電阻、或電容器等實現之方法 或字元線跟蹤電路及對應於此一電路之輪出信號而動作 之史米特觸發器（schmitt trigger)實現之方法。 圖3中所示之構成上之特徵，係於將電壓供應至第工 應力電壓供給端子VI 86或第2應力電壓供給端子V2⑽中 芡至少任一者之端子之場合，亦即在測試動作時，輪出延 遲信號0SSD。另一方面，延遲電路1〇2及1〇6係在資料被 寫入元件後，爲求藉由施加應力之動作而如圖2所示之定 時圖般進行感測動作，故延遲電路1〇2及1〇6保障電荷分配 (charge sharing)動作充分進行之時間，直至藉由施加第 1應力電顧及第2應力電壓V2使字元線充分成爲邏辑「 高位」爲止。 圖4爲顯示由本發明首先揭示之圖1之感測放大器控 制黾路60之實施例的電路圖。該圖係由以下各部分構成， 亦即：纖閘111B，分別被輪入如圖！所示之0χ產生電 路56之輪出信號0χ及通過反相器ηΐΑ而被輸入之應力起 動信號0SE ; NOR閘112，分別被輸入and閘111Β之輪出俨 號及0SSD產生電路90之輪出信號0SSD; 2個反相器 與116，分別串聯連接於N0R閘112之輸出端子；反相器us ，受輸入反相器116之輸出信號而輸出感測放大器“之驅 動信號0S ;及反相器12〇，受輪入反相器118之輪出信號 ，而輸出感測放大器之驅動信號0丽。 〜 在圖4中，輪出信號03與0恧通常具有p型感知放 -16 - 尺度涵中國國家)八4祕（ ------ (請先閲讀背面之注意事項再填寫本頁) 裝. '一S1 10--------Ί.— · A7 A7 經濟部中央楳隼局員工消費合作社印^ 五、發明説明（13: 大器與N型感知放大器之構， 「奸％ 成糾微分放大器構成之咸 知放 <驅動竺號’以可被利用作爲P型感知放大； 之麟動信號，_可被利用作爲N型感知放大器之驅^ 號。 σ 由圖4所示構成可知，藉由將延遲信號0咖輪入至 輸入端，於測試動作時，感測放大器控制電路6〇即依照ς 遲信號0 SSD之控制而受驅動。 圖5爲圖1中所示0DPXi生電路52之實施例，此爲 顯示公知之電路構成的電路圖。該圖由以下各部分構成， 亦即：NOR閘122a，將列位址信號RAi與RIT予以邏辑組合 ;反相器122b，使該ΝΟί{閘122a之輸出倒相；NOR閘124a , 將列位址閃控信號_之主時鐘0 R與該反相器122b之輪出 加以邏辑組合而輸出；及反相器124b，將該NOR閘124a之 輸出予以倒相，而產生列解碼器預充電信號0 DpX (R〇w Decoder Precharge Clock)。 在圖5之構成中，0DPX電路52係如正常動作時之備 用狀態及應力模式般，在正常之讀出/寫入動作以外之場 場合，輸出邏辑Γ低位」位準之列解碼器預充電信號必卩以 圖6爲顯示作爲圖1所示之解碼單元5 8之實施例的公 知電路構成之電路圖。 該圖備有圖1所示解碼單元58共4個，經此4個解碼 單元58而輪出4個信號0X0、0X1、0X2及0X3。列位址 信號RAi、·.，、RAj爲分別與區塊選擇相關連者。 -17 - (請先閲讀背面之注意事項再填寫本頁) .裝· '11 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐 經濟部中央標隼局員工消費合作社印製 -—---- 五、發明説明（n 示由本二::::=::4感例，此· 構成圖7爲在應力動作時用以遽斷位元線之均植化動作的 區塊::广下各部分構成，亦即:__，受輸入 之輸出信號的線路上，可二2動=於輪丨 =關閉動作；放大部172與m，將經由傳輸 ^之謂_4讀出信號放大；及歷電晶體168，在 部Π2和I74之輪入節點與接地電療之間形成通道，可 在應力起動信號0SE之控制下關閉動作。於此—構成中， 在讀出/寫入動作時，藉由將應力起動信號0輸入 邏辑「低位」卜之方式，使傳輪閉17〇經常成導通狀態。應 力動作時，藉由將應力起動信號0SE供應至邏輯位: 之方式，可使NMOS電晶體168導通，令反相器172之二入電 壓全降至邏辑「低位」。因此，藉由使位元線均魏控^ 信號0EQ成爲邏辑「低位」之方式而遮斷位元線之均値化 動作。 以此種實施例爲基礎，依本發明之應力電壓的供應方 法可在各位元線與位元線間，或字元線與宇元線間供應互 異之有效電壓的情形，應爲在此一技術領域具有通常之知 識者可輕易預測者。 依圖1所示之本發明之應力電路及其應力電壓的供典、 方法’爲立足於此一本發明之技術思想而予實現之最佳之 -18 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 丨-^—]，广· (請先W讀背面之注意事項再填寫本頁) 裝. —線 A7 A7 經濟部中央標隼局員工消費合作社印製 ------—, 五、發明説明（15 實施例，此應爲自明之事實。 厭沾祉痛、疋，參照本發明之應力電 f應万法，則於其電路構成中，除圖i中所示之應力 電路100之構成以外，仍可施行其他之各種變形。又，依 照圖1之構成的各解碼及感知相關電路之實施例，若立足 於此一本發明之應力電壓的供應方法，且以受輸入其應力 相關k號之構成爲基礎，亦應可施行各種之實施例。 如以上所說明者，藉由本發明之具有應力電路之半導 體積體電路及其應力電壓的供應方法，可將在記憶元件之 製造及相關之步驟上可能產生之全部之缺陷均能予以濾除 。又，即使在同一晶片上產生多數之缺陷，亦可在晶圓階 段答易地加以檢測出，故具有可充分運用於不良分析中之 效果。又，在測試動作時，藉由將互異之電壓供應至各記 憶元件間、宇元線與字元線間、及各位元線與位元線之間 ，可有政地施行該測試，此爲本發明之長處。並且，在晶 圓狀態進行測試動作時，可使其良品率增加。又，在封裝 狀態下實施測試之場合，可使其應力時間大幅減少，此爲 本發明所可達成之效果。 (圖式之簡單説明） 圖1爲僅概略顯示依本發明之具有應力電路之半導體 積體電路之内部構成的一部分之附圖。 圖2爲表示圖1所示應力模式時之各信號之定時的動 作定時圖。 圖3爲顯示圖1所示之0SSD產生電路9〇之實施例之 電路圖。 -19 - 本、^fc尺度適用中國國家標準（CNS ) A4規格（210X297公釐1 ' ------- U----------扯衣------1T-----^ i (請先W讀背面之注意事項再填寫本頁) A7 S01784 B7 五、發明説明（16) 圖4爲顯示圖1所示之感測放大器控制電路60之實施 例之電路圖。 圖5爲顯示圖1所示之0DPX產生電路52之實施例之 電路圖。 圖6爲顯示圖1所示解碼單元58之實施例之電路圖。 圖7爲顯示圖1所示0EQ產生電路44之實施例之電路 圖0 nn H Λβ—Μίβ fl^l m· nn.'*产 1^1 ( J3 (請先M讀背面之注意事項再填寫本頁) 、11 丨線 經濟部中央標準局員工消費合作社印製 -20 - 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0>< 297公釐）

Claims (1)

1. 第84102284號中文申請專利範圍修正本 ABCD 修正曰期

   六、申請專利範圍 1. 一種半導體積體電路，具有：記德元件；位元線， 用以感測該記憶元件之資料；感測放大器，用以完成該位 元線之感測動作；感測放大器控制電路，用以驅動該感測 放大器之感測動作；及列解碼器，用以對應於位址之輸入 而選擇該記億元件； 其特徵爲備有由以下各電路構成之應力電路： 應力起動電路，在同一晶片之感測動作，輸出起動信 號’而起動該應力作動； 應力電壓供給電路，在該應力作動時，回應該應力起 動電路之輸出信號而供應該第1應力電壓及第2應力電壓 ’及感測遲延電路，輸入該第1應力電壓及第2應力電壓 ，於測試動作時，回應該輸入而使該感測放大器控制電路 之作動延遲。 2. 如申請專利範圍第丨項之半導體積體電路，其中， 該應力起動電路係由下述各部分構成： 應力起動端子，用以在該測試動作時使該測試動作起 動； 驅動電路，用以將由該應力起動端子所供應之信號放 大’而輸出應力起動信號；及 全降電晶體，閘輸入該應力起動信號，而於該測試動 作時，用以控制以遮斷該列解碼器内之放電通路。 3‘如申請專利範圍第2項之半導體積體電路，其中， 該應力電壓供給電路係由下述各部分構成： 第1應力電壓供給端子，用以輪出第丨應力電壓； 21 本紙張尺度適用巾國g >標準(CNS)A顿格⑽公梦) ____________ .......................裝................，玎-...............線 (請先閲讀背面之注意事項再填寫本頁) ABCD π、申請專利範圍 第2應力電壓供給端子，用以輸出第2應力電壓； 第1傳送電晶體，用以將該第1應力電壓供應至第1 字元線； 第2傳送電晶體，用以將該第2應力電壓供應至第2 字元線；及 第3傳送電晶體，用以將該應力起動信號供應至該第 1傳送電晶體與第2傳送電晶體之各閘。 4. 如申請專利範圍第3項之半導體積體電路，其中， 該感測遲延控制電路，係由以下各電路構成： 第1延遲電路，輸入該第1應力電壓，並將其延遲； 第2延遲電路，輸入該第2應力電壓，並將其延遲； 及 邏辑電路，組合輸入該第1延遲電路與第2延遲電路 之各輸出信號，在該第1應力電壓與第2應力電壓中之至 少某一者被供應之場合，輸出用以控制該感測放大器控制 電路之延遲作動的信號。 5. —種半導體積體電路，具有複數個記憶單元及可與該 等記憶單元接鄰導通之複數線與節點，而得運行於一正常模 式與一測試模式其中之一，該電路包括： 一裝置，提供複數種電壓位準至該線與節點，其中，在 該測試模式時，至少一該等線及節點上所施之電壓位準係異 於一相鄰之該等線及節點上所施之電壓位準。 ' 6. —種半導體積體電路之應力電壓的供應方法，包 ........................裝................訂................線 (請先閲讀背面之注意事項再填寫本頁) 22

   以一第1應力電壓供給端子，將一第丨應力電壓供應至 一第1字元線；以一第2應力電壓供給端子，將一第2應力 電壓供應至與該第1字元線鄰接之一第2字元線；以及以一 應力起動電路，將控制該第i應力電壓及第2應力電壓之供 應至該第1宇元線與第2字元線；且在測試動作時將彼此不 同之電壓位準之應力電壓供應至該第1字元線與第2字元 線。 7. —種半導體積體電路之應力電壓的供應方法，該半 導體積體電路具有：記憶元件；位元線，用以感測該記情 元件之資料；感測放大器，用以完成該位元線之感測動作 :及感測放大器控制電路，用以驅動該感測放大器之感測 動作； 其特徵爲： 經齊郎中矢嘌华苟員Μ消費合阼：iU中製 (請先閲讀背面之注意事項再塡寫本頁} 以一第1應力電壓供給端子，將一第1應力電壓供應 至一第1字元線；以一第2應力電壓供給端子，將一第2應 力電壓供應至與該第1字元線鄰接之一第2字元線；以及以 一感測遲延電器，組合輸入該第1應力電壓供給端子與第2 應力電壓供給端子之輸出信號，回應此一組合輸入之位準， 而令該感測放大器控制電路之動作延遲； 且於測試動作時，令該位元線之感測動作延遲至該記 憶元件已充分測試過後才施行之。 8. —種半導體積體電路之應力電壓的供應方法，該半 導體積體電路，具有：記憶元件；位元線，用以感測該記 憶元件之資料；感測放大器，用以完成該位元線之感測動 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ϋ 3 ABCD 六'申請專利範圍 作；感測放大器控制電路，用以驅動該感測放大器之感測 動作；及列解碼器，用以對應於位址之輸入而選擇該記憶 元件； 其待徵爲： 以一應力起動電路，在同一晶片之測試動作時，輸 出起動信號，使該測試動作起動；以一應力電壓供給電路， 在該測試動作時，回應該應力起動電路之輸出信號而供應第 1應力電壓及第2應力電壓；及以一感測延遲控制電路，輸 入該第1應力電壓及第2應力電壓，且在該測試動作時回應 該輸入而使該感測放大器控制電路之動作延遲； 且於該測試動作時，回應該應力起動電路之輪出信號 而將該第1應力電壓及第2應力電壓供應至相互鄰接之字 元線，利用此字元線並回應該感測遲延控制電路之輸出信 號以感測被選擇之記憶元件之狀態。 9_如申請專利範圍第8項之半導體積體電路之應力電 壓的供應方法，更包括以該應力起動電路： 提供一應力起動端子，用以在該測試動作時，使測試動 作，起動； 提供一驅動電路，將由該應力起動端子供應之信號放 大，而輸出應力起動信號；及 提供全降電晶體，閘輸入該應力起動信號，而於該測試 動作時，用以控制以遮斷該列解碼器内之放電通路。 1〇_如申請專利範圍第9項之半導體積體電路之應力電 屋的供應方法，更包括以該應力電壓供給電路： ^適用中國國家標準(CNS)A4規格(21〇Χ297公爱） i f ......................裝................訂................線 (請先閲讀背面之注意事項再場寫本頁) 24 申請專利範圍 提供一第 壓； ABCD 1應力電壓供給端子，用以輸出第 應力電 壓； 提供一第2應力電壓供給端子，用以輪出第2應力電 提供一第1傳送電晶體，用以將該第1應力電磨供應至 第1字元線； 提供一第2傳送電晶體，用以將該第2應力電壓供應至 第2字元線；及 ' 提供一第3傳送電晶體，用以將該應力起動信號供應至 該第1傳送電晶體與第2傳送電晶體之各閘。 11.如申請專利範圍第10項之半導體積體電路之應力電 卷的供應方法，更包括以該感測遲延控制電路： 提供一第1延遲電路，輸入該第1應力電壓，並將其延 遲； 提供一第2延遲電路，輸入該第2應力電壓，並將其延 遲；及邏辑電路，組合輸入該第1延遲電路與第2延遲電路 之各輪出信號，在該第1應力電壓與第2應力電壓中之至少 某一者被供應之場合，輸出用以控制該感測放大器控制電路 之延遲作動的信號。 -.......................裝................訂 (請先閲讀背面之注意事項再塡寫本頁) 線 η 乙 25 本紙張尺度適用中國國家標準(CNS)A4規格(2ΐ〇χ 297公釐)