JPH08195079A

JPH08195079A - 半導体記憶装置

Info

Publication number: JPH08195079A
Application number: JP7002616A
Authority: JP
Inventors: Shigehiro Hisaie; 重博久家; Kazutami Arimoto; 和民有本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-01-11
Filing date: 1995-01-11
Publication date: 1996-07-30

Abstract

(57)【要約】【目的】モード設定を樹脂モールド後に行うことがで
きるとともに、チップ面積に占めるボンディングパッド
の占める面積を削減でき半導体記憶装置を得る。【構成】モードを設定させる場合、制御手段６からテ
ストモード信号を受けると、モード切替信号生成手段７
は内部で種々のタイミング信号を生成し、これらタイミ
ング信号に基づいて、ボンディングパッドＤＱ₄に入力
されたデータを取り込み、強誘電体容量性素子Ｃ₁及び
Ｃ₂は互いに異なる正又は負の分極電荷を蓄積し、モー
ド設定データの設定が完了する。半導体記憶装置を使用
するため、電源が投入され、制御手段６からＰＯＲ信号
が出力されると、モード切替信号生成手段７は内部で種
々のタイミング信号を生成し、これらのタイミング信号
に基づいて、正又は負の分極電荷が蓄積されている強誘
電体容量性素子Ｃ₁及びＣ₂の記憶内容を読み出し、Ｍ
ＯＤＥ信号を電源が切られるまでセレクタ手段５に出力
する。セレクタ手段５はＭＯＤＥ信号に基づいたモード
にて、入出力線Ｉ／ＯとボンディングパッドＤＱとの間
でデータのやり取りを行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数種類の出力モー
ド（例えばページモード、スタティックコラムモード、
ニブルモード）や複数種類の語構成モード（例えば出力
が１（×１モード）、出力が４（×４モード）、出力が
８（×８モード）、出力が１６（×１６モード））、出
力が１のもの（以下、×１モードと称す）と出力が４の
もの（以下、×４モードと称す）に対応でき、例えば出
荷時等に複数種類の出力モードから１種類の出力モー
ド、複数種類の語構成モードから１種類の語構成モード
に選択、特定される半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】従来、半導体記憶装置において、出荷時
に複数種類のモードから１種類のモードに選択、特定す
る方法として、ボンディングパッドを利用したボンディ
ングオプションが一般的に用いられている。図１４はこ
のボンディングオプションが用いられた半導体記憶装置
を簡単に示すものであり、２種類のモードから１種類の
モードを選択、特定する例を示している。

【０００３】図１４において、１００はメモリセルアレ
イ等が形成されたダイナミックランダムアクセスメモリ
（ＤＲＡＭ）チップである半導体チップ、２００はこの
半導体チップ１００に形成されたボンディングオプショ
ンパッド、３００ａ及び３００ｂは上記半導体チップ１
００の周囲に対向配置されたリードフレームの電源（Ｖ
cc）用リード及び接地（ＧＮＤ）用リードである。

【０００４】４００は上記半導体チップ１００に内蔵さ
れ、入力ノードが上記ボンディングオプションパッド２
００に接続され、出力ノードにモード切替（ＭＯＤＥ）
信号を出力するモード切替信号発生手段で、電源電位
（Ｖcc）ノードと出力ノードとの間に接続された抵抗素
子４００ａと、出力ノードと接地電位（ＧＮＤ）ノード
との間に接続されるとともにゲート電極が入力ノード
（ボンディングオプションパッド２００）に接続される
ＭＯＳトランジスタとによって構成されているものであ
る。

【０００５】このように構成されたものにおいて、２種
類のモードのうち一方のモードを選択する場合は、図１
４に示すように、出荷時に、ボンディングオプションパ
ッド２００を電源用リード３００ａにワイヤ５００にて
接続するものである。こうすることによって、半導体記
憶装置が使用されるときに、電源が投入されると、モー
ド切替信号発生手段４００のＭＯＳトランジスタ４００
ａのゲート電極には、電源用リード３００ａに印加され
た電源電位がワイヤ５００及びボンディングオプション
パッド２００を介して入力され、ＭＯＳトランジスタ４
００ａは導通状態になる。その結果、モード切替信号発
生手段４００の出力ノードは接地電位になり、Ｌレベル
（接地電位）のモード切替信号が出力され、２種類のモ
ードのうち一方のモードが特定されることになる。

【０００６】一方、２種類のモードのうち他方のモード
を選択する場合は、出荷時に、ボンディングオプション
パッド２００を接地用リード３００ｂにワイヤにて接続
するものである。こうすることによって、半導体記憶装
置が使用されるときに、電源が投入されると、モード切
替信号発生手段４００のＭＯＳトランジスタ４００ａの
ゲート電極は、ボンディングオプションパッド２００及
びワイヤ５００を介して接地用リード３００ｂにおける
接地電位にされ、ＭＯＳトランジスタ４００ａは非導通
状態を維持することになる。その結果、モード切替信号
発生手段４００の出力ノードは抵抗素子４００ａを介し
て電源電位（Ｖcc）ノードの電位が印加されることにな
り、Ｈレベル（電源電位）のモード切替信号が出力さ
れ、２種類のモードのうち他方のモードが特定されるこ
とになる。このようにして、２種類のモードから１種類
のモードが選択、特定された半導体記憶装置が得られる
ことになるものである。

【０００７】また、複数種類のモードから１種類のモー
ドを選択、特定する方法として、特開平４−２０５９９
７号公報にも示されている。この公報に示されたもの
は、基本的には、上記図１４に示した従来例におけるモ
ード切替信号発生手段４００に不揮発性メモリを用いた
ものである。なお、ボンディングオプションパッド２０
０は電源用リード３００ａ及び接地用リード３００ａに
接続されるものではなく、モード切替信号のためのデー
タが入力されるリードに接続されるものである。

【０００８】

【発明が解決しようとする課題】しかるに、上記のよう
に構成された従来のものにあっては、集積化が進みアド
レスパッドなとの占める割合が増えてくるにつれ、半導
体チップにおけるチップ面積に占めるボンディングパッ
ドの占める面積が増え、チップ面積が必然的に大きくな
ってしまうものであった。また、図１４に示した従来例
のものにおいて、樹脂モールドされた半導体記憶装置に
あっては、樹脂モールド前のワイヤボンディング工程で
モードを設定する必要があり、工程管理上若干の煩雑さ
を伴うものであった。

【０００９】この発明は上記した点に鑑みてなされたも
のであり、モード設定のための専用のボンディングパッ
ドを必要とせず、半導体チップにおけるチップ面積に占
めるボンディングパッドの占める面積を削減でき、ひい
てはチップ面積を小さくでき、しかも、モード設定を樹
脂モールド後に行うことができ、複数の種類のものを樹
脂モールド後にまで一括管理できる半導体記憶装置を得
ることを目的とするものである。

【００１０】

【課題を解決するための手段】この発明の第１の発明に
係る半導体記憶装置は、モード切替信号に基づいて複数
種類のモードから１種類のモードに選択、特定されるも
のにおいて、一対の電極とこれら一対の電極間に介在さ
れた強誘電体膜とを有し、設定されるモードを示すモー
ド設定データを記憶するための強誘電体容量性素子を具
備し、この強誘電体容量性素子に記憶された情報に基づ
いてモード切替信号を出力するモード切替信号生成手段
を設けたものである。

【００１１】この発明の第２の発明に係る半導体記憶装
置は、複数のメモリセルを有したメモリセルアレイと、
このメモリセルアレイの複数のメモリセルから所定数の
メモリセルを選択し、選択された所定数のメモリセルに
記憶されたデータを所定数の出力線に伝達するデコード
手段と、モード切替信号を受け、このモード切替信号が
第１のモードを示すと所定数の出力線に伝達されたデー
タをそれぞれ所定数のデータ用ボンディングパッドに伝
達し、モード切替信号が第２のモードを示すと所定数の
出力線から特定の出力線を選択し、特定の出力線に伝達
されたデータを所定数のデータ用ボンディングパッドの
うちの特定のデータ用ボンディングパッドに伝達するセ
レクタ手段と、一対の電極とこれら一対の電極間に介在
された強誘電体膜とを有し、第１のモードまたは第２の
モードを示すモード設定データを記憶するための強誘電
体容量性素子を有し、この強誘電体容量性素子に記憶さ
れた情報に基づいてセレクタ手段へのモード切替信号を
出力するモード切替信号生成手段とを設けたものであ
る。

【００１２】

【作用】この発明の第１の発明にあっては、モード切替
信号生成手段の強誘電体容量性素子が、モード設定デー
タを記憶し、この記憶されたモード設定データによりモ
ード切替信号を出力し、モード切替信号によってモード
を特定する。

【００１３】この発明の第２の発明にあっては、モード
切替信号生成手段の強誘電体容量性素子が、第１のモー
ドまたは第２のモードを示すモード設定データを記憶
し、この記憶されたモード設定データによりモード切替
信号をセレクタ手段へ出力し、第１のモードまたは第２
のモードの一方の語構成モードに特定する。

【００１４】

【実施例】複数種類のモードから１種類のモードに選
択、特定される半導体記憶装置において、２種類の語構
成モードから１種類の語構成モードに選択、特定される
半導体記憶装置、特に出力が１のもの（以下、×１モー
ドと称す）と出力が４のもの（以下、×４モードと称
す）のＤＲＡＭを例にとり以下図１を用いて説明する
が、これに限られるものではなく、複数種類の出力モー
ド（例えばページモード、スタティックコラムモード、
ニブルモード）や複数種類の語構成モード（例えば出力
が１（×１モード）、出力が４（×４モード）、出力が
８（×８モード）、出力が１６（×１６モード））、出
力が１のもの（以下、×１モードと称す）と出力が４の
もの（以下、×４モードと称す）に適用できるととも
に、ＤＲＡＭ以外の複数種類のモードを持った半導体記
憶装置にも適用できるものである。

【００１５】実施例１．図１ないし図１０はこの発明の
実施例１を示すものである。図１において、１００はメ
モリセルアレイ等が形成されたダイナミックランダムア
クセスメモリ（ＤＲＡＭ）チップである半導体チップ
で、図１にて四角で囲って部分が半導体基板を示し、こ
の四角で囲われた内部に示された構成要素はすべてこの
１つの半導体基板内に内蔵されていることを示している
ものである。

【００１６】１は複数行（ｍ行）複数列（ｎ列）のマト
リクス状に配設された複数のメモリセルＭＣ₁₁〜ＭＣ_mn
と、複数行（ｍ行）に配設され、それぞれが対応した行
に配設された複数のメモリセルに接続された複数（ｍ
本）のワード線ＷＬ₁〜ＷＬ_mと、複数列（ｎ列）に配
設され、それぞれが対応した列に配設された複数のメモ
リセルに接続された複数（ｎ対）のビット線対ＢＬ₁〜
ＢＬ_n、／ＢＬ₁〜／ＢＬ_nを有したメモリセルアレイ
である。

【００１７】上記各メモリセルＭＣは、図２に示すよう
に、半導体基板の一主面に形成された一対のソース／ド
レイン領域と、これら一対のソース／ドレイン領域に挟
まれた半導体基板の一主面上にゲート絶縁膜を介して形
成されたゲート電極とを有し、上記一対のソース／ドレ
イン領域の一方のソース／ドレイン領域が対応した列の
ビット線ＢＬに接続され、上記ゲート電極が対応した行
のワード線ＷＬに接続されたＭＯＳトランジスタからな
るスイッチングトランジスタＴｒ、及び半導体基板の一
主面上に形成され、上記スイッチングトランジスタの他
方のソース／ドレイン領域に接続されるストレージノー
ドと、このストレージノードに酸化膜あるいは酸化膜と
窒化膜の積層膜からなる誘電体膜を介して形成され、セ
ルプレート電位（通常、印加される電源電位の１／２の
電位）が印加されるセルプレートとを有したキャパシタ
Ｃから構成されているものである。

【００１８】２は複数列（ｎ列）に配設され、それぞれ
が対応した列に配設されたビット線対に接続され、接続
されたビット線対に現れた電位差を検知、増幅するセン
スアンプを複数（ｎ個）有するセンスアンプ群、３は複
数のアドレス用ボンディングパッドＡ₁〜Ａ_kを介して
入力されたロウアドレス信号Ｒ₁〜Ｒ_kを受けて上記複
数のワード線ＷＬ₁〜ＷＬ_mから一本のワード線を選択
して活性化、つまり、Ｈレベル（電源電位相当の電位）
にするロウデコーダである。

【００１９】４は上記複数列（ｎ列）のビット線対ＢＬ
₁〜ＢＬ_n、／ＢＬ₁〜／ＢＬ_nに対応して設けられる
とともに４つのグループに分割され、それぞれが対応し
たビット線対と４本の入出力線対Ｉ／Ｏ₁〜Ｉ／Ｏ₄の
うちの対応した入出力線対との間に接続された複数（ｎ
対）のトランスファゲート対と、上記複数のアドレス用
ボンディングパッドＡ₁〜Ａ_kを介して入力されたコラ
ムアドレス信号Ｃ₁〜Ｃ_kのうち２ビット分のコラムア
ドレス信号、例えばＣ₁及びＣ₂を除いたコラムアドレ
ス信号を受けて上記複数列（ｎ列）のビット線対ＢＬ₁
〜ＢＬ_n、／ＢＬ₁〜／ＢＬ_nから４対のビット線対を
選択し、選択された４対のビット線対に接続された４対
のトランスファゲート対を導通状態となすコラムデコー
ダとを有し、データ読み出し時にはコラムアドレス信号
に基づいて選択された４列から読み出されたメモリセル
の読出データをそれぞれ４本の入出力線Ｉ／Ｏ₁〜Ｉ／
Ｏ₄に伝達し、データ書き込み時に４本の入出力線Ｉ／
Ｏ₁〜Ｉ／Ｏ₄若しくは選択された１本の入出力線に伝
達されてきた書込データをコラムアドレス信号に基づい
て選択された４列のビット線対もしくは選択された１本
の入出力線に対応した４列のビット線対の１列のビット
線対に伝達するためのコラム系手段で、上記ロウデコー
ダ３とで上記メモリセルアレイ１の複数のメモリセルＭ
Ｃ₁₁〜ＭＣ_mnから所定数のメモリセルを選択し、選択さ
れた所定数、この例で４つのメモリセルに記憶されたデ
ータを所定数、この例で４本の入出力線Ｉ／Ｏ₁〜Ｉ／
Ｏ₄に伝達するデコード手段を構成しているものであ
る。

【００２０】５は上記複数のアドレス用ボンディングパ
ッドＡ₁〜Ａ_kを介して入力されたコラムアドレス信号
Ｃ₁〜Ｃ_kのうち２ビット分、例えばＣ₁及びＣ₂のコ
ラムアドレス信号と×１モードか×４モードかを示すモ
ード切替（ＭＯＤＥ）信号とを受け、モード切替信号が
×４モードを示す時は、読み出し時に、４本の入出力線
Ｉ／Ｏ₁〜Ｉ／Ｏ₄に伝達されてきた読出データをそれ
ぞれ４つのデータ用ボンディングパッドＤＱ₁〜ＤＱ₄
に出力し、書き込み時に、４つのデータ用ボンディング
パッドＤＱ₁〜ＤＱ₄に入力された書込データをそれぞ
れ４本の入出力線Ｉ／Ｏ₁〜Ｉ／Ｏ₄に伝達し、モード
切替信号が×１モードを示す時は、読み出し時に、入力
されたコラムアドレス信号に基づいて４本の入出力線Ｉ
／Ｏ₁〜Ｉ／Ｏ₄から１本の入出力線を選択し、選択さ
れた入出力線に伝達されたデータを４つのデータ用ボン
ディングパッドＤＱ₁〜ＤＱ₄のうちの特定のデータ用
ボンディングパッドＤＱ₄に伝達し、書き込み時に、４
つのデータ用ボンディングパッドＤＱ₁〜ＤＱ₄のうち
の特定のデータ用ボンディングパッドＤＱ₄に入力され
た書込データを入力されたコラムアドレス信号に基づい
て選択された４本の入出力線Ｉ／Ｏ₁〜Ｉ／Ｏ₄のうち
の１本の入出力線に伝達するセレクタ手段である。

【００２１】このセレクタ手段５における読み出し系の
具体的構成の一例を図３に示す。図３において、５０１
〜５０４はそれぞれ入出力線Ｉ／Ｏ₁〜Ｉ／Ｏ₄に対応
して設けられ、モード切替信号を受けて、モード切替信
号が×４モード（この例においてはＬレベル）を示すと
活性状態になり、対応した入出力線に伝達されてきた読
出データを出力、この例においては読出データを反転し
て出力し、モード切替信号が×１モード（この例におい
てはＨレベル）を示すと非活性状態になり、出力をハイ
インピーダンス状態にするクロックドインバータからな
る第１のスイッチ手段で、図４に示すように、モード切
替信号を受けてその反転信号を出力するＰチャネル型の
ＭＯＳトランジスタＴ₁及びＮチャネル型のＭＯＳトラ
ンジスタＴ₂からなるインバータ部、並びに、電源電位
（Ｖcc）ノードと出力ノードＯＵＴとの間に接続され、
一方がそのゲート電極に対応の入出力線Ｉ／Ｏが接続さ
れるとともに、他方がそのゲート電極にモード切替信号
を受ける２つのＰチャネル型のＭＯＳトランジスタＴ₃
及びＴ₄と、出力ノードＯＵＴと接地電位ノードとの間
に接続され、一方がそのゲート電極に上記インバータ部
からのモード切替信号の反転信号を受けるとともに、他
方がそのゲート電極に対応の入出力線Ｉ／Ｏが接続され
る２つのＮチャネル型のＭＯＳトランジスタＴ₅及びＴ
₆とからなるクロックドインバータ部を備えているもの
である。

【００２２】５０５〜５０８はそれぞれ上記第１のスイ
ッチ手段５０１〜５０４に対応して設けられ、対応した
第１のスイッチ手段からの読出データを対応のデータ用
ボンディングパッドに伝達、この例においてはスイッチ
手段からの出力を反転して出力する出力バッファ回路
で、それぞれ電源電位ノードと接地電位ノードとの間に
直列接続されたＰチャネル型のＭＯＳトランジスタ及び
Ｎチャネル型のＭＯＳトランジスタからなるインバータ
によって構成されているものである。

【００２３】５０９は２ビット分のコラムアドレス信号
Ｃ₁及びＣ₂に基づいて４本の入出力線Ｉ／Ｏ₁〜Ｉ／
Ｏ₄から１本の入出力線を選択し、選択された入出力線
に伝達された読出データを出力する選択回路で、それぞ
れが２ビット分のコラムアドレス信号Ｃ₁及びＣ₂の相
補の関係にある違いに異なる２ビットの信号を受け、両
者ともＨレベルの時だけＨレベルの信号を出力し、それ
以外の時はＬレベルを出力するアンド回路等の論理回路
からなる４つのデコーダ部５１０〜５１３と、４つの入
出力線Ｉ／Ｏ₁〜Ｉ／Ｏ₄に対応して設けられ、それぞ
れが対応した入出力線と共通出力ノード５１４との間に
接続され、対応したデコーダ部からの出力をゲート電極
に受けるＮチャネル型のＭＯＳトランジスタからなる４
つのトランスファゲートＴ₁₁〜Ｔ₁₄とを備えているもの
である。

【００２４】５１５は入力ノードが上記選択回路５０９
の出力ノード５１４に接続されるとともにモード切替信
号を受け、モード切替信号が×４モード（この例におい
てはＬレベル）を示すと非活性状態になり、出力をハイ
インピーダンス状態にし、モード切替信号が×１モード
（この例においてはＨレベル）を示すと活性状態にな
り、選択回路５０９にて選択された入出力線に伝達され
てきた読出データを出力、この例においては読出データ
を反転して出力するクロックドインバータからなる第２
のスイッチ手段で、図５に示すように、モード切替信号
を受けてその反転信号を出力するＰチャネル型のＭＯＳ
トランジスタＴ₂₁及びＮチャネル型のＭＯＳトランジス
タＴ₂₂からなるインバータ部、並びに、電源電位（Ｖc
c）ノードと出力ノードＯＵＴとの間に接続され、一方
がそのゲート電極に対応の入出力線Ｉ／Ｏが接続される
とともに、他方がそのゲート電極に上記インバータ部か
らのモード切替信号の反転信号を受ける２つのＰチャネ
ル型のＭＯＳトランジスタＴ₂₃及びＴ₂₄と、出力ノード
ＯＵＴと接地電位ノードとの間に接続され、一方がその
ゲート電極にモード切替信号を受けるとともに、他方が
そのゲート電極に対応の入出力線Ｉ／Ｏが接続される２
つのＮチャネル型のＭＯＳトランジスタＴ₂₅及びＴ₂₆と
からなるクロックドインバータ部を備えているものであ
る。

【００２５】図１に戻って、６はそれぞれボンディング
パッドを介して入力されるロウアドレスストローブ（／
ＲＡＳ）信号、コラムアドレスストローブ（／ＣＡＳ）
及びライトイネーブル（／ＷＥ）信号等を受けて種々の
タイミング信号を生成し、出力するチップ制御手段であ
る。このチップ制御手段は、電源が投入されたことによ
り、電源電位ノードに印加された電源電位を検出して、
この例では所定期間Ｈレベルとなるパワーオンリセット
（ＰＯＲ）信号を出力するパワーオンリセット信号発生
手段と、例えば、“信学技報ＴＥＣＮＩＣＡＬＲＥＰ
ＯＲＴＯＦＩＥＩＣＥ．ＩＣＤ９２−１１７、Ｐ．
Ｐ．１７〜２４”「内部降圧回路を搭載した大容量ＤＲ
ＡＭのテスト方法」に示されているような、／ＲＡＳ信
号の立ち下がりの前に／ＷＥ信号と／ＣＡＳ信号を立ち
下げるＷＣＢＲのタイミングと、あるアドレス用のボン
ディングパッドに電源電位より高い高入力電圧（スーパ
ーＶＩＨ）を加えることによりテストモードが設定さ
れ、テストモード信号を出力するテストモード信号発生
手段とを含んでいるものである。

【００２６】７は一対の電極とこれら一対の電極間に介
在されたＰＺＴまたはＢａＭｇＦ₄等の強誘電体膜とを
有し、設定されるモード、この例においては×４モード
か×１モードを記憶するための強誘電体容量性素子を具
備し、この強誘電体容量性素子に記憶された情報に基づ
いて上記セレクタ手段５へのモード切替信号を出力する
モード切替信号生成手段で、設定されるモードを上記強
誘電体容量性素子に記憶させる時に、上記チップ制御手
段のテストモード信号発生手段からのテストモード信号
に基づいて制御され、通常動作時に使用されるボンディ
ングパッド、この例ではデータ用のボンディングパッド
ＤＱ₄と電気的に接続され、この接続されたボンディン
グパッドＤＱ₄から設定されるモードの情報が入力さ
れ、上記セレクタ手段５へのモード切替信号を出力する
時には、上記チップ制御手段のパワーオンリセット信号
発生手段からのパワーオンリセット信号に基づいて制御
されてモード切替信号を出力するものである。

【００２７】このモード切替信号生成手段の具体的構成
の一例を図６に示す。図６において、７０１は上記チッ
プ制御手段のテストモード信号発生手段からのテストモ
ード信号及び上記チップ制御手段のパワーオンリセット
信号発生手段からのパワーオンリセット信号を受け、設
定されるモードを上記強誘電体容量性素子に記憶させる
時、つまり、上記チップ制御手段のテストモード信号発
生手段からのテストモード信号が、この例においてはＨ
レベルになると、図９に示すタイミングの、モード書込
（ＴＭＷ）信号、読出制御（ＲＣＤ）信号、第１の接続
用（Ｆ・ＷＬ）信号、第２の接続用（Ｆ・ＣＮＴＬ）信
号、プレート（Ｆ・ＰＣＰ（Pulsed Common Plate ））
信号を出力し、上記セレクタ手段５へのモード切替信号
を出力する時、つまり上記チップ制御手段のパワーオン
リセット信号発生手段からのパワーオンリセット信号
が、この例においてはＨレベルになると、図１０に示す
タイミングの、ＴＭＷ信号、Ｆ・ＣＮＴＬ信号、Ｆ・Ｐ
ＣＰ信号、Ｆ・ＷＬ信号、ＲＣＤ信号を出力するタイミ
ング信号生成手段である。

【００２８】７０２は上記タイミング信号生成手段７０
１からのモード書込（ＴＭＷ）信号を受け、設定される
モードを示すモード設定データを上記強誘電体容量性素
子に記憶させる時、この例ではモード書込（ＴＭＷ）信
号がＨレベルになると、データ用ボンディングパッドＤ
Ｑ₄と一対のモード設定用データ線Ｆ・ＢＬ及び／Ｆ・
ＢＬとを電気的に接続し、モード設定データ線Ｆ・ＢＬ
にデータ用ボンディングパッドＤＱ₄に入力されたモー
ド設定データに相当するデータを伝達し、モード設定デ
ータ線／Ｆ・ＢＬにデータ用ボンディングパッドＤＱ₄
に入力されたモード設定データに対して反転するデータ
を伝達する入力部で、ゲート電極に上記モード書込（Ｔ
ＭＷ）信号を受け、一方のソース／ドレインが上記デー
タ用ボンディングパッドＤＱ₄に接続されたＮチャネル
型のＭＯＳトランジスタからなるスイッチングトランジ
スタＴ₃₁と、このスイッチングトランジスタＴ₃₁の他方
のソース／ドレインと一方のモード設定用データ線Ｆ・
ＢＬとの間に縦続接続された２つのインバータＩ₁及び
Ｉ₂と、上記スイッチングトランジスタＴ₃₁の他方のソ
ース／ドレインと他方のモード設定用データ線／Ｆ・Ｂ
Ｌとの間に接続されたインバータＩ₃とによって構成さ
れているものである。

【００２９】７０３は上記タイミング信号生成手段７０
１からの第１の接続用（Ｆ・ＷＬ）信号、第２の接続用
（Ｆ・ＣＮＴＬ）信号及びプレート（Ｆ・ＰＣＰ）信号
により制御され、モード設定データを記憶する上記強誘
電体容量性素子を有する記憶部で、例えば図７に示す構
成になっている。

【００３０】図７において、Ｃ₁及びＣ₂は例えば、
「強誘電体薄膜集積化技術」（サイエンスフォーラム
社、１９９２年２月２８日発行）のＰ．Ｐ．２４０〜２
４１の図５、図７及びそれに関連する記載部分に示され
た強誘電体容量性素子で、この例ではモード設定データ
を記憶するためのものであり、一対の電極とこれら一対
の電極間に介在されたＰＺＴまたはＢａＭｇＦ₄等の強
誘電体膜とを有し、一方の電極に上記タイミング信号生
成手段７０１からのプレート（Ｆ・ＰＣＰ）信号を受け
るものである。また、両強誘電体容量性素子Ｃ₁及びＣ
₂は、図８に示すように一対の電極間に印加される電圧
と分極電荷との関係がヒステリシス特性を示しているも
のである。

【００３１】この図８において、横軸は一対の電極間に
印加される電圧Ｖを、縦軸は分極電荷Ｑを示しており、
この図８から明らかなように、電圧を上げていき電圧が
Ｖsat の時に図示Ａ点に示すように分極電荷はＱsat に
なり、その後、電圧を下げ、０Ｖになると図示Ｂ点に示
すように分極電荷はＱ(0) になり、さらに電圧を下げ、
−Ｖsat になると図示Ｃ点に示すように分極電荷は−Ｑ
sat になり、その後、電圧を上げ０Ｖになると図示Ｄ点
に示すように分極電荷Ｑ(1) になり、さらに電圧を上げ
Ｖsat になるとＡ点に戻る。したがって、Ｖsat の電圧
を印加した後電圧の印加を止めると、分極電荷はＱ(0)
になってＱ(0) を維持することになり、逆に−Ｖsat の
電圧を印加した後電圧の印加を止めると、分極電荷はＱ
(1) になってＱ(1) を維持することになるので、分極電
荷がＱ(0) かＱ(1) かによって「０」または「１」の情
報を記憶することができるものである。

【００３２】Ｔ₄₁及びＴ₄₂はそれぞれ上記強誘電体容量
性素子Ｃ₁及びＣ₂の他方の電極と出力ノードＮ₁及び
Ｎ₂との間に接続され、ゲート電極に上記タイミング信
号生成手段７１０からの第２の接続用（Ｆ・ＣＮＴＬ）
信号を受けるＮチャネル型のＭＯＳトランジスタからな
るスイッチング手段、Ｔ₄₃及びＴ₄₄はそれぞれ上記出力
ノードＮ₁及びＮ₂とモード設定データ線Ｆ・ＢＬ及び
／Ｆ・ＢＬとの間に接続され、ゲート電極に上記タイミ
ング信号生成手段７１０からの第１の接続用（Ｆ・Ｗ
Ｌ）信号を受けるＮチャネル型のＭＯＳトランジスタか
らなるトランスファーゲートである。

【００３３】Ｆ／Ｆは上記出力ノードＮ₁及びＮ₂に現
れた電位差を検知、増幅してラッチするラッチ回路で、
電源電位（Ｖcc）ノードと出力ノードＮ₁との間に接続
され、ゲートが出力ノードＮ₂に接続されたＰチャネル
型のＭＯＳトランジスタＴ₄₅と、出力ノードＮ₁と接地
電位ノードとの間に接続され、ゲートが出力ノードＮ₂
に接続されたＮチャネル型のＭＯＳトランジスタＴ
₄₆と、電源電位（Ｖcc）ノードと出力ノードＮ₂との間
に接続され、ゲートが出力ノードＮ₁に接続されたＰチ
ャネル型のＭＯＳトランジスタＴ₄₇と、出力ノードＮ₂
と接地電位ノードとの間に接続され、ゲートが出力ノー
ドＮ₁に接続されたＮチャネル型のＭＯＳトランジスタ
Ｔ₄₈とからなるフリップフロップ構成をしているもので
ある。

【００３４】図６に戻って、７０４は上記タイミング信
号生成手段からの読出制御（ＲＣＤ）信号によって活性
化され、上記一対のモード設定データ線Ｆ・ＢＬ及び／
Ｆ・ＢＬに現れた電位差を検知、増幅して出力するカレ
ントミラー回路からなる増幅回路で、電源電位（Ｖcc）
ノードと出力ノードＮ₃との間に接続され、ゲートが出
力ノードＮ₄に接続されたＮチャネル型のＭＯＳトラン
ジスタＴ₅₁と、出力ノードＮ₃と共通ノードＮ₅との間
に接続され、ゲートがモード設定データ線／Ｆ・ＢＬに
接続されたＮチャネル型のＭＯＳトランジスタＴ₅₂と、
電源電位（Ｖcc）ノードと出力ノードＮ₄との間に接続
され、ゲートが出力ノードＮ₄に接続されたＮチャネル
型のＭＯＳトランジスタＴ₅₃と、出力ノードＮ₄と共通
ノードＮ ₅との間に接続され、ゲートがモード設定デー
タ線Ｆ・ＢＬに接続されたＮチャネル型のＭＯＳトラン
ジスタＴ₅₄と、共通ノードＮ₅と接地電位ノードとの間
に接続され、ゲートに上記読出制御（ＲＣＤ）信号を受
けるＮチャネル型のＭＯＳトランジスタＴ₅₅とを有して
いるものである。

【００３５】７０５は上記増幅回路７０４の出力ノード
Ｎ₃からの出力を受けてその出力情報をラッチするラッ
チ回路で、逆並列接続された２個のインバータＩ₁₁及び
Ｉ₁₂によって構成されている。７０６はこのラッチ回路
にてラッチされた情報をモード切替（ＭＯＤＥ）信号と
して出力するための出力バッファ回路で、インバータに
よって構成されているものであり、上記増幅回路７０４
及び上記ラッチ回路７０５とで、上記記憶部７０３に記
憶されたモード設定データをモード切替（ＭＯＤＥ）信
号として出力する出力部を構成しているものである。ま
た、入力部７０２、記憶部７０３及び出力部７０４〜７
０６によって、タイミング信号生成手段からのタイミン
グ信号を受けて、データ用ボンディングパッドＤＱ₄を
介して入力されるデータに基づいて強誘電体容量性素子
Ｃ₁及びＣ₂にモード設定データを記憶し、かつ、強誘
電体容量性素子Ｃ₁及びＣ₂に記憶されたモード設定デ
ータに基づいてモード切替信号を出力するモード切替信
号生成部を構成しているものである。

【００３６】次に、このように構成された半導体記憶装
置において、×１モードまたは×４モードに選択、特定
される動作について説明する。まず、モード切替信号生
成手段７に、×４モードを設定、つまり、記憶させる場
合について、特に図９の波形図を用いて説明する。記憶
させる場合、まず、チップ制御手段６からテストモード
信号が出力されるように、／ＲＡＳ信号の立ち下がりの
前に／ＷＥ信号と／ＣＡＳ信号を立ち下げるＷＣＢＲの
タイミングで、／ＲＡＳ信号、／ＷＥ信号及び／ＣＡＳ
信号を入力するとともに、あるアドレス用のボンディン
グパッドに電源電位より高い高入力電圧を加える。

【００３７】その結果、チップ制御手段６のテストモー
ド信号発生手段からテストモード信号が出力されると、
このテストモード信号を受けたモード切替信号生成手段
７のタイミング信号生成手段７０１は図９に示すモード
書込（ＴＭＷ）信号、読出制御（ＲＣＤ）信号、第１の
接続用（Ｆ・ＷＬ）信号、第２の接続用（Ｆ・ＣＮＴ
Ｌ）信号、プレート（Ｆ・ＰＣＰ）信号を出力すること
になる。

【００３８】図９における時刻Ｔ１にて、図９の（ａ）
に示すようにモード書込（ＴＭＷ）信号がＬレベルから
Ｈレベルに立ち上がる。その結果、このモード書込（Ｔ
ＭＷ）信号を受けた入力部７０２のスイッチングトラン
ジスタＴ₃₁（図６参照）は非導通状態から導通状態に変
化する。今、×４モードに設定する場合を想定している
ので、データ用ボンディングパッドＤＱ₄には、Ｌレベ
ルのデータが入力される。その結果、データ用ボンディ
ングパッドＤＱ₄に入力されたＬレベルのデータに基づ
いて、スイッチングトランジスタＴ₃₁と縦続接続された
２つのインバータＩ₁及びＩ₂を介してモード設定用デ
ータ線Ｆ・ＢＬにＬレベル（接地電位）のデータが伝達
されるとともに、スイッチングトランジスタＴ₃₁とイン
バータＩ₃を介してモード設定用データ線／Ｆ・ＢＬに
Ｈレベル（電源電位Ｖccに相当する電位）のデータが伝
達されることになる。

【００３９】次に、時刻Ｔ₂にて、図９の（ｃ）に示す
ように第１の接続用（Ｆ・ＷＬ）信号がＬレベルからＨ
レベルに立ち上がる。その結果、記憶部７０３のトラン
スファゲートＴ₄₃及びＴ₄₄（図７参照）は非導通状態か
ら導通状態に変化し、ノードＮ₁はモード設定用データ
線Ｆ・ＢＬと、ノードＮ₂はモード設定用データ線／Ｆ
・ＢＬと電気的に接続され、図９の（ｆ）に示すよう
に、ノードＮ₁の電位はＬレベルに、ノードＮ₂はＨレ
ベルになる。これらノードＮ₁及びＮ₂の電位は、第１
の接続用（Ｆ・ＷＬ）信号がＨレベルからＬレベルに立
ち下がっても、ラッチ回路Ｆ／Ｆによって維持される。

【００４０】その後、時刻Ｔ₃にて、図９の（ｄ）に示
すように第２の接続用（Ｆ・ＣＮＴＬ）信号がＬレベル
からＨレベルに立ち上がる。その結果、記憶部７０３の
スイッチング手段Ｔ₄₁及びＴ₄₂（図７参照）は非導通状
態から導通状態に変化し、ノードＮ₁と強誘電体容量性
素子Ｃ₁、ノードＮ₂と強誘電体容量性素子Ｃ₂とが電
気的に接続されることになる。この時、プレート（Ｆ・
ＰＣＰ）信号は図９の（ｅ）に示すようにＬレベルであ
るため、強誘電体容量性素子Ｃ₂には正の電圧が印加さ
れたことになり、図８に示すＡ点の状態になり、強誘電
体容量性素子Ｃ₂はＱsat の分極電荷を蓄積することに
なる。なお、強誘電体容量性素子Ｃ₁の両方の電極はＬ
レベルであるため、何ら変化しない。

【００４１】そして、時刻ｔ₄にて、プレート（Ｆ・Ｐ
ＣＰ）信号がＬレベルからＨレベルに立ち上がると、ノ
ードＮ₁の電位がＬレベルであるため、強誘電体容量性
素子Ｃ₁には負の電圧が印加されたと同等になり、図８
に示すＣ点の状態になり、強誘電体容量性素子Ｃ₁は−
Ｑsat の分極電荷を蓄積することになる。なお、強誘電
体容量性素子Ｃ₂の両方の電極はＨレベルになるため、
その分極電荷はＱsatからＱ(0) （正の分極電荷、図８
のＢ点の状態）になる。

【００４２】その後、時刻ｔ₅にて、プレート（Ｆ・Ｐ
ＣＰ）信号がＨレベルからＬレベルに立ち下がると、強
誘電体容量性素子Ｃ₂には正の電圧が印加され、分極電
荷は一旦Ｑsat になるものの時刻Ｔ₆にて第２の接続用
（Ｆ・ＣＮＴＬ）信号がＨレベルからＬレベルに変化し
てスイッチング手段Ｔ₄₂が非導通状態になるため、結果
としてＱ(0) の分極電荷を蓄積続ける。また、強誘電体
容量性素子Ｃ₁の両方の電極はＬレベルになるため、そ
の分極電荷は−Ｑsat からＱ(1) （負の分極電荷、図８
のＤ点の状態）になり、時刻Ｔ₆にて第２の接続用（Ｆ
・ＣＮＴＬ）信号がＨレベルからＬレベルに変化してス
イッチング手段Ｔ₄₁が非導通状態になっても、Ｑ(1) の
分極電荷を蓄積続ける。

【００４３】その後、時刻Ｔ₇にてモード書込（ＴＭ
Ｗ）信号がＨレベルからＬレベルに立ち下がり、入力部
７０２のスイッチングトランジスタＴ₃₁は導通状態から
非導通状態に変化し、モード切替信号生成手段７はデー
タ用ボンディングパッドＤＱ₄から電気的に切り離さ
れ、モード切替信号生成手段７へのモード設定データの
設定、記憶が完了するものである。

【００４４】このようにして、モード切替信号生成手段
７においては、その強誘電体容量性素子Ｃ₁にＱ(1) の
分極電荷（負の分極電荷）が、強誘電体容量性素子Ｃ₂
にＱ(0) の分極電荷（正の分極電荷）が、電源を切られ
た後でも蓄積され続けるものである。なお、図９の
（ｂ）に示すように読出制御（ＲＣＤ）信号は常にＬレ
ベルとされているため、増幅回路７０４は非活性状態に
されているものである。また、上記は×４モードを設定
する場合について説明したが、×１モードを設定する場
合には、データ用ボンディングパッドＤＱ₄にＨレベル
を入力させることにより、強誘電体容量性素子Ｃ₁にＱ
(0) の分極電荷（正の分極電荷）が、強誘電体容量性素
子Ｃ₂にＱ(1) の分極電荷（負の分極電荷）が蓄積され
ることになる。

【００４５】次に、このようにモード切替信号生成手段
７へモード設定データが設定、記憶されている半導体記
憶装置を使用する場合について、特に図１０の波形図を
用いて説明する。まず、この半導体記憶装置を使用する
ため、電源が投入されると、チップ制御手段６のパワー
オンリセット信号発生手段から、電源電位ノードに印加
された電源電位を検出して、図１０の（ａ）に示すよう
な所定期間Ｈレベルとなるパワーオンリセット（ＰＯ
Ｒ）信号を出力する。

【００４６】その結果、チップ制御手段６のパワーオン
リセット信号発生手段からのパワーオンリセット（ＰＯ
Ｒ）信号を受けたモード切替信号生成手段７のタイミン
グ信号生成手段７０１は、図１０に示すモード書込（Ｔ
ＭＷ）信号、第２の接続用（Ｆ・ＣＮＴＬ）信号、プレ
ート（Ｆ・ＰＣＰ）信号、第１の接続用（Ｆ・ＷＬ）信
号、読出制御（ＲＣＤ）信号を出力することになる。

【００４７】図１０における時刻Ｔ₁にて、図１０の
（ｃ）に示すように第２の接続用（Ｆ・ＣＮＴＬ）信号
がＬレベルからＨレベルに立ち上がる。その結果、記憶
部７０３のスイッチング手段Ｔ₄₁及びＴ₄₂（図７参照）
は非導通状態から導通状態に変化し、ノードＮ₁と強誘
電体容量性素子Ｃ₁、ノードＮ₂と強誘電体容量性素子
Ｃ₂とが電気的に接続されることになる。

【００４８】そして、図１０の（ｄ）に示すように、プ
レート（Ｆ・ＰＣＰ）信号が、時刻Ｔ₂にて、Ｌレベル
からＨレベルに立ち上がり、時刻Ｔ₃にてＨレベルから
Ｌレベルに立ち下がる、つまり、正のパルスが強誘電体
容量性素子Ｃ₁及び強誘電体容量性素子Ｃ₂の他方の電
極に印加される。すると、強誘電体容量性素子Ｃ₁は負
の分極電荷が蓄積されているため、つまり、他方の電極
側は正になっているため、分極反転は生じず電荷量の変
化ほとんどなく、図７に図示した電流Ｉ₁はほとんど流
れない。また、強誘電体容量性素子Ｃ₂は正の分極電荷
が蓄積されているため、つまり、他方の電極側は負にな
っているため、分極反転を起こすことになり、電荷量の
変化が生じることになり、図７に図示した電流Ｉ₂が流
れることになる。

【００４９】その結果、ノードＮ₁に対してノードＮ₂
の電位が高くなるため、このノードＮ₁とＮ₂の電位差
をラッチ回路Ｆ／Ｆが検知し、増幅して、図１０の
（ｇ）に示すように、ノードＮ１の電位をＬレベル（接
地電位）に、ノードＮ₂の電位をＨレベル（電源電位Ｖ
cc）にする。ノードＮ₂の電位が電源電位になると、プ
レート（Ｆ・ＰＣＰ）信号がＬレベル（接地電位）に戻
っているため、強誘電体容量性素子Ｃ₂は正の電圧が印
加されたことになり、分極電荷はＱsat になり、その後
第２の接続用（Ｆ・ＣＮＴＬ）信号がＨレベルからＬレ
ベルに変化してスイッチング手段Ｔ₄₂が非導通状態にな
り、結果としてＱ(0) の分極電荷を蓄積することにな
り、元の状態になる。また、強誘電体容量性素子Ｃ₁の
両方の電極はＬレベルでなるため、その分極電荷はＱ
(1) のままである。このように、一対の強誘電体容量性
素子Ｃ₁及びＣ₂のうちの一方、この場合、強誘電体容
量性素子Ｃ₂の記憶内容は破壊読み出しされるものの、
ラッチ回路Ｆ／Ｆによって再書き込みされることにな
る。

【００５０】その後、第２の接続用（Ｆ・ＣＮＴＬ）信
号をＨレベルからＬレベルにして、スイッチング手段Ｔ
₄₁及びＴ₄₂を非導通状態して、ノードＮ₁及びＮ₂から
強誘電体容量性素子Ｃ₁及びＣ₂を電気的に切り離した
後、時刻Ｔ₄にて図１０の（ｅ）に示すように第１の接
続用（Ｆ・ＷＬ）信号がＬレベルからＨレベルに立ち上
がる。その結果、記憶部７０３のトランスファゲートＴ
₄₃及びＴ₄₄（図７参照）は非導通状態から導通状態に変
化し、ノードＮ₁はモード設定用データ線Ｆ・ＢＬと、
ノードＮ₂はモード設定用データ線／Ｆ・ＢＬと電気的
に接続され、ノードＮ₁及びＮ₂の電位はそれぞれモー
ド設定用データ線Ｆ・ＢＬ及び／Ｆ・ＢＬに伝達され、
増幅回路７０４のトランジスタＴ₅₄及びＴ₅₂のゲート電
極に印加される。

【００５１】そして、時刻Ｔ₅にて、図１０の（ｆ）に
示すように、読出制御（ＲＣＤ）信号がＬレベルからＨ
レベルに立ち上がる。その結果、増幅回路７０４（図６
参照）は活性状態になり、ノードＮ₁のＬレベルを受け
たトランジスタＴ₅₄は非導通状態を維持し、ノードＮ₂
のＨレベルを受けたトランジスタＴ₅₂は導通状態にな
り、出力ノードＮ₃の電位をＬレベルにしてラッチ回路
７０５に出力する。ラッチ回路７０５は、読出制御（Ｒ
ＣＤ）信号がＨレベルからＬレベルに立ち下がり、増幅
回路７０４が非活性状態になっても、この情報をラッチ
し、Ｈレベルの出力を出力し続け、出力バッファ回路７
０６にて反転されてＬレベルのモード切替（ＭＯＤＥ）
信号を電源が切られるまで出力し続けるものである。

【００５２】なお、上記は×４モードに対するモード切
替（ＭＯＤＥ）信号が出力される場合について説明した
が、×１モードに対する場合は、強誘電体容量性素子Ｃ
₁にＱ(0) の分極電荷（正の分極電荷）が、強誘電体容
量性素子Ｃ₂にＱ(1) の分極電荷（負の分極電荷）が蓄
積されるため、電源が投入されると、×４モードに対す
る場合と逆に記憶部７０３のノードＮ₁がＨレベルに、
ノードＮ₂がＬレベルになり、増幅回路７０４の出力ノ
ードＮ₃はＨレベルになってラッチ回路７０５及び出力
バッファ回路７０６を介してＨレベルのモード切替（Ｍ
ＯＤＥ）信号を電源が切られるまで出力し続けるもので
ある。

【００５３】このようにして、モード切替信号生成手段
７から出力されたモード切替（ＭＯＤＥ）信号は、セレ
クタ手段５に出力されることになる。なお、モード書込
（ＴＭＷ）信号は図１０の（ｂ）に示すように常に、Ｌ
レベルになっているため、モード切替信号生成手段７の
入力部７０２のスイッチングトランジスタＴ₃₁は非導通
状態のままであり、モード切替信号生成手段７はデータ
用ボンディングパッドＤＱ₄から常に電気的に切り離さ
れているので、データ用ボンディングパッドＤＱ₄に対
してはなんらの影響も与えないものである。

【００５４】そして、セレクタ手段５では、モード切替
（ＭＯＤＥ）信号に基づいて、×４モードまたは×１モ
ードにて、入出力線Ｉ／Ｏ₁〜Ｉ／Ｏ₄とデータ用ボン
ディングパッドＤＱ₁〜ＤＱ₄との間でデータのやり取
りを行えるようにするものである。例えば、×４モード
にてメモリセルアレイ１から読み出しデータを読み出す
場合は、セレクタ手段５では、×４モードに対するモー
ド切替（ＭＯＤＥ）信号、つまり、Ｌレベルのモード切
替（ＭＯＤＥ）信号を受けると、第１のスイッチ手段５
０１〜５０４（図３参照）は活性状態になって入出力線
Ｉ／Ｏ₁〜Ｉ／Ｏ₄に伝達されてきたそれぞれの読み出
しデータに基づいたデータを出力バッフア回路５０５〜
５０８を介してそれぞれのデータ用ボンディングパッド
ＤＱ₁〜ＤＱ₄に出力する。この時、Ｌレベルのモード
切替（ＭＯＤＥ）信号を受けた第２のスイッチ手段５１
５は非活性状態にされ、その出力ノードをハイインピー
ダンス状態にしているので、出力バッフア回路５０８に
は何らの影響も与えないものである。

【００５５】一方、×１モードにてメモリセルアレイ１
から読み出しデータを読み出す場合は、セレクタ手段５
では、×１モードに対するモード切替（ＭＯＤＥ）信
号、つまり、Ｈレベルのモード切替（ＭＯＤＥ）信号を
受けると、第２のスイッチ手段５１５は活性状態にな
り、入出力線Ｉ／Ｏ₁〜Ｉ／Ｏ₄に伝達されてきたそれ
ぞれの読み出しデータのうち、選択回路５０９にて選択
された読み出しデータに基づいたデータを出力バッフア
回路５０８を介してデータ用ボンディングパッドＤＱ₄
に出力する。この時、Ｈレベルのモード切替（ＭＯＤ
Ｅ）信号を受けた第１のスイッチ手段５０１〜５０４は
非活性状態にされ、その出力ノードをハイインピーダン
ス状態にしているので、出力バッフア回路５０５〜５０
８には何らの影響も与えないものである。

【００５６】このように構成された半導体記憶装置にあ
っては、データ用のボンディングパッドＤＱ₄を用いて
モード設定データのためのデータを入力でき、しかも、
チップ制御手段６のテストモード信号発生手段からのテ
ストモード信号を利用してモード切替信号生成手段７の
記憶部７０３の強誘電体容量性素子Ｃ₁及びＣ₂に取り
込むことができ、さらに、電源投入により、チップ制御
手段６のパワーオンリセット信号発生手段からのパワー
オンリセット信号によってモード切替信号を出力できる
ため、モード切替設定用のボンディングパッドを全く必
要としないものである。しかも、樹脂モールドの後にモ
ード設定を行えるので、複数の種類のものを樹脂モール
ド後まで一括管理できるものである。

【００５７】なお、上記実施例１に示したものは、×１
モードと×４モードとの切り替えに適用した例を示した
が、これに限られるものではない。また、２種類のモー
ドから１種類のモードを選択、特定するものを示した
が、４種類のモードから１種類のモードを選択、特定す
るもの等複数の種類のモードから１種類のモードを選
択、特定するものにも適用できるものである。

【００５８】例えば、４種類のモードから１種類のモー
ドを選択、特定するものに適用する場合は、図６に示す
モード切替生成手段７のモード切替信号生成部を２つ設
け、これらモード切替信号生成部からの出力をデコード
する論理回路からなるデコード手段を設けることによっ
て行えるものである。つまり、入力部７０２、記憶部７
０３、出力部７０４〜７０６にて構成されるモード切替
信号生成部の記憶部７０３の記憶内容によって、２つの
モード切替信号生成部の出力は、ＨＨ、ＨＬ、ＬＨ、Ｈ
Ｈの４とおりの組み合わせが生じ、この組み合わせに応
じて４種類のモードを対応させれば、４種類のモードか
ら１種類のモードを選択、特定できるものであり、モー
ド切替信号生成部を増やすことによって、複数種類のモ
ードから１種類のモードの選択、特定が可能になるもの
である。

【００５９】実施例２．図１１及び図１２は、この発明
の実施例２を示すものであり、実施例１のものに対し
て、メモリセルＭＣ₁₁〜ＭＣ_mnを図１１に示すメモリセ
ルに変更した点が相違するだけであり、その他の点につ
いては上記実施例１と同様である。図１１に示されたメ
モリセルは、例えば、「強誘電体薄膜集積化技術」（サ
イエンスフォーラム社、１９９２年２月２８日発行）の
Ｐ．Ｐ．２８〜３０の図１０及びそれに関連する部分に
記載されたものであり、図１１において、ＣＬ及びＣＲ
はモード切替生成手段７の記憶部７０３の強誘電体容量
性素子と同様の強誘電体容量性素子で、この例では分極
電荷がＱ(0) かＱ(1) かによって「０」または「１」の
メモリ内容を記憶するものであり、一対の電極とこれら
一対の電極間に介在されたＰＺＴまたはＢａＭｇＦ₄等
の強誘電体膜とを有し、一方の電極にプレート（ＰＣ
Ｐ）信号線に伝達されたプレート（ＰＣＰ）信号を受け
るものである。また、これら両強誘電体容量性素子ＣＬ
及びＣＲも、図８に示すように一対の電極間に印加され
る電圧と分極電荷との関係がヒステリシス特性を示して
いるものである。

【００６０】ＴＬ及びＴＲはそれぞれ上記強誘電体容量
性素子ＣＬ及びＣＲの他方の電極と出力ノードＮＬ及び
ＮＲとの間に接続され、ゲート電極に制御（ＣＮＴＬ）
信号線に伝達された制御（ＣＮＴＬ）信号を受けるＮチ
ャネル型のＭＯＳトランジスタからなるスイッチング手
段、Ｔ₅₁及びＴ₅₂はそれぞれ上記出力ノードＮＬ及びＮ
Ｒと対応した列に配設されたビット線ＢＬ及び／ＢＬと
の間に接続され、ゲート電極が対応した行に配設された
ワード線（ＷＬ）に接続され、このワード線（ＷＬ）に
伝達された行選択活性化信号を受けるＮチャネル型のＭ
ＯＳトランジスタからなるトランスファーゲートであ
る。

【００６１】Ｆ／Ｆ₀は上記出力ノードＮｌ及びＮＲに
現れた電位差を検知、増幅してラッチするラッチ回路
で、電源電位（Ｖcc）ノードと出力ノードＮＬとの間に
接続され、ゲートが出力ノードＮＬに接続されたＰチャ
ネル型のＭＯＳトランジスタＴ₅₃と、出力ノードＮＬと
接地電位ノードとの間に接続され、ゲートが出力ノード
ＮＲに接続されたＮチャネル型のＭＯＳトランジスタＴ
₅₄と、電源電位（Ｖcc）ノードと出力ノードＮＲとの間
に接続され、ゲートが出力ノードＮＬに接続されたＰチ
ャネル型のＭＯＳトランジスタＴ₅₅と、出力ノードＮＲ
と接地電位ノードとの間に接続され、ゲートが出力ノー
ドＮＬに接続されたＮチャネル型のＭＯＳトランジスタ
Ｔ₅₆とからなるフリップフロップ構成をしているもので
ある。

【００６２】そして、このようにメモリセルが構成され
たことにより、図１２に示すように、制御（ＣＮＴＬ）
信号線は、各行毎にワード線ＷＬ₁〜Ｗｌ_mと並行に配
置された複数の信号線を有し、メモリセルアレイの一端
側で共通接続されて制御（ＣＮＴＬ）信号が与えられて
いるものであり、また、プレート（ＰＣＰ）信号線は、
各行毎にワード線ＷＬ₁〜Ｗｌ_mと並行に配置された複
数の信号線を有し、メモリセルアレイの他端側で共通接
続されてプレート（ＰＣＰ）信号が与えられているもの
である。

【００６３】このように構成された半導体記憶装置にお
いて、メモリセルＭＣ₁₁〜ＭＣ_mnへのデータの書き込む
動作及びメモリセルＭＣ₁₁〜ＭＣ_mnからのデータの読み
出す動作は、上記した「強誘電体薄膜集積化技術」（サ
イエンスフォーラム社、１９９２年２月２８日発行）の
Ｐ３０に記載されているものであり、ロウデコーダ３及
びコラムデコーダ４によって選択されたメモリセルへの
データの書き込み、ロウデコーダ３及びコラムデコーダ
４によって選択されたメモリセルからのデータの読み出
しが行えるものであり、×１モードまたは×４モードに
選択、特定される動作は、上記した実施例１と同様に動
作するものである。

【００６４】従って、このように構成された半導体記憶
装置にあっても、上記した実施例１と同様の効果を奏す
るとともに、メモリセルＭＣ₁₁〜ＭＣ_mnに強誘電体容量
性素子ＣＬ及びＣＲが用いられているため、モード切替
信号生成手段７の記憶部７０３の強誘電体容量性素子Ｃ
₁及びＣ₂をメモリセルＭＣ₁₁〜ＭＣ_mnに強誘電体容量
性素子ＣＬ及びＣＲを製造する工程と同じ工程によって
製造できるため、なんら製造工程を増やすことなく、モ
ード切替信号生成手段７を同じ半導体基板内に形成でき
るという効果も有するものである。

【００６５】実施例３．図１３はこの発明の実施例３を
示すものであり、実施例１のものに対して、メモリセル
ＭＣ₁₁〜ＭＣ_mnを図１３に示すメモリセルに変更した点
が相違するだけであり、その他の点については上記実施
例１と同様である。図１３に示されたメモリセルは、例
えば、「強誘電体薄膜集積化技術」（サイエンスフォー
ラム社、１９９２年２月２８日発行）のＰ．Ｐ．３０〜
３３の図１１または図１５びそれに関連する部分に記載
されたものであり、図１３において、Ｔｒは半導体基板
の一主面に形成された一対のソース／ドレイン領域と、
これら一対のソース／ドレイン領域に挟まれた半導体基
板の一主面上にゲート絶縁膜を介して形成されたゲート
電極とを有し、上記一対のソース／ドレイン領域の一方
のソース／ドレイン領域が対応した列のビット線対Ｂ
Ｌ、／ＢＬの一方のビット線に接続され、ゲート電極が
対応した行のワード線ＷＬに接続されたＭＯＳトランジ
スタからなるスイッチングトランジスタである。

【００６６】ＦＣは半導体基板の一主面上に形成され、
上記スイッチングトランジスタＴｒの他方のソース／ド
レイン領域に接続されるストレージノードと、このスト
レージノードにＰＺＴまたはＢａＭｇＦ₄等の強誘電体
膜を介して形成され、セルプレート電位（通常、印加さ
れる電源電位の１／２の電位）が印加されるセルプレー
トとを有した強誘電体容量性素子で、モード切替生成手
段７の記憶部７０３の強誘電体容量性素子と同様の強誘
電体容量性素子で構成されており、この例では分極電荷
がＱ(0) かＱ(1) かによって「０」または「１」のメモ
リ内容を記憶するものである。また、この強誘電体容量
性素子ＦＣも、図８に示すように一対の電極間に印加さ
れる電圧と分極電荷との関係がヒステリシス特性を示し
ているものである。

【００６７】このように構成された半導体記憶装置にお
いて、メモリセルＭＣ₁₁〜ＭＣ_mnへのデータの書き込む
動作及びメモリセルＭＣ₁₁〜ＭＣ_mnからのデータの読み
出す動作は、上記した「強誘電体薄膜集積化技術」（サ
イエンスフォーラム社、１９９２年２月２８日発行）の
Ｐ３１に記載されているものであり、ロウデコーダ３及
びコラムデコーダ４によって選択されたメモリセルへの
データの書き込み、ロウデコーダ３及びコラムデコーダ
４によって選択されたメモリセルからのデータの読み出
しが行えるものであり、×１モードまたは×４モードに
選択、特定される動作は、上記した実施例１と同様に動
作するものである。

【００６８】従って、このように構成された半導体記憶
装置にあっても、上記した実施例１と同様の効果を奏す
るとともに、メモリセルＭＣ₁₁〜ＭＣ_mnに強誘電体容量
性素子ＦＣが用いられているため、モード切替信号生成
手段７の記憶部７０３の強誘電体容量性素子Ｃ₁及びＣ
₂をメモリセルＭＣ₁₁〜ＭＣ_mnに強誘電体容量性素子Ｆ
Ｃを製造する工程と同じ工程によって製造できるため、
なんら製造工程を増やすことなく、モード切替信号生成
手段７を同じ半導体基板内に形成できるという効果も有
するものである。

【００６９】

【発明の効果】この発明の第１の発明は、モード切替信
号に基づいて複数種類のモードから１種類のモードに選
択、特定されるものにおいて、一対の電極とこれら一対
の電極間に介在された強誘電体膜とを有し、設定される
モードを示すモード設定データを記憶するための強誘電
体容量性素子を具備し、この強誘電体容量性素子に記憶
された情報に基づいてモード切替信号を出力するモード
切替信号生成手段を設けたので、モード切替信号生成手
段の強誘電体容量性素子に記憶されたモード設定データ
によりモード切替信号を出力するため、モード設定を樹
脂モールド後に行うことができ、複数の種類のものを樹
脂モールド後にまで一括管理できるという効果を有する
とともに、モード設定のための専用のボンディングパッ
ドを設けなくともすむ構成になっているため、半導体チ
ップにおけるチップ面積に占めるボンディングパッドの
占める面積を削減でき、ひいてはチップ面積を小さくで
きるという効果をも併せ持つものである。

【００７０】この発明の第２の発明は、複数のメモリセ
ルを有したメモリセルアレイと、このメモリセルアレイ
の複数のメモリセルから所定数のメモリセルを選択し、
選択された所定数のメモリセルに記憶されたデータを所
定数の出力線に伝達するデコード手段と、モード切替信
号を受け、このモード切替信号が第１のモードを示すと
所定数の出力線に伝達されたデータをそれぞれ所定数の
データ用ボンディングパッドに伝達し、モード切替信号
が第２のモードを示すと所定数の出力線から特定の出力
線を選択し、特定の出力線に伝達されたデータを所定数
のデータ用ボンディングパッドのうちの特定のデータ用
ボンディングパッドに伝達するセレクタ手段と、一対の
電極とこれら一対の電極間に介在された強誘電体膜とを
有し、第１のモードまたは第２のモードを示すモード設
定データを記憶するための強誘電体容量性素子を有し、
この強誘電体容量性素子に記憶された情報に基づいてセ
レクタ手段へのモード切替信号を出力するモード切替信
号生成手段とを設けたので、モード切替信号生成手段の
強誘電体容量性素子に記憶された、第１のモードまたは
第２のモードを示すモード設定データによりモード切替
信号をセレクタ手段へ出力するため、モード設定を樹脂
モールド後に行うことができ、複数の種類のものを樹脂
モールド後にまで一括管理できるという効果を有すると
ともに、モード設定のための専用のボンディングパッド
を設けなくともすむ構成になっているため、半導体チッ
プにおけるチップ面積に占めるボンディングパッドの占
める面積を削減でき、ひいてはチップ面積を小さくでき
るという効果をも併せ持つものである。

【図面の簡単な説明】

【図１】この発明の実施例１をブロック図。

【図２】この発明の実施例１のメモリセルＭＣ₁₁〜Ｍ
Ｃ_mnを示す回路図。

【図３】この発明の実施例１のセレクタ手段５を示す
回路図。

【図４】この発明の実施例１のセレクタ手段５の第１
のスイッチ手段５０１〜５０４を示す回路図。

【図５】この発明の実施例１のセレクタ手段５の第２
のスイッチ手段５１５を示す回路図。

【図６】この発明の実施例１のモード切替信号生成手
段７を示す回路図。

【図７】この発明の実施例１のモード切替信号生成手
段７の記憶部７０３を示す回路図。

【図８】この発明の実施例１のモード切替信号生成手
段７の記憶部７０３の強誘電体容量性素子Ｃ₁及びＣ₂
の印加電圧に対する分極電荷の関係を示す図。

【図９】この発明の実施例１のモード切替信号生成手
段７における、データ記憶時のタイミング信号のタイミ
ングを示す図。

【図１０】この発明の実施例１のモード切替信号生成
手段７における、電源投入後のタイミング信号のタイミ
ングを示す図。

【図１１】この発明の実施例２のメモリセルを示す回
路図。

【図１２】この発明の実施例２を示すブロック回路
図。

【図１３】この発明の実施例３のメモリセルを示す回
路図。

【図１４】従来の半導体記憶装置におけるモード選
定、特定のためのボンディングオプションを示す構成
図。

【符号の説明】

１メモリセルアレイ、３ロウデコーダ、４トラン
スファゲート・コラムデコーダ、５セレクタ手段、７
モード切替生成手段、７０１タイミング信号生成手
段、７０２入力部、７０３記憶部、７０４増幅回
路、７０５ラッチ回路、７０６出力バッフア回路、Ｃ
₁、Ｃ₂強誘電体容量性素子。

Claims

【特許請求の範囲】

【請求項１】モード切替信号に基づいて複数種類のモ
ードから１種類のモードに選択、特定されるものにおい
て、一対の電極とこれら一対の電極間に介在された強誘
電体膜とを有し、設定されるモードを示すモード設定デ
ータを記憶するための強誘電体容量性素子を具備し、こ
の強誘電体容量性素子に記憶された情報に基づいて上記
モード切替信号を出力するモード切替信号生成手段を備
えたことを特徴とする半導体記憶装置。
【請求項２】複数のメモリセルを有したメモリセルア
レイ、このメモリセルアレイの複数のメモリセルから所定数の
メモリセルを選択し、選択された所定数のメモリセルに
記憶されたデータを所定数の出力線に伝達するデコード
手段、モード切替信号を受け、このモード切替信号が第１のモ
ードを示す上記所定数の出力線に伝達されたデータをそ
れぞれ所定数のデータ用ボンディングパッドに伝達し、
上記モード切替信号が第２のモードを示すと上記所定数
の出力線から特定の出力線を選択し、特定の出力線に伝
達されたデータを上記所定数のデータ用ボンディングパ
ッドのうちの特定のデータ用ボンディングパッドに伝達
するセレクタ手段、一対の電極とこれら一対の電極間に介在された強誘電体
膜とを有し、上記第１のモードまたは上記第２のモード
を示すモード設定データを記憶するための強誘電体容量
性素子を有し、この強誘電体容量性素子に記憶された情
報に基づいて上記セレクタ手段へのモード切替信号を出
力するモード切替信号生成手段を備えた半導体記憶装
置。
【請求項３】電源が投入されたことによりパワーオン
リセット信号を出力するパワーオンリセット信号発生手
段を有し、モード切替信号生成手段は、このパワーオンリセット信
号発生手段からのパワーオンリセット信号に基づいて制
御されてモード切替信号を出力することを特徴とする請
求項１または請求項２記載の半導体記憶装置。
【請求項４】モード切替信号生成手段は、モード設定
データを強誘電体容量性素子に記憶させる時に、通常動
作時に使用されるボンディングパッドと電気的に接続さ
れ、この接続されたボンディングパッドからモード設定
データが入力されることを特徴とする請求項１ないし請
求項３のいずれかに記載の半導体記憶装置。
【請求項５】テストモード信号を出力するテストモー
ド信号発生手段を有し、モード切替信号生成手段は、このテストモード信号発生
手段からのテストモード信号に基づいて制御され、通常
動作時に使用されるボンディングパッドと電気的に接続
されてこの接続されたボンディングパッドからモード設
定データを入力し、このモード設定データを強誘電体容
量性素子に記憶させることを特徴とする請求項１ないし
請求項３のいずれかに記載の半導体記憶装置。
【請求項６】モード切替信号生成手段は、種々のタイミング信号を出力するタイミング信号生成手
段と、このタイミング信号生成手段からの種々のタイミング信
号を受けて、ボンディングパッドを介して入力されるデ
ータに基づいて強誘電体容量性素子にモード設定データ
を記憶し、かつ、強誘電体容量性素子に記憶されたモー
ド設定データに基づいてモード切替信号を出力するモー
ド切替信号生成部を備えたことを特徴とする請求項１な
いし請求項５のいずれかに記載の半導体記憶装置。
【請求項７】モード切替信号生成手段は、種々のタイミング信号を出力するタイミング信号生成手
段と、このタイミング信号生成手段からのタイミング信号によ
り制御され、モード設定データを記憶する強誘電体容量
性素子を有する記憶部と、上記タイミング信号生成手段からのタイミング信号によ
り、モード設定データを上記記憶部の強誘電体容量性素
子に記憶させる時、ボンディングパッドからモード設定
データを取り込み、上記記憶部に出力する入力部と、上記タイミング信号生成手段からのタイミング信号によ
り、モード切替信号を出力する時、上記記憶部に記憶さ
れたモード設定データをモード切替信号として出力する
出力部を備えたことを特徴とする請求項１ないし請求項
５のいずれかに記載の半導体記憶装置。
【請求項８】モード切替信号生成手段の入力部は、タ
イミング信号生成手段からのタイミング信号の一つであ
るモード書込信号を受け、設定されるモードを示すモー
ド設定データを記憶部の強誘電体容量性素子に記憶させ
る時、ボンディングパッドとモード設定データが伝達さ
れる一対のモード設定用データ線とを電気的に接続し、
一対のモード設定データ線の一方にボンディングパッド
に入力されたモード設定データに相当するデータを伝達
し、他方のモード設定データ線にボンディングパッドに
入力されたモード設定データに対して反転するデータを
伝達するものであることを特徴とする請求項７記載の半
導体記憶装置。
【請求項９】モード切替信号生成手段の記憶部は、それぞれが一対の電極とこれら一対の電極間に介在され
た強誘電体膜とを有し、一方の電極にタイミング信号生
成手段からのタイミング信号の一つであるプレート信号
を受け、モード設定データを記憶するための一対の強誘
電体容量性素子と、それぞれが上記強誘電体容量性素子の他方の電極と一対
の出力ノードとの間に接続され、タイミング信号生成手
段からのタイミング信号の一つである第２の接続用信号
により導通・非導通状態が制御される一対のスイッチン
グ手段と、それぞれが上記一対の出力ノードとモード設定データが
伝達される一対のモード設定データ線との間に接続さ
れ、タイミング信号生成手段からのタイミング信号の一
つである第１の接続用信号により導通・非導通状態が制
御される一対のトランスファーゲートと、上記一対の出力ノードに現れた電位差を検知、増幅して
ラッチするラッチ回路とを備えたことを特徴とする請求
項７または請求項８記載の半導体記憶装置。
【請求項１０】モード切替信号生成手段の出力部は、タイミング信号生成手段からのタイミング信号の一つで
ある読出制御信号によって活性化され、記憶部から出力
されたモード設定データに基づいた一対のモード設定デ
ータ線に現れた電位差を検知、増幅して出力する増幅回
路と、この増幅回路からの出力を受けてその出力情報をラッチ
するラッチ回路と、このラッチ回路にてラッチされた情報をモード切替信号
として出力するための出力バッファ回路とを備えたこと
を特徴とする請求項７ないし請求項９のいずれかに記載
の半導体記憶装置。
【請求項１１】メモリセルアレイの各メモリセルは、一対のソース／ドレイン領域の一方のソース／ドレイン
領域が対応した列のビット線に接続され、ゲート電極が
対応した行のワード線に接続されたＭＯＳトランジス
タ、このＭＯＳの他方のソース／ドレイン領域に接続される
ストレージノードと、このストレージノードに酸化膜あ
るいは酸化膜と窒化膜の積層膜からなる誘電体膜を介し
て形成され、セルプレート電位が印加されるセルプレー
トとを有したキャパシタから構成されていることを特徴
とする請求項１ないし請求項１０のいずれかに記載の半
導体記憶装置。
【請求項１２】メモリセルアレイの各メモリセルは、
一対の電極とこれら一対の電極間に介在された強誘電体
膜とを有し、記憶情報を記憶するための強誘電体容量性
素子を備えていることを特徴とする請求項１ないし請求
項１１のいずれかに記載の半導体記憶装置。