JP2007280596A - 半導体記憶装置のデータ出力回路およびデータ出力制御方法 - Google Patents

Abstract

【課題】レイアウト面積を減少させて回路設計を簡素化し、かつデータ出力時間を減少させられるようにした半導体記憶装置のデータ出力回路および制御方法を提供する。
【解決手段】少なくとも２種類以上の単位データ出力モードに対して単独または兼用で用いられるパッドが定められた複数のパッドと、メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインと、前記複数のデータラインのうち少なくとも１つの制御信号に該当するデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ出力制御手段とを含む。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に半導体記憶装置のデータ出力回路およびデータ出力制御方法に関するものである。

従来の技術に係る半導体記憶装置、特に、一回のリード命令によって出力されるデータのビット数が各々３２、１６、８である第１〜第３単位データ出力モード（以下、Ｘ３２モード、Ｘ１６モード、Ｘ８モード）兼用で用いられる半導体記憶装置は図１のように構成される。

すなわち、セルアレイ１１と複数のデータバスセンスアンプ（以下、センスアンプ）からなるセンスアンプアレイ１２を含むメモリバンク１０、ロウアドレスおよびコラムアドレスに該当する前記メモリバンク１０の内部のセルデータをメモリバンク１０の外部に出力するように、前記センスアンプアレイ１２の各センスアンプに一対一対応するデータラインＧＩＯ＜０＞〜ＧＩＯ＜３１＞、前記データラインＧＩＯ＜０＞〜ＧＩＯ＜３１＞のデータを半導体記憶装置の外部に出力可能になるように格納およびドライブするデータ出力部２０、および前記データ出力部２０でドライブされたデータを半導体記憶装置の外部に出力する３２個のパッドを有するパッド部３０を含む。

前記データラインＧＩＯ＜０＞〜ＧＩＯ＜３１＞各々がデータ出力部２０を介してパッド部３０の０番目から３１番目まで３２個のパッドに一対一対応するように構成される。

また、前記３２個のパッドは、前記半導体記憶装置がＸ３２モードで動作する場合すべてのパッドが用いられ、Ｘ１６モードで動作する場合３２個のパッドのうち１６個が用いられ、Ｘ８モードで動作する場合３２個のパッドのうち８個が用いられる。したがって、３２個のパッドは、Ｘ３２モードでのみ用いられるもの、Ｘ３２モードとＸ１６モードで共通で用いられるもの、そしてＸ３２モードとＸ１６モードおよびＸ８モードで共通で用いられるものに区分され、これは設計時に予め定められる。

前記センスアンプアレイ１２のセンスアンプは、図１のように、センスアンプＤＢＳＡ＿Ｘ８、センスアンプＤＢＳＡ＿Ｘ３２、センスアンプＤＢＳＡ＿Ｘ１６、センスアンプＤＢＳＡ＿Ｘ３２の順で繰り返して配列される。

前記センスアンプＤＢＳＡ＿Ｘ８はＸ３２モード、Ｘ１６モード、Ｘ８モードで動作し、センスアンプＤＢＳＡ＿Ｘ３２はＸ３２モードのみで動作し、センスアンプＤＢＳＡ＿Ｘ１６はＸ３２モード、Ｘ１６モードで動作する。

前記半導体記憶装置がＸ３２モードで動作する場合、前記センスアンプアレイ１２のすべてのセンスアンプが動作して、データラインＧＩＯ＜０＞〜ＧＩＯ＜３１＞を介してデータが出力される。

前記半導体記憶装置がＸ１６モードで動作する場合、前記センスアンプアレイ１２のセンスアンプＤＢＳＡ＿Ｘ８、センスアンプＤＢＳＡ＿Ｘ１６がすべて動作して、それに該当するデータラインＧＩＯ＜０＞、ＧＩＯ＜２＞、…、ＧＩＯ＜２８＞〜ＧＩＯ＜３０＞を介してデータが出力される。

前記半導体記憶装置がＸ８モードで動作する場合、前記センスアンプアレイ１２のセンスアンプＤＢＳＡ＿Ｘ８がすべて動作して、それに該当するデータラインＧＩＯ＜０＞、ＧＩＯ＜４＞、…、ＧＩＯ＜２８＞を介してデータが出力される。

しかし、ロウアドレスとコラムアドレスに該当するセルのデータを感知および増幅するセンスアンプがＸ３２モード、Ｘ１６モード、Ｘ８モード各々に対応するセンスアンプとすべて一致するのではない。

例えば、半導体記憶装置がＸ８モードで動作する場合、８ビットのデータのうち一番目のデータはＧＩＯ＜０＞を介して出力されなければならない。

しかし、ロウアドレスとコラムアドレスに該当するセルのデータを感知および増幅するセンスアンプのうち１つがメモリバンクの内部のデータバスＬｉｏ＜１＞、Ｌｉｏｂ＜１＞に接続されたセンスアンプＤＢＳＡ＿Ｘ３２である場合、正常なデータ出力が不可能である。

このような理由で従来には図１のように、Ｘ３２モード、Ｘ１６モード、Ｘ８モード各々で用いなければならないＧＩＯラインに接続されたセンスアンプへデータを伝達するためのローカルデータバスラインｌｄｂ＿Ｘ１６＜１＞、ｌｄｂ＿Ｘ１６＜３＞、ｌｄｂ＿Ｘ８＜１：３＞が接続される。

したがって、半導体記憶装置がＸ８モードで動作する場合、ロウアドレスとコラムアドレスに該当するセルのデータを感知および増幅するセンスアンプがＤＢＳＡ＿Ｘ８、ＤＢＳＡ＿Ｘ１６、ＤＢＳＡ＿Ｘ３２のうちいずれかであっても該当データをセンスアンプＤＢＳＡ＿Ｘ８に伝達して、正常なデータ出力が可能になる。

同一の原理で半導体記憶装置がＸ１６モードで動作してもローカルデータバスラインｌｄｂ＿Ｘ１６＜１＞、ｌｄｂ＿Ｘ１６＜３＞によって、センスアンプＤＢＳＡ＿Ｘ８、センスアンプＤＢＳＡ＿Ｘ１６に正常なデータ出力が可能になる。

しかし、従来の技術に係るＸ３２モード、Ｘ１６モード、Ｘ８モード兼用半導体記憶装置は次のような問題点がある。

第１に、Ｘ３２モード、Ｘ１６モード、Ｘ８モード各々に対して用いられるセンスアンプの間にデータを伝達するためのローカルデータバスラインが接続されるため、レイアウト面積が増加され、回路が設計し難くなり、メモリ格納容量が大きくなればなるほどこの問題はより一層深刻になる。

第２に、センスアンプの間に接続されたローカルデータバスラインを介してデータを伝達する時間が所要されるため、データ出力時間を増加させ、適用範囲が制限されるという問題点がある。これに類似する技術は、米国特許5,661,688に開示されている。
米国特許5,661,688

本発明は、上述した従来の問題点を解決するために案出したものであって、レイアウト面積を減少させて回路設計を簡素化させられるようにした半導体記憶装置のデータ出力回路およびデータ出力制御方法を提供することにその目的がある。

本発明は、上述した従来の問題点を解決するために案出したものであって、データ出力時間を減少させられるようにした半導体記憶装置のデータ出力回路およびデータ出力制御方法を提供することにその目的がある。

本発明の一態様に係る半導体記憶装置のデータ出力回路は、少なくとも２種類以上の単位データ出力モードに対して単独または兼用で用いられるパッドが定められた複数のパッドと、メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインと、前記複数のデータラインのうち少なくとも１つの制御信号に該当するデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ出力制御手段とを含むことを特徴とする。

本発明の他の態様に係る半導体記憶装置のデータ出力回路は、一回のリード命令によって出力されるデータのビット数が各々３２、１６、８である第１乃至第３単位データ出力モード（Ｘ３２モード、Ｘ１６モード、Ｘ８モード）兼用で用いられる半導体記憶装置において、前記第１乃至第３単位データ出力モードのうち１つまたは２つ以上に対して用いられるパッドが定められた複数のパッドと、メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインと、前記複数のデータラインにおいて、第１制御信号と第２制御信号のうち少なくとも１つに相応するデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ出力制御手段とを含むことを特徴とする。

本発明のまた他の態様に係る半導体記憶装置のデータ出力制御方法は、少なくとも２種類以上の単位データ出力モードに対して単独または兼用で用いられるパッドが定められた複数のパッドと、メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインを有する半導体記憶装置のデータ出力制御方法であって、リード命令に該当するメモリバンクからデータを出力させるための少なくとも１つの制御信号を獲得するステップと、前記獲得された少なくとも１つの制御信号に相応するデータラインを選択するステップと、前記選択されたデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するステップとを含むことを特徴とする。

本発明のまた他の態様に係る半導体記憶装置のデータ出力制御方法は、少なくとも２種類以上の単位データ出力モードに対して単独または兼用で用いられるパッドが定められた複数のパッドと、メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインを有する半導体記憶装置のデータ出力制御方法であって、リード命令が入力されたメモリバンクに該当するロウアドレスを検出するステップと、前記複数のデータラインにおいて、前記ロウアドレスおよびコラムアドレスのうち少なくとも１つに相応するデータラインを選択するステップと、前記選択されたデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するステップとを含むことを特徴とする。

本発明に係る半導体記憶装置のデータ出力回路および制御方法は、次のような効果がある。

第１に、メモリバンクの内部のセンスアンプ間にデータを伝達するためのローカルデータバスラインが不要であるため、レイアウト面積を減少させて回路設計を簡素化させられる。

第２に、センスアンプ間にデータ伝達が不要で、メモリバンクの外部のデータラインを介して直接データ出力がなされるためデータ出力時間が減少して、半導体記憶装置の動作速度を向上させられる。

第３に、リード命令に該当するメモリバンクのアドレスを正確に検出して、データ出力制御動作を行うため半導体記憶装置の信頼性を向上させられる。

以下、添付した図面を参照して、本発明に係る半導体記憶装置のデータ出力回路および制御方法の好ましい実施形態を説明すれば次の通りである。

本発明に係る半導体記憶装置のデータ出力回路は、図２に示すように、セルアレイ１１０と複数のデータバスセンスアンプ（以下、センスアンプ）からなるセンスアンプアレイ１２０を含むメモリバンク１００、ロウアドレスおよびコラムアドレスに該当する前記メモリバンク１００の内部のセルデータをメモリバンク１００の外部に出力するように前記センスアンプアレイ１２０の各センスアンプに一対一対応する複数のデータラインＧＩＯ＜０＞〜ＧＩＯ＜３１＞、第１〜第３単位データ出力モード（Ｘ３２モード、Ｘ１６モード、Ｘ８モード）のうち１つまたは２つ以上に対して用いられるパッドが定められた複数のパッドを含むパッド部５００、前記複数のデータラインＧＩＯ＜０＞〜ＧＩＯ＜３１＞において第１制御信号と第２制御信号のうち少なくとも１つに相応するデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ出力制御部３００、前記データ出力制御部３００から出力されたデータを半導体記憶装置の外部に出力可能になるように格納およびドライブし、前記ドライブされたデータを前記パッド部５００に出力するデータ出力部４００を含む。

前記複数のデータラインＧＩＯ＜０＞〜ＧＩＯ＜３１＞は、すべてのメモリバンクに対して共通で用いられ、少なくとも４個のデータラインを含む複数のグループに区分されて、各グループで前記Ｘ３２モード、Ｘ１６モード、Ｘ８モード各々に対して用いられるデータラインの数が定められる。例えば、図２の全体データラインのうち一番目のグループであるＧＩＯ＜０：３＞は、Ｘ３２モードの場合一番目のグループＧＩＯ＜０：３＞のすべてが用いられ、Ｘ１６モードの場合データラインＧＩＯ＜０＞とデータラインＧＩＯ＜１＞のうち１つ、またデータラインＧＩＯ＜２＞とデータラインＧＩＯ＜３＞のうち１つが用いられ、Ｘ８モードの場合一番目のグループＧＩＯ＜０：３＞のうち任意の１つが自由に用いられる。勿論、他のグループでも同一の方式が適用される。

前記第１制御信号はリード命令に該当するメモリバンクのロウアドレスＧＡＸ＿ｒｄであり、第２制御信号はコラムアドレスＧＡＹ＿ｒｄである。

前記データ出力制御部３００は、図３に示すように、メモリバンク毎に格納されたロウアドレスＢＡＸ＜０：３＞、およびメモリバンク毎にリード命令が入力される場合にだけイネーブルされる命令認識信号ｃａｓｔ１２＜０：３＞を用いて前記ロウアドレスＧＡＸ＿ｒｄを生成する第１制御信号生成部３１０、および前記ロウアドレスＧＡＸ＿ｒｄとコラムアドレスＧＡＹ＿ｒｄのうち少なくとも１つに相応するデータラインのデータを選択して、前記複数のパッドのうち現在選択された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ選択部３２０を含む。

前記データ選択部３２０は、リード／ライト区分信号ｗｔｒｂｔがリードを定義するレベルであって、Ｘ３２モードを選択するための信号（以下、Ｘ３２）がイネーブルされれば自身と接続されたデータラインのデータを、前記Ｘ３２モードで用いられるパッドに対応する信号ラインへ出力する第１選択部３２１、前記リード／ライト区分信号ｗｔｒｂｔがリードを定義するレベルであって、前記Ｘ３２とＸ１６モードを選択するための信号（以下、Ｘ１６）のうち１つがイネーブルされれば自身と接続されたデータラインのうち前記ロウアドレスＧＡＸ＿ｒｄに相応するデータラインのデータを、前記Ｘ３２モードとＸ１６モードで用いられるパッドに対応する信号ラインへ出力する第２選択部３２２、前記リード／ライト区分信号ｗｔｒｂｔがリードを定義するレベルであって、前記Ｘ３２モード、Ｘ１６モード、Ｘ８モードのうち１つがイネーブルされれば自身と接続されたデータラインのうち前記ロウアドレスＧＡＸ＿ｒｄとコラムアドレスＧＡＹ＿ｒｄに相応するデータラインのデータを、前記Ｘ３２モード、Ｘ１６モード、Ｘ８モードで用いられるパッドに対応する信号ラインへ出力する第３選択部３２３を含む。

前記第１制御信号生成部３１０は、図４に示すように、ロウアドレスＢＡＸ＜０：３＞と命令認識信号ｃａｓｔ１２＜０：３＞のうち同一のメモリバンクの順番に伴う信号組の１つずつが入力される複数の第１ナンドゲートＮＤ１１〜ＮＤ１４、および前記複数の第１ナンドゲートＮＤ１１〜ＮＤ１４の出力が入力されて前記ロウアドレスＧＡＸ＿ｒｄを出力する第２ナンドゲートＮＤ１５を含む。

前記第１選択部３２１は、図５に示すように、リード／ライト区分信号ｗｔｒｂｔが入力される第１インバータＩＶ２１、前記第１インバータＩＶ２１の出力と前記Ｘ３２が入力されるナンドゲートＮＤ２１、前記ナンドゲートＮＤ２１の出力が入力される第２インバータＩＶ２２、および前記ナンドゲートＮＤ２１の出力と前記第２インバータＩＶ２２の出力によって自身と接続されたデータラインＧＩＯ＿Ｘ３２のデータを出力するトリステートインバータ（Ｔｒｉ Ｓｔａｔｅ Ｉｎｖｅｒｔｅｒ）ＴＩＶ２１を含む。

前記第２選択部３２２は、図６に示すように、前記リード／ライト区分信号ｗｔｒｂｔがリードを定義するレベルであって、前記Ｘ３２がイネーブルされれば自身と接続されたデータラインＧＩＯ＿Ｘ３２のデータを、前記Ｘ３２モードで用いられるパッドに対応する信号ラインへ出力する第１モード選択部３２２−１、および前記リード／ライト区分信号ｗｔｒｂｔがリードを定義するレベルであって、Ｘ１６がイネーブルされれば自身と接続された複数のデータラインＧＩＯ＿Ｘ１６＜０＞、ＧＩＯ＿Ｘ１６＜１＞のうち前記ロウアドレスＧＡＸ＿ｒｄに相応するデータラインのデータを、前記Ｘ１６モードで用いられるパッドに対応する信号ラインへ出力する第２モード選択部３２２−２を含む。

前記第１モード選択部３２２−１は、図６に示すように、リード／ライト区分信号ｗｔｒｂｔが入力される第１インバータＩＶ３１、前記第１インバータＩＶ３１の出力と前記Ｘ３２が入力される第１ナンドゲートＮＤ３１、前記第１ナンドゲートＮＤ３１の出力が入力される第２インバータＩＶ３２、および前記第１ナンドゲートＮＤ３１の出力と前記第２インバータＩＶ３２の出力によりデータラインＧＩＯ＿Ｘ３２のデータを出力するトリステートインバータＴＩＶ３１を含む。

前記第２モード選択部３２２−２は、図６に示すように、前記ロウアドレスＧＡＸ＿ｒｄが入力される第３インバータＩＶ３３、前記第３インバータＩＶ３３の出力と前記リード／ライト区分信号ｗｔｒｂｔおよびＸ１６が入力される第２ナンドゲートＮＤ３２、前記第２ナンドゲートＮＤ３２の出力が入力される第４インバータＩＶ３４、前記第２ナンドゲートＮＤ３２の出力と前記第４インバータＩＶ３４の出力によりデータラインＧＩＯ＿Ｘ１６＜０＞のデータを出力する第２トリステートインバータＴＩＶ３２、前記ロウアドレスＧＡＸ＿ｒｄが入力される第５インバータＩＶ３５、前記第５インバータＩＶ３５の出力が入力される第６インバータＩＶ３６、前記第６インバータＩＶ３６の出力と前記リード／ライト区分信号ｗｔｒｂｔおよびＸ１６が入力される第３ナンドゲートＮＤ３３、前記第３ナンドゲートＮＤ３３の出力が入力される第７インバータＩＶ３７、前記第３ナンドＮＤ３３の出力と前記第７インバータＩＶ３７の出力によりデータラインＧＩＯ＿Ｘ１６＜１＞のデータを出力する第３トリステートインバータＴＩＶ３３を含む。

前記第３選択部３２３は、図７に示すように、前記リード／ライト区分信号ｗｔｒｂｔがリードを定義するレベルであって、前記Ｘ３２がイネーブルされればデータラインＧＩＯ＿Ｘ３２のデータを前記Ｘ３２モードで用いられるパッドに対応する信号ラインへ出力する第１モード選択部３２３−１、および前記リード／ライト区分信号ｗｔｒｂｔがリードを定義するレベルであって、Ｘ１６がイネーブルされれば自身と接続されたデータラインＧＩＯ＿Ｘ１６＜０＞とＧＩＯ＿Ｘ１６＜１＞のうち前記ロウアドレスＧＡＸ＿ｒｄに相応するデータラインのデータを、前記Ｘ１６モードで用いられるパッドに対応する信号ラインへ出力する第２モード選択部３２３−２、およびリード／ライト区分信号ｗｔｒｂｔがリードを定義するレベルであって、Ｘ８がイネーブルされれば自身と接続された複数のデータラインＧＩＯ＿Ｘ８＜０：３＞のうち前記ロウアドレスＧＡＸ＿ｒｄとコラムアドレスＧＡＹ＿ｒｄに相応するデータラインのデータを、前記Ｘ８モードで用いられるパッドに対応する信号ラインへ出力する第３モード選択部３２３−３を含む。

前記第１モード選択部３２３−１は、図７に示すように、リード／ライト区分信号ｗｔｒｂｔが入力される第１インバータＩＶ４１、前記第１インバータＩＶ４１の出力と前記Ｘ３２が入力されるナンドゲートＮＤ４１、前記ナンドゲートＮＤ４１の出力が入力される第２インバータＩＶ４２、および前記ナンドゲートＮＤ４１の出力と前記第２インバータＩＶ４２の出力によりデータラインＧＩＯ＿Ｘ３２のデータを出力するトリステートインバータＴＩＶ４１を含む。

前記第２モード選択部３２３−２は、図７に示すように、前記ロウアドレスＧＡＸ＿ｒｄが入力される第３インバータＩＶ４３、前記第３インバータＩＶ４３の出力と前記リード／ライト区分信号ｗｔｒｂｔおよびＸ１６が入力される第２ナンドゲートＮＤ４２、前記第２ナンドゲートＮＤ４２の出力が入力される第４インバータＩＶ４４、前記第２ナンドゲートＮＤ４２の出力と前記第４インバータＩＶ４４の出力によりデータラインＧＩＯ＿Ｘ１６＜０＞のデータを出力する第２トリステートインバータＴＩＶ４２、前記ロウアドレスＧＡＸ＿ｒｄが入力される第５インバータＩＶ４５、前記第５インバータＩＶ４５の出力が入力される第６インバータＩＶ４６、前記第６インバータＩＶ４６の出力と前記リード／ライト区分信号ｗｔｒｂｔおよびＸ１６が入力される第３ナンドゲートＮＤ４３、前記第３ナンドゲートＮＤ４３の出力が入力される第７インバータＩＶ４７、前記第３ナンドＮＤ４３の出力と前記第７インバータＩＶ４７の出力によりデータラインＧＩＯ＿Ｘ１６＜１＞のデータを出力する第３トリステートインバータＴＩＶ４３を含む。

前記第３モード選択部３２３−３は、図７に示すように、ロウアドレスＧＡＸ＿ｒｄとコラムアドレスＧＡＹ＿ｒｄが入力される第４ナンドゲートＮＤ４４、前記第４ナンドゲートＮＤ４４の出力が入力される第８インバータＩＶ４８、前記第８インバータＩＶ４８の出力とリード／ライト区分信号ｗｔｒｂｔおよびＸ８が入力される第５ナンドゲートＮＤ４５、前記第５ナンドゲートＮＤ４５の出力が入力される第９インバータＩＶ４９、前記第５ナンドゲートＮＤ４５の出力と前記第９インバータＩＶ４９の出力によって自身と接続されたデータラインＧＩＯ＿Ｘ８＜３＞のデータを出力する第４トリステートインバータＴＩＶ４４、ロウアドレスＧＡＸ＿ｒｄが入力される第１０インバータＩＶ５０、前記第１０インバータＩＶ５０の出力とコラムアドレスＧＡＹ＿ｒｄが入力される第６ナンドゲートＮＤ４６、前記第６ナンドゲートＮＤ４６の出力が入力される第１１インバータＩＶ５１、前記第１１インバータＩＶ５１の出力とリード／ライト区分信号ｗｔｒｂｔおよびＸ８が入力される第７ナンドゲートＮＤ４７、前記第７ナンドゲートＮＤ４７の出力が入力される第１２インバータＩＶ５２、前記第７ナンドゲートＮＤ４７の出力と前記第１２インバータＩＶ５２の出力によって自身と接続されたＧＩＯ＿Ｘ８＜２＞のデータを出力する第５トリステートインバータＴＩＶ４５、コラムアドレスＧＡＹ＿ｒｄが入力される第１３インバータＩＶ５３、ロウアドレスＧＡＸ＿ｒｄと前記第１３インバータＩＶ５３の出力が入力される第８ナンドゲートＮＤ４８、前記第８ナンドゲートＮＤ４８の出力が入力される第１４インバータＩＶ５４、前記第１４インバータＩＶ５４の出力とリード／ライト区分信号ｗｔｒｂｔおよびＸ８が入力される第９ナンドゲートＮＤ４９、前記第９ナンドゲートＮＤ４９の出力が入力される第１５インバータＩＶ５５、前記第９ナンドゲートＮＤ４９の出力と前記第１５インバータＩＶ５５の出力によって自身と接続されたデータラインＧＩＯ＿Ｘ８＜１＞のデータを出力する第６トリステートインバータＴＩＶ４６、ロウアドレスＧＡＸ＿ｒｄが入力される第１６インバータＩＶ５６、コラムアドレスＧＡＹ＿ｒｄが入力される第１７インバータＩＶ５７、前記第１６インバータＩＶ５６と前記第１７インバータＩＶ５７の出力が入力される第１０ナンドゲートＮＤ５０、前記第１０ナンドゲートＮＤ５０の出力が入力される第１８インバータＩＶ５８、前記第１８インバータＩＶ５８の出力とリード／ライト区分信号ｗｔｒｂｔおよびＸ８が入力される第１１ナンドゲートＮＤ５１、前記第１１ナンドゲートＮＤ５１の出力が入力される第１９インバータＩＶ５９、前記第１１ナンドゲートＮＤ５１の出力と前記第１９インバータＩＶ５９の出力によって自身と接続されたデータラインＧＩＯ＿Ｘ８＜０＞のデータを出力する第７トリステートインバータＴＩＶ４７を含む。

上述した構成を有する本発明において、Ｘ３２モード、Ｘ１６モード、およびＸ８モード各々に対して用いられるパッドは自由に定めることができるが、説明の便宜上、図２のパッド部５００の３２個のパッドのうち０〜７番目までのパッドがＸ８モードで用いられ、０〜１５番目までのパッドがＸ１６モードで用いられ、０〜３１番目までのパッドがＸ３２で用いられると定義されると仮定する。

前記Ｘ３２モードのみで用いられる１６〜３１番目のパッドに対応する各信号ラインには図５の第１選択部３２１が接続され、Ｘ３２モードとＸ１６モードで用いられる８〜１５番目のパッドに対応する各信号ラインには図６の第２選択部３２２が接続され、Ｘ３２モード、Ｘ１６モード、およびＸ８モードですべて用いられる０〜７番目のパッドに対応する各信号ラインには図７の第３選択部３２３が接続される。

したがって、前記１６〜３１番目のパッドに該当する１６個の第１選択部３２１に接続されるデータラインＧＩＯ＿Ｘ３２はＧＩＯ＜１６＞〜ＧＩＯ＜３１＞である。

また、前記８〜１５番目のパッドに該当する８個の第２選択部３２２に接続されるデータラインＧＩＯ＿Ｘ３２はＧＩＯ＜８＞〜ＧＩＯ＜１５＞で、データラインＧＩＯ＿Ｘ１６＜０＞はＧＩＯ＜１６＞、ＧＩＯ＜１８＞、ＧＩＯ＜２０＞、…、ＧＩＯ＜３０＞またはＧＩＯ＜１７＞、ＧＩＯ＜１９＞、ＧＩＯ＜２１＞、…、ＧＩＯ＜３１＞であり、データラインＧＩＯ＿Ｘ１６＜１＞はその逆のＧＩＯ＜１７＞、ＧＩＯ＜１９＞、ＧＩＯ＜２１＞、…、ＧＩＯ＜３１＞またはＧＩＯ＜１６＞、ＧＩＯ＜１８＞、ＧＩＯ＜２０＞、…、ＧＩＯ＜３０＞である。

また、前記０〜７番目のパッドに該当する８個の第３選択部３２３に接続されるデータラインＧＩＯ＿Ｘ３２はＧＩＯ＜０＞〜ＧＩＯ＜７＞で、データラインＧＩＯ＿Ｘ１６＜０＞はＧＩＯ＜０＞、ＧＩＯ＜２＞、ＧＩＯ＜４＞、…、ＧＩＯ＜１４＞またはＧＩＯ＜１＞、ＧＩＯ＜３＞、ＧＩＯ＜５＞、…、ＧＩＯ＜１５＞で、データラインＧＩＯ＿Ｘ１６＜１＞はその逆のＧＩＯ＜１＞、ＧＩＯ＜３＞、ＧＩＯ＜５＞、…、ＧＩＯ＜１５＞またはＧＩＯ＜０＞、ＧＩＯ＜２＞、ＧＩＯ＜４＞、…、ＧＩＯ＜１４＞であり、データラインＧＩＯ＿Ｘ８＜０：３＞はＧＩＯ＜０：３＞、ＧＩＯ＜４：７＞、ＧＩＯ＜８：１１＞、…、ＧＩＯ＜２８：３１＞である。

このように構成された本発明に係る半導体記憶装置のデータ出力回路の動作を説明すれば次の通りである。

図８に示されたメモリ規格のように、メモリ容量と単位データ出力モード（Ｘ８、Ｘ１６、Ｘ３２）毎に用いられるロウアドレスとコラムアドレスが規定されている。前記規格では、２５６Ｍｂメモリと１Ｇｂメモリは、Ｘ１６モードとＸ８モードである場合にＸ３２モードである場合と比べて、各々ロウアドレスの１ビットＡ１２，Ａ１３を追加して該当モードでデータラインを選択するための制御信号として用いる。

したがって、本発明は、図６および図７に示すように、Ｘ１６モードである場合、前記Ａ１２に該当するロウアドレスＧＡＸ＿ｒｄによってデータラインを選択して、Ｘ８モードである場合、ロウアドレスＧＡＸ＿ｒｄとコラムアドレスのコラムアドレスＧＡＹ＿ｒｄによってデータラインを選択するように構成した。

以下、Ｘ３２、Ｘ１６、Ｘ８モード各々に伴う本発明の動作を説明すれば次の通りである。

−Ｘ３２モード−
リード命令が入力されてＸ３２モードが選択されれば、リード／ライト区分信号ｗｔｒｂｔはリードを定義するレベル（ロー）になって、Ｘ３２信号はハイレベルにイネーブルされ、Ｘ１６およびＸ８信号はローレベルにディスエーブルされる。

前記Ｘ３２がハイレベルで、リード／ライト区分信号ｗｔｒｂｔがローレベルであるため、図５の第１選択部３２１と図６の第２選択部３２２の第１モード選択部３２２−１および図７の第３選択部３２３の第１モード選択部３２３−１のトリステートインバータＴＩＶ２１，ＴＩＶ３１，ＴＩＶ４１がターンオンされる。

したがって、図５の第１選択部３２１、図６の第２選択部３２２の第１モード選択部３２２−１、および図７の第３選択部３２３の第１モード選択部３２３−１でデータラインＧＩＯ＿Ｘ３２に該当するＧＩＯ＜０：３１＞の３２ビットのデータが出力され、データ出力部４００を経てパッド部５００を介して半導体記憶装置の外部へ出力される。

−Ｘ１６モード−
リード命令が入力されてＸ１６モードが選択されれば、リード／ライト区分信号ｗｔｒｂｔはリードを定義するレベル（ロー）になって、Ｘ１６信号はハイレベルにイネーブルされ、Ｘ３２およびＸ８信号はローレベルにディスエーブルされる。

前記Ｘ１６がハイレベルで、リード／ライト区分信号ｗｔｒｂｔがローレベルであるため、ロウアドレスＧＡＸ＿ｒｄにより図６の第２選択部３２２の第２モード選択部３２２−２の第２および第３トリステートインバータＴＩＶ３２，ＴＩＶ３３のうち１つがターンオンされて、図７の第３選択部３２３の第２モード選択部３２３−２の第２および第３トリステートインバータＴＩＶ４２，ＴＩＶ４３のうち１つがターンオンされる。例えば、ロウアドレスＧＡＸ＿ｒｄがハイレベルである場合、ＴＩＶ３３，ＴＩＶ４３がターンオンされて、ロウアドレスＧＡＸ＿ｒｄがローレベルである場合、ＴＩＶ３２、ＴＩＶ４２がターンオンされる。

したがって、ロウアドレスＧＡＸ＿ｒｄがハイレベルである場合、図６の第２選択部３２２の第２モード選択部３２２−２、および図７の第３選択部３２３の第２モード選択部３２３−２を介してデータラインＧＩＯ＿Ｘ１６＜１＞が選択されて、それに該当する１６ビットのデータがデータ出力部４００を経てパッド部５００を介して半導体記憶装置の外部へ出力される。

一方、ロウアドレスＧＡＸ＿ｒｄがローレベルである場合、図６の第２選択部３２２の第２モード選択部３２２−２、および図７の第３選択部３２３の第２モード選択部３２３−２を介してデータラインＧＩＯ＿Ｘ１６＜０＞が選択されて、それに該当する１６ビットのデータがデータ出力部４００を経てパッド部５００を介して半導体記憶装置の外部へ出力される。

この時、データラインＧＩＯ＿Ｘ１６＜０＞は、ＧＩＯ＜１＞、ＧＩＯ＜３＞、ＧＩＯ＜５＞、…、ＧＩＯ＜３１＞またはＧＩＯ＜０＞、ＧＩＯ＜２＞、ＧＩＯ＜４＞、…、ＧＩＯ＜３０＞で、データラインＧＩＯ＿Ｘ１６＜１＞は、その逆のＧＩＯ＜０＞、ＧＩＯ＜２＞、ＧＩＯ＜４＞、…、ＧＩＯ＜３０＞またはＧＩＯ＜１＞、ＧＩＯ＜３＞、ＧＩＯ＜５＞、…、ＧＩＯ＜３１＞である。

−Ｘ８モード−
リード命令が入力されてＸ８モードが選択されれば、リード／ライト区分信号ｗｔｒｂｔはリードを定義するレベル（ロー）になって、Ｘ８信号がハイレベルにイネーブルされ、Ｘ３２およびＸ１６信号はローレベルにディスエーブルされる。

前記Ｘ８がハイレベルで、リード／ライト区分信号ｗｔｒｂｔがローレベルであるため、ロウアドレスＧＡＸ＿ｒｄおよびコラムアドレスＧＡＹ＿ｒｄのすべての場合の数（００，０１，１０，１１）の論理積の結果に応じて図７の第３選択部３２３の第３モード選択部３２３−３の第４〜第７トリステートインバータＴＩＶ４４〜ＴＩＶ４７のうち１つがターンオンされる。

例えば、前記コラムアドレスＧＡＹ＿ｒｄとロウアドレスＧＡＸ＿ｒｄがローレベルである場合（００）、前記第７トリステートインバータＴＩＶ４７がターンオンされる。前記コラムアドレスＧＡＹ＿ｒｄがローレベルでロウアドレスＧＡＸ＿ｒｄがハイレベルである場合（０１）、前記第６トリステートインバータＴＩＶ４６がターンオンされる。前記コラムアドレスＧＡＹ＿ｒｄがハイレベルでロウアドレスＧＡＸ＿ｒｄがローレベルである場合（１０）、前記第５トリステートインバータＴＩＶ４５がターンオンされる。前記コラムアドレスＧＡＹ＿ｒｄとロウアドレスＧＡＸ＿ｒｄがハイレベルである場合（１１）、前記第４トリステートインバータＴＩＶ４４がターンオンされる。

前記コラムアドレスＧＡＹ＿ｒｄとロウアドレスＧＡＸ＿ｒｄがローレベルである場合（００）、図７の第３選択部３２３の第３モード選択部３２３−３を介して、データラインＧＩＯ＿Ｘ８＜０＞が選択されてこれに該当する８ビットデータがデータ出力部４００を経てパッド部５００を介して半導体記憶装置の外部へ出力される。

前記コラムアドレスＧＡＹ＿ｒｄがローレベルでロウアドレスＧＡＸ＿ｒｄがハイレベルである場合（０１）、図７の第３選択部３２３の第３モード選択部３２３−３を介して、データラインＧＩＯ＿Ｘ８＜１＞に該当する８ビットデータがデータ出力部４００を経てパッド部５００を介して半導体記憶装置の外部へ出力される。

前記コラムアドレスＧＡＹ＿ｒｄがハイレベルでロウアドレスＧＡＸ＿ｒｄがローレベルである場合（１０）、図７の第３選択部３２３の第３モード選択部３２３−３を介して、データラインＧＩＯ＿Ｘ８＜２＞が選択されてこれに該当する８ビットデータがデータ出力部４００を経てパッド部５００を介して半導体記憶装置の外部へ出力される。

前記コラムアドレスＧＡＹ＿ｒｄとロウアドレスＧＡＸ＿ｒｄがハイレベルである場合（１１）、図７の第３選択部３２３の第３モード選択部３２３−３を介して、データラインＧＩＯ＿Ｘ８＜３＞に該当する８ビットデータがデータ出力部４００を経てパッド部５００を介して半導体記憶装置の外部へ出力される。

この時、データラインＧＩＯ＿Ｘ８＜０：３＞は、ＧＩＯ＜０＞、ＧＩＯ＜４＞、ＧＩＯ＜８＞、…、ＧＩＯ＜２８＞またはＧＩＯ＜１＞、ＧＩＯ＜５＞、ＧＩＯ＜９＞、…、ＧＩＯ＜２９＞またはＧＩＯ＜２＞、ＧＩＯ＜６＞、ＧＩＯ＜１０＞、…、ＧＩＯ＜３０＞またはＧＩＯ＜３＞、ＧＩＯ＜７＞、ＧＩＯ＜１１＞、…、ＧＩＯ＜３１＞のうち１つになり得る。

上述した本発明は、半導体記憶装置の周辺回路に格納されたロウアドレスまたはバンクに格納されたロウアドレスを用いずに図４の第１制御信号生成部３１０を用いて前記ロウアドレスＧＡＸ＿ｒｄを生成し、これをＸ１６モードとＸ８モードでデータラインの選択のために用いており、その理由は次の通りである。

例えば、メモリバンク０とメモリバンク１を順に活性化させて順次にリード動作を行おうとする時、前記図８のＡ１２に該当するロウアドレスが、メモリバンク０の場合はローレベルで、メモリバンク１の場合はハイレベルであると仮定すれば、前記メモリバンク１を活性化させた後、半導体記憶装置の周辺回路に格納されたロウアドレスはハイレベルを維持している。

前記周辺回路に格納されたロウアドレスを用いてメモリバンク０のデータをリードする場合、ロウアドレスが変わるようになって誤ったワードラインのデータを読み出す誤りが発生するようになる。

したがって、本発明は、図４のように、メモリバンク毎に実際リード命令が入力された場合にだけイネーブルされる命令認識信号、すなわち、ｃａｓｔ１２＜０：３＞信号を用いて各メモリバンク毎に格納されたロウアドレス（ＢＡＸ＜０：３＞）のうち実際リード命令に該当するメモリバンクのロウアドレスであるＧＡＸ＿ｒｄを判別して、これを用いてデータラインを選択するため信頼性のあるデータ出力制御が可能である。

本発明が属する技術分野の当業者は、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態で実施することができるため、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないこととして理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲、そしてその等価概念から導き出されるすべての変更または変形された形態が本発明の範囲に含まれると解釈しなければならない。

従来の技術に係る半導体記憶装置のデータ出力回路の構成を示すブロック図である。 本発明に係る半導体記憶装置のデータ出力回路の構成を示すブロック図である。 図２のデータ出力制御部の内部構成を示すブロック図である。 図３の第１制御信号生成部の構成を示す回路図である。 図３の第１選択部の内部構成を示す回路図である。 図３の第２選択部の内部構成を示す回路図である。 図３の第３選択部の内部構成を示す回路図である。 半導体記憶装置のアドレス規格を示す表である。

符号の説明

１００…メモリバンク
１１０…セルアレイ
１２０…センスアンプアレイ
３００…データ出力制御部
３１０…第１制御信号生成部
３２０…データ選択部
３２１…第１選択部
３２２…第２選択部
３２２−１，３２３−１…第１モード選択部
３２２−２，３２３−２…第２モード選択部
３２３…第３選択部
３２３−３…第３モード選択部
４００…データ出力部
５００…パッド部

Claims (29)

1. 少なくとも２種類以上の単位データ出力モードに対して単独または兼用で用いられるパッドが定められた複数のパッドと、
   メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインと、
   前記複数のデータラインのうち少なくとも１つの制御信号に該当するデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ出力制御手段と
   を含むことを特徴とする半導体記憶装置のデータ出力回路。
2. 前記複数のデータラインは、所定数のデータラインを含む複数のグループに区分されて、各グループで前記少なくとも２種類以上の単位データ出力モード各々に対して用いられるデータラインの数が定められていることを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
3. 前記データ出力制御手段は、
   ロウアドレス（Ｒｏｗ Ａｄｄｒｅｓｓ）およびリード命令が入力されればイネーブルされる命令認識信号によって前記第１制御信号を生成する第１制御信号生成部と、
   前記第１制御信号または第２制御信号に相応するデータラインのデータを選択して、前記複数のパッドのうち現在選択された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ選択部と
   を含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
4. 一回のリード命令によって出力されるデータのビット数が各々３２、１６、８である第１乃至第３単位データ出力モード兼用で用いられる半導体記憶装置において、
   前記第１乃至第３単位データ出力モードのうち１つまたは２つ以上に対して用いられるパッドが定められた複数のパッドと、
   メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインと、
   前記複数のデータラインにおいて、第１制御信号と第２制御信号のうち少なくとも１つに相応するデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ出力制御手段と
   を含むことを特徴とする半導体記憶装置のデータ出力回路。
5. 前記複数のデータラインは、少なくとも４個のデータラインを含む複数のグループに区分されて、各グループで前記第１乃至第３単位データ出力モード各々に対して用いられるデータラインの数が定められていることを特徴とする請求項４に記載の半導体記憶装置のデータ出力回路。
6. 前記データ出力制御手段は、
   ロウアドレスおよびリード命令によって、メモリバンク毎に発生した命令認識信号を用いて前記第１制御信号を生成する第１制御信号生成部と、
   前記第１制御信号と第２制御信号のうち少なくとも１つに相応するデータラインのデータを選択して、前記複数のパッドのうち現在選択された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するデータ選択部と
   を含むことを特徴とする請求項４に記載の半導体記憶装置のデータ出力回路。
7. 前記第１制御信号は、リード命令によって活性化したメモリバンクに該当するロウアドレスであることを特徴とする請求項３または６に記載の半導体記憶装置のデータ出力回路。
8. 前記第２制御信号は、リード命令によって活性化したメモリバンクに該当するコラムアドレスであることを特徴とする請求項３または６に記載の半導体記憶装置のデータ出力回路。
9. 前記第１制御信号生成部は、
   各バンク毎にロウアドレスと該当バンクに関連した命令認識信号が入力される複数の第１ナンドゲートと、
   前記複数の第１ナンドゲートの出力が入力されて、前記第１制御信号を出力する第２ナンドゲートと
   を含むことを特徴とする請求項３または６に記載の半導体記憶装置のデータ出力回路。
10. 前記データ選択部は、自身に該当する単位データ出力モードが選択されれば、自身と接続された少なくとも１つのデータラインのデータをリード／ライト区分信号、第１制御信号、および第２制御信号のうち少なくとも１つによって選択して、該当単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する複数の選択部を含むことを特徴とする請求項３または６に記載の半導体記憶装置のデータ出力回路。
11. 前記データ選択部は、
    第１単位データ出力モード信号がイネーブルされれば自身と接続されたデータラインのデータを、前記第１単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第１選択部と、
    前記第１単位データ出力モードと第２単位データ出力モードのうち１つがイネーブルされれば自身と接続されたデータラインのうち前記第１制御信号に相応するデータラインのデータを、前記第１および第２単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第２選択部と、
    前記第１単位データ出力モード、第２単位データ出力モード、および第３単位データ出力モードのうち１つがイネーブルされれば自身と接続されたデータラインのうち前記第１制御信号および第２制御信号に相応するデータラインのデータを、前記第１乃至第３単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第３選択部と
    を含むことを特徴とする請求項３または６に記載の半導体記憶装置のデータ出力回路。
12. 前記第１選択部は、リード／ライト区分信号がリードを定義するレベルであって、第１単位データ出力モード信号がイネーブルされれば自身と接続されたデータラインのデータを、前記第１単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するように構成されることを特徴とする請求項１１に記載の半導体記憶装置のデータ出力回路。
13. 前記第１選択部は、
    反転したリード／ライト区分信号と前記第１単位データ出力モード信号が入力されるナンドゲートと、
    前記ナンドゲートの出力によって自身と接続されたデータラインのデータを出力するスイッチと
    を含むことを特徴とする請求項１１に記載の半導体記憶装置のデータ出力回路。
14. 前記第２選択部は、
    前記リード／ライト区分信号がリードを定義するレベルであって、前記第１単位データ出力モード信号がイネーブルされれば自身と接続されたデータラインのデータを、前記第１単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第１モード選択部と、
    前記リード／ライト区分信号がリードを定義するレベルであって、第２単位データ出力モード信号がイネーブルされれば自身と接続された複数のデータラインのうち前記第１制御信号に相応するデータラインのデータを、前記第２単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第２モード選択部と
    を含むことを特徴とする請求項１１に記載の半導体記憶装置のデータ出力回路。
15. 前記第１モード選択部は、
    反転したリード／ライト区分信号と前記第１単位データ出力モード信号が入力されるナンドゲートと、
    前記ナンドゲートの出力によって自身と接続されたデータラインのデータを出力するスイッチと
    を含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力回路。
16. 前記第２モード選択部は、
    反転した第１制御信号、前記リード／ライト区分信号、および前記第２単位データ出力モード信号が入力される第１ナンドゲートと、
    前記第１ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第１スイッチと、
    前記第１制御信号、前記リード／ライト区分信号、および前記第２単位データ出力モード信号が入力される第２ナンドゲートと、
    前記第２ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第２スイッチと
    を含むことを特徴とする請求項１４に記載の半導体記憶装置のデータ出力回路。
17. 前記第３選択部は、
    前記リード／ライト区分信号がリードを定義するレベルであって、前記第１単位データ出力モード信号がイネーブルされれば自身と接続されたデータラインのデータを、前記第１単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第１モード選択部と、
    前記リード／ライト区分信号がリードを定義するレベルであって、前記第２単位データ出力モード信号がイネーブルされれば自身と接続された複数のデータラインのうち前記第１制御信号に相応するデータラインのデータを、前記第２単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第２モード選択部と、
    前記リード／ライト区分信号がリードを定義するレベルであって、第３単位データ出力モード信号がイネーブルされれば自身と接続された複数のデータラインのうち前記第１制御信号および前記第２制御信号に相応するデータラインのデータを、前記第３単位データ出力モードで用いられるパッドに対応する信号ラインへ出力する第３モード選択部と
    を含むことを特徴とする請求項１１に記載の半導体記憶装置のデータ出力回路。
18. 前記第１モード選択部は、
    反転したリード／ライト区分信号と前記第１単位データ出力モード信号が入力されるナンドゲートと、
    前記ナンドゲートの出力によって自身と接続されたデータラインのデータを出力するスイッチと
    を含むことを特徴とする請求項１７に記載の半導体記憶装置のデータ出力回路。
19. 前記第２モード選択部は、
    反転した第１制御信号、前記リード／ライト区分信号、および前記第２単位データ出力モード信号が入力される第１ナンドゲートと、
    前記第１ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第１スイッチと、
    前記第１制御信号、前記リード／ライト区分信号、および前記第２単位データ出力モード信号が入力される第２ナンドゲートと、
    前記第２ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第２スイッチと
    を含むことを特徴とする請求項１７に記載の半導体記憶装置のデータ出力回路。
20. 前記第３モード選択部は、
    前記第１制御信号と前記第２制御信号との論理値の場合の数各々に対して、前記リード／ライト区分信号および前記第３単位データ出力モード信号が共通で入力される複数のナンドゲートと、
    前記複数のナンドゲート各々の出力によって自身と接続されたデータラインのデータを出力する複数のスイッチと
    を含むことを特徴とする請求項１７に記載の半導体記憶装置のデータ出力回路。
21. 前記第３モード選択部は、
    前記第１制御信号と前記第２制御信号との論理積の結果、前記リード／ライト区分信号および前記第３単位データ出力モード信号が入力される第１ナンドゲートと、
    前記第１ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第１スイッチと、
    反転した第１制御信号と前記第２制御信号との論理積の結果、前記リード／ライト区分信号および前記第３単位データ出力モード信号が入力される第２ナンドゲートと、
    前記第２ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第２スイッチと、
    前記第１制御信号と反転した第２制御信号との論理積の結果、前記リード／ライト区分信号および前記第３単位データ出力モード信号が入力される第３ナンドゲートと、
    前記第３ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第３スイッチと、
    反転した第１制御信号と反転した第２制御信号との論理積の結果、前記リード／ライト区分信号および前記第３単位データ出力モード信号が入力される第４ナンドゲートと、
    前記第４ナンドゲートの出力によって自身と接続されたデータラインのデータを出力する第４スイッチと
    を含むことを特徴とする請求項１７に記載の半導体記憶装置のデータ出力回路。
22. 少なくとも２種類以上の単位データ出力モードに対して単独または兼用で用いられるパッドが定められた複数のパッドと、メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインを有する半導体記憶装置のデータ出力制御方法であって、
    リード命令に該当するメモリバンクからデータを出力させるための少なくとも１つの制御信号を獲得するステップと、
    前記獲得された少なくとも１つの制御信号に相応するデータラインを選択するステップと、
    前記選択されたデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するステップと
    を含むことを特徴とする半導体記憶装置のデータ出力制御方法。
23. 前記少なくとも１つの制御信号は、複数のメモリバンクのうちリード命令によって活性化したメモリバンクに該当するロウアドレスおよびコラムアドレスを含むことを特徴とする請求項２２に記載の半導体記憶装置のデータ出力制御方法。
24. 前記リード命令に該当するメモリバンクからデータを出力させるための少なくとも１つの制御信号を獲得するステップは、
    メモリバンク毎にロウアドレスとメモリバンク毎にリード命令が入力されればイネーブルされる命令認識信号からなる信号の組のうち、前記命令認識信号がイネーブルされた信号の組のロウアドレスを選択するステップを含むことを特徴とする請求項２２に記載の半導体記憶装置のデータ出力制御方法。
25. 前記獲得された少なくとも１つの制御信号に相応するデータラインを選択するステップは、
    前記少なくとも１つの制御信号の場合の数を組み合わせた結果、各々に対して接続された少なくとも１つ以上の互いに異なるデータラインのうち、前記獲得された少なくとも１つの制御信号に相応するデータラインを選択するステップであることを特徴とする請求項２２に記載の半導体記憶装置のデータ出力制御方法。
26. 少なくとも２種類以上の単位データ出力モードに対して単独または兼用で用いられるパッドが定められた複数のパッドと、メモリバンクのデータを前記メモリバンクの外部に伝送するための複数のデータラインを有する半導体記憶装置のデータ出力制御方法であって、
    リード命令が入力されたメモリバンクに該当するロウアドレスを検出するステップと、
    前記複数のデータラインにおいて、前記ロウアドレスおよびコラムアドレスのうち少なくとも１つに相応するデータラインを選択するステップと、
    前記選択されたデータラインのデータを、前記複数のパッドのうち現在設定された単位データ出力モードで用いられるパッドに対応する信号ラインへ出力するステップと
    を含む半導体記憶装置のデータ出力制御方法。
27. 前記複数のデータラインは、所定数のデータラインを含む複数のグループに区分されて、各グループで前記少なくとも２種類以上の単位データ出力モード各々に対して用いられるデータラインの数が定められていることを特徴とする請求項２２または２６に記載の半導体記憶装置のデータ出力制御方法。
28. 前記リード命令が入力されたメモリバンクに該当するロウアドレスを検出するステップは、
    メモリバンク毎にロウアドレスとメモリバンク毎にリード命令が入力されればイネーブルされる命令認識信号からなる信号の組のうち、前記命令認識信号がイネーブルされた信号の組のロウアドレスを検出するステップであることを特徴とする請求項２６に記載の半導体記憶装置のデータ出力制御方法。
29. 前記複数のデータラインにおいて、前記ロウアドレスおよびコラムアドレスのうち少なくとも１つに相応するデータラインを選択するステップは、
    前記ロウアドレスおよびコラムアドレスの場合の数を組み合わせた結果、各々に対して接続された複数の互いに異なるデータラインのうち前記ロウアドレスおよびコラムアドレスに相応するデータラインを選択するステップであることを特徴とする請求項２６に記載の半導体記憶装置のデータ出力制御方法。