KR100871706B1 - 클럭 미러링 스킴을 구현하는 메모리 장치 및 이를장착하는 메모리 시스템 - Google Patents

클럭 미러링 스킴을 구현하는 메모리 장치 및 이를장착하는 메모리 시스템 Download PDF

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Abstract

본 발명은 클럭 미러링 스킴을 구현하는 메모리 장치 및 이를 장착하는 메모리 시스템에 대하여 개시된다. 메모리 시스템은 제1 및 제2 데이터 입출력 모드를 지원한다. 메모리 시스템은, 보드, 보드의 제1 면에 장착되고 보드로 전달되는 클럭과 연결되는 제1 단자를 갖는 제1 패키지를 구비하는 제1 메모리 칩, 그리고 보드의 제2 면에 장착되고 보드의 관통 전극을 통하여 제1 단자와 연결되는 제2 단자를 갖는 제2 패키지를 구비하는 제2 메모리 칩을 포함한다. 제2 메모리 칩은 제1 데이터 입출력 모드일 때 제2 단자로 입력되는 클럭과 연결되고, 제2 데이터 입출력 모드일 때 제2 패키지의 제3 단자로 입력되는 클럭과 연결된다.
클럭 미러링 스킴, BGA 패키지, 데이터 입출력 모드

Description

클럭 미러링 스킴을 구현하는 메모리 장치 및 이를 장착하는 메모리 시스템{ Memory system and memory device to implement clock mirror scheme}
도 1은 전형적인 메모리 시스템을 설명하는 도면이다.
도 2a 및 도 2b는 도 1의 제1 및 제2 메모리 칩들을 설명하는 도면들이다.
도 3은 도 1의 제1 및 제2 메모리 칩들의 클럭 쌍들과 연결되는 BGA 패키지를 설명하는 도면이다.
도 4는 본 발명의 일실시예에 따른 메모리 시스템을 설명하는 도면이다.
도 5는 도 4의 제2 메모리 칩의 클럭 미러링 스킴을 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 클럭 미러링 스킴을 구현하는 메모리 장치 및 이를 장착하는 메모리 시스템에 관한 것이다.
큰 메모리 용량을 필요로 하는 메모리 시스템은 메모리 칩들을 병렬로 연결하는 아키텍쳐를 이용한다. 예를 들어, X32 데이터 입출력 밴드위스를 갖는 메모리 시스템의 경우, 32개의 데이터 핀들을 통하여 32 비트 데이터들을 병렬로 입출력하는 하나의 DRAM을 이용할 수 있다. 메모리 용량을 증대시키기 위하여, 메모리 시스 템은, 보드 양면에 2개의 DRAM을 장착하여, 각각의 DRAM을 X16 모드로 억세스한다.
도 1은 전형적인 메모리 시스템을 설명하는 도면이다. 도 1을 참조하면, 메모리 시스템(100)은 보드(110)의 상하 양면에 제1 및 제2 메모리 칩들(120, 130)이 장착된다. 제1 및 제2 메모리 칩들(120, 130) 각각은 기본적으로 X32 모드를 지원한다. 제1 메모리 칩(120)과 제2 메모리 칩(130)은 X축 방향으로 미러링된 형태로 보드(110)에 장착된다. 메모리 시스템(100)은, X32 모드를 지원하기 위하여, 제1 메모리 칩(120)으로 16 비트의 데이터 입출력 라인들(DQ)이 연결되고, 제2 메모리 칩(130)으로 16 비트의 데이터 입출력 라인들(DQ)이 연결된다. 이러한 데이터 입출력 라인 구조는, 32 비트 데이터 입출력 라인들(DQ)을 제1 및 제2 메모리 칩들(120, 130)에 동시에 연결하는 경우에 각 데이터 입출력 라인(DQ)이 2개 메모리 칩들(120, 130)의 부하를 가지게 되어 신호 충실도(signal integrity)가 나빠지기 때문에. 각 데이터 입출력 라인(DQ)이 하나의 메모리 칩(120, 130) 부하를 가지도록 하기 위함이다.
제1 메모리 칩(120)은, 도 2a에 도시된 바와 같이, 32개의 데이터 입출력 핀들(DQ0-DQ31) 마다 데이터 입출력 동작의 타이밍을 제어하는 데이터 전송 클럭들(WCK01, WCK23)과 연결된다. 데이터 전송 클럭들(WCK01, WCK23) 각각은 차동 신호 쌍으로 제공된다. 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)은 DQ0-7, DQ16-23 데이터 입출력 핀들과 연결되고, 제2 데이터 전송 클럭 쌍(WCK23, /WCK23)은 DQ8-15, DQ24-31 데이터 입출력 핀들과 연결된다. 제2 메모리 칩(130)도, 도 2b에 도시된 바와 같이, 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)은 DQ0-7, DQ16-23 데이터 입출력 핀들과 연결되고, 제2 데이터 전송 클럭 쌍(WCK23, /WCK23)은 DQ8-15, DQ24-31 데이터 입출력 핀들과 연결된다.
도 3에서, 데이터 전송 클럭 쌍들(WCK01, /WCK01. WCK23, /WCK23)은 제1 및 제2 메모리 칩들(120, 130)의 BGA 패키지 볼들을 통하여 연결된다. 제1 메모리 칩(120)에서, 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)은 B행 3열(이하, B3이라 칭한다)에 위치하는 단자와 B행 4열(이하, B4이라 칭한다)에 위치하는 단자에 각각 연결되고, 제2 데이터 전송 클럭 쌍(WCK23, /WCK23)은 B행 9열(이하, B9라 칭한다)에 위치하는 단자와 B행 10열(이하, B10이라 칭한다)에 위치하는 단자에 각각 연결되고, 커맨드 및 어드레스 전송 클럭 쌍(CK, /CK)은 N행 7열(이하, N7이라 칭한다)에 위치하는 단자와 P행 7열(이하, P7이라 칭한다)에 위치하는 단자에 각각 연결된다. 제2 메모리 칩(130) 패키지는 제1 메모리 칩(120) 패키지와 X축 방향으로 미러링된 관계에 있으므로, 제2 메모리 칩(130)의 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)은 B3 및 B4에 위치하는 단자들에 연결되고, 제2 데이터 전송 클럭 쌍(WCK23, /WCK23)은 B9 및 B10에 위치하는 단자들에 연결되고, 커멘드 및 어드레스 전송 클럭 쌍(CK, /CK)은 N7 및 P7에 위치하는 단자들에 연결된다.
제1 및 제2 데이터 전송 클럭 쌍들(WCK01, /WCK01, WCK23, /WCK23)과 커맨드 및 어드레스 전송 클럭 쌍(CK, /CK)은 보드(110) 윗면의 신호 라인들을 통해 전달되고, 제1 메모리 칩(120)의 B4, B3, B9, B10, N7, P7에 위치하는 단자들과 각각 연결된다. 그리고, 클럭들(WCK01, /WCK01, WCK23, /WCK23, CK, /CK)은 제1 메모리 칩(120)의 B4, B3, B9, B10, N7, P7에 위치하는 단자들 아래의 관통 전극 들(111,112, 113, 114, 115, 116)을 통하여 제2 메모리 칩(130)으로 전달되고, 제2 메모리 칩(130)의 B4, B3, B9, B10, N7, P7에 위치하는 단자들과 연결된다. 이에 따라, 제2 메모리 칩(130)의 클럭들(WCK01, /WCK01, WCK23, /WCK23, CK, /CK)로 전달되는 신호 라인들은 스텁(stub) 구조를 이루고, 2개 메모리 칩(120, 130) 부하를 가지게 되어, 신호 충실도가 나빠지는 문제점이 있다.
본 발명의 목적은 클럭들의 부하를 줄일 수 있는 클럭 미러링 스킴을 구현하는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 메모리 장치를 장착하는 메모리 시스템을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 제1 및 제2 데이터 입출력 모드를 지원하는 메모리 장치는, 제1 전극 패드, 제2 전극 패드, 메모리 장치의 내부 회로로 클럭을 전달하는 클럭 신호 라인, 제1 데이터 입출력 모드일 때 제어 신호에 응답하여 제1 전극 패드와 클럭 신호 라인을 연결하는 제1 스위칭부, 그리고 제2 데이터 입출력 모드일 때, 상기 제어 신호의 반전 신호에 응답하여 상기 제2 전극 패드와 클럭 신호 라인을 연결하는 제2 스위칭부를 포함한다.
본 발명의 실시예들에 따라, 제1 데이터 입출력 모드는 X16 모드로, 그리고 제2 데이터 입출력 모드는 X32 모드로 설정될 수 있다.
본 발명의 실시예들에 따라, 제1 전극 패드는 메모리 장치의 패키지 단자들 중 사용되지 않는 단자(RFU:Reserved for future use pin)와 연결되고, 제1 전극 패드와 연결되는 단자는 메모리 장치와 공유하는 다른 메모리 장치의 클럭 단자와 연결될 수 있다. 제2 전극 패드는 메모리 장치의 패키지 단자 중 클럭을 입력하는 단자일 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 제1 및 제2 데이터 입출력 모드를 지원하는 메모리 시스템은, 보드, 보드의 제1 면에 장착되고 보드로 전달되는 클럭과 연결되는 제1 단자를 갖는 제1 패키지를 구비하는 제1 메모리 칩, 그리고 보드의 제2 면에 장착되고 보드의 관통 전극을 통하여 제1 단자와 연결되는 제2 단자를 갖는 제2 패키지를 구비하는 제2 메모리 칩을 포함한다. 제2 메모리 칩은 제1 데이터 입출력 모드일 때 제2 단자로 입력되는 클럭과 연결되고, 제2 데이터 입출력 모드일 때 제2 패키지의 제3 단자로 입력되는 클럭과 연결된다.
따라서, 상술한 본 발명의 메모리 시스템은, X16 모드일 때 차동 신호들인 클럭들로 전달되는 신호 라인들이 보드의 관통 전극에 인접한 제1 및 제2 메모리 칩들의 단자들에 바로 연결되기 때문에, 스텁 효과를 줄인다. 또한, 클럭들의 신호 라인 길이에 따른 부하를 없앰으로써, 2개 메모리 칩 부하를 줄인다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 메모리 시스템을 설명하는 도면이다, 도 4를 참조하면, 메모리 시스템(400)은 보드(410)의 상하 양면에 BGA 패키지의 제1 및 제2 메모리 칩들(420, 430)이 장착된다. 제1 및 제2 메모리 칩들(420, 430) 각각은 기본적으로 X32 모드를 지원한다. 메모리 시스템(400)은 보드(410)의 윗면으로 제1 및 제2 데이터 전송 클럭 쌍들(WCK01, /WCK01, WCK23, /WCK23)과 커맨드 및 어드레스 전송 클럭 쌍(CK, /CK)이 신호 라인들을 통하여 전달된다.
제1 메모리 칩(420)에서, 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)은 B3 및 B4에 위치하는 단자와 연결되고, 제2 데이터 전송 클럭 쌍(WCK23, /WCK23)은 B9 및 B10에 위치하는 단자와 연결되고, 커맨드 및 어드레스 전송 클럭 쌍(CK, /CK)은 N7 및 P7 단자들에 연결된다.
제1 메모리 칩(420)의 B3 및 B4에 위치하는 단자들은 보드(410) 내 관통 전극들(411, 412)을 통하여 제2 메모리 칩(430)의 R행 3열(이하, R3 이라 칭한다), R행 4열(이하, R4라 칭한다)에 위치하는 단자들과 연결된다. 이에 따라, 제2 메모리 칩(430)의 R3 및 R4에 위치하는 단자들로 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)이 연결된다.
제1 메모리 칩(420)의 B9 및 B10에 위치하는 단자들은 보드(410) 내 관통 전극들(413, 414)을 통하여 제2 메모리 칩(430)의 R행 9열(이하, R9 이라 칭한다) 및 R행 10열(이하, R10이라 칭한다)에 위치하는 단자들과 연결된다. 이에 따라, 제2 메모리 칩(430)의 R9 및 R10에 위치하는 단자들로 제2 데이터 전송 클럭 쌍(WCK23, /WCK23)이 연결된다.
제1 메모리 칩(420)의 N7 및 P7에 위치하는 단자들은 보드(410) 내 관통 전극들(415, 416)을 통하여 제2 메모리 칩(430)의 D행 7열(이하, D7 이라 칭한다), C행 7열(이하, C7이라 칭한다)에 위치하는 단자들과 연결된다. 이에 따라, 제2 메모리 칩(430)의 D7 및 C7에 위치하는 단자들로 커맨드 및 어드레스 전송 클럭 쌍(CK, /CK)이 연결된다.
제2 메모리 칩들(430)은, 메모리 시스템(400)의 X16 모드를 지원하기 위하여, R3 및 R4에 위치하는 단자들로 입력되는 제1 데이터 전송 클럭 쌍(WCK01, /WCK01), R9 및 R10에 위치하는 단자들로 입력되는 제2 데이터 전송 클럭 쌍(WCK23, /WCK23) 그리고, D7 및 C7에 위치하는 단자들로 입력되는 커맨드 및 어드레스 전송 클럭 쌍(CK, /CK)을 이용한다. 여기에서, 제2 메모리 칩들(430)의 R3, R4, R9, R10, D7, C7 단자들은 사용되지 않는 단자들(RFU:Reserved for future use pins)이다.
한편, 제2 메모리 칩(430)은, 메모리 시스템(400)의 X32 모드를 지원하기 위하여, 원래의 B3 및 B4에 위치하는 단자들로 입력되는 제1 데이터 전송 클럭 쌍(WCK01, /WCK01), B9 및 B10에 위치하는 단자들로 입력되는 제2 데이터 전송 클럭 쌍(WCK23, /WCK23) 그리고, N7 및 P7에 위치하는 단자들로 입력되는 커맨드 및 어드레스 전송 클럭 쌍(CK, /CK)을 이용한다.
이러한 제2 메모리 칩(430) 내부의 클럭킹 스킴은 도 5에서 설명된다. 도 5는, 대표적으로, 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)에 대하여 설명한다. 제2 메모리 칩(430)은, 제1 메모리 칩(420, 도 4)의 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)이 연결되는 단자들 바로 아래에 미러링되는 R3 및 R4 단자들과 제2 메모리 칩(430) 내부의 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)의 신호 라인들(531, 532) 사이에 제1 스위칭부(510)를 포함한다. 제1 스위칭부(510)는 미러링 신호(MIRROR)에 응답하여 R3 및 R4 단자들과 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)의 신호 라인들(531, 532)을 연결시킨다. 미러링 신호(MIRROR)는 제2 메모리 칩(430)의 X16 모드를 지원하는 신호이다.
그리고, 제2 메모리 칩(430)은, B3 및 B4 단자들과 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)의 신호 라인들(531, 532) 사이에 반전된 미러링 신호(/MIRROR)에 응답하는 제2 스위칭부(520)를 포함한다. 제2 스위칭부(520)는 반전된 미러링 신호(/MIRROR)에 응답하여 B3 및 B4 단자들과 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)의 신호 라인들(531, 532)을 연결시킨다. 반전된 미러링 신호(/MIRROR)는 제2 메모리 칩(430)의 X32 모드를 지원하는 신호이다.
도 5의 제1 데이터 전송 클럭 쌍(WCK01, /WCK01)의 내부 클럭킹 스킴은 제2 데이터 전송 클럭 쌍(WCK23, /WCK23)과 커맨드 및 어드레스 전송 클럭 쌍(CK, /CK)에도 동일하게 적용된다.
따라서, 메모리 시스템(400, 도 4)은 X16 모드일 때, 클럭들(WCK01, /WCK01, WCK23, /WCK23, CK, /CK)로 전달되는 신호 라인들이 보드(410)의 관통 전극에 인접한 제1 및 제2 메모리 칩들(420, 430)의 단자들에 바로 연결되기 때문에, 스텁(stub) 효과를 줄인다. 또한, 종래의 제2 메모리 칩(130)의 클럭들(WCK01, /WCK01, WCK23, /WCK23, CK, /CK)의 신호 라인 길이에 따른 부하를 없앰으로써, 2개 메모리 칩(420, 430) 부하를 줄인다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 시스템은, X16 모드일 때 차동 신호들인 클럭들로 전달되는 신호 라인들이 보드의 관통 전극에 인접한 제1 및 제2 메모리 칩들의 단자들에 바로 연결되기 때문에, 스텁 효과를 줄인다. 또한, 클럭들의 신호 라인 길이에 따른 부하를 없앰으로써, 2개 메모리 칩 부하를 줄인다.

Claims (11)

  1. 제1 및 제2 데이터 입출력 모드를 지원하는 메모리 장치에 있어서,
    제1 전극 패드;
    제2 전극 패드;
    상기 메모리 장치의 내부 회로로 클럭을 전달하는 클럭 신호 라인;
    상기 제1 데이터 입출력 모드일 때, 제어 신호에 응답하여 상기 제1 전극 패드와 상기 클럭 신호 라인을 연결하는 제1 스위칭부; 및
    상기 제2 데이터 입출력 모드일 때, 상기 제어 신호의 반전 신호에 응답하여 상기 제2 전극 패드와 상기 클럭 신호 라인을 연결하는 제2 스위칭부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 제1 데이터 입출력 모드는
    상기 메모리 장치가 X16 모드인 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 제2 데이터 입출력 모드는
    상기 메모리 장치가 X32 모드인 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 제1 전극 패드는
    상기 메모리 장치의 패키지 단자들 중 사용되지 않는 단자(RFU:Reserved for future use pin)와 연결되는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 전극 패드와 연결되는 상기 단자는 상기 메모리 장치와 공유하는 다른 메모리 장치의 클럭 단자와 연결되는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 상기 제2 전극 패드는
    상기 메모리 장치의 패키지 단자 중 상기 클럭을 입력하는 단자인 것을 특징으로 하는 메모리 장치.
  7. 제1 및 제2 데이터 입출력 모드를 지원하는 메모리 시스템에 있어서,
    보드;
    상기 보드의 제1 면에 장착되고, 상기 보드로 전달되는 클럭과 연결되는 제1 단자를 갖는 제1 패키지를 구비하는 제1 메모리 칩; 및
    상기 보드의 제2 면에 장착되고, 상기 보드의 관통 전극을 통하여 상기 제1 단자와 연결되는 제2 단자를 갖는 제2 패키지를 구비하는 제2 메모리 칩을 구비하고,
    상기 제2 메모리 칩은 상기 제1 데이터 입출력 모드일 때 상기 제2 단자로 입력되는 상기 클럭과 연결되고, 상기 제2 데이터 입출력 모드일 때 상기 제2 패키지의 제3 단자로 입력되는 상기 클럭과 연결되는 것을 특징으로 하는 메모리 시스 템.
  8. 제7항에 있어서, 상기 제2 메모리 칩은
    상기 제2 단자와 연결되는 제1 전극 패드;
    상기 제3 단자와 연결되는 제2 전극 패드;
    상기 제2 메모리 칩의 내부 회로로 클럭을 전달하는 클럭 신호 라인;
    상기 제1 데이터 입출력 모드일 때, 제어 신호에 응답하여 상기 제1 전극 패드와 상기 클럭 신호 라인을 연결하는 제1 스위칭부; 및
    상기 제2 데이터 입출력 모드일 때, 상기 제어 신호의 반전 신호에 응답하여 상기 제2 전극 패드와 상기 클럭 신호 라인을 연결하는 제2 스위칭부를 구비하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서, 상기 제1 데이터 입출력 모드는
    상기 메모리 시스템이 X16 모드인 것을 특징으로 하는 메모리 시스템.
  10. 제8항에 있어서, 상기 제2 데이터 입출력 모드는
    상기 메모리 장치가 X32 모드인 것을 특징으로 하는 메모리 시스템.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서, 상기 제1 전극 패드는
    상기 제2 메모리 칩의 패키지 단자들 중 사용되지 않는 단자(RFU:Reserved for future use pin)와 연결되는 것을 특징으로 하는 메모리 시스템.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012109185A2 (en) * 2011-02-09 2012-08-16 Rambus Inc. Offsetting clock package pins in a clamshell topology to improve signal integrity
KR102219296B1 (ko) 2014-08-14 2021-02-23 삼성전자 주식회사 반도체 패키지
KR20190087893A (ko) * 2018-01-17 2019-07-25 삼성전자주식회사 클럭을 공유하는 반도체 패키지 및 전자 시스템
US10635357B2 (en) 2018-07-03 2020-04-28 Nvidia Corporation Method for overlapping memory accesses
US11043246B2 (en) 2019-04-18 2021-06-22 Samsung Electronics Co, Ltd. Memory modules including a mirroring circuit and methods of operating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963262A (ja) * 1995-08-17 1997-03-07 Fujitsu Ltd シンクロナスｄｒａｍ
KR970016609A (ko) * 1995-09-06 1997-04-28 김광호 병렬 테스트시 전원 공급 제어 회로를 구비한 반도체 검사 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02246099A (ja) * 1989-03-20 1990-10-01 Hitachi Ltd 大規模半導体集積回路装置とその欠陥救済法
US5502621A (en) * 1994-03-31 1996-03-26 Hewlett-Packard Company Mirrored pin assignment for two sided multi-chip layout
JPH09223389A (ja) * 1996-02-15 1997-08-26 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100355240B1 (ko) 2001-02-02 2002-10-11 삼성전자 주식회사 클럭 공유 양면 메모리 모듈 및 그 배선방법
US7313715B2 (en) 2001-02-09 2007-12-25 Samsung Electronics Co., Ltd. Memory system having stub bus configuration
US7102958B2 (en) * 2001-07-20 2006-09-05 Samsung Electronics Co., Ltd. Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods
JP5004385B2 (ja) 2001-08-03 2012-08-22 ルネサスエレクトロニクス株式会社 半導体メモリチップとそれを用いた半導体メモリ装置
US6681301B1 (en) * 2001-10-02 2004-01-20 Advanced Micro Devices, Inc. System for controlling multiple memory types
US7113418B2 (en) * 2003-11-04 2006-09-26 Hewlett-Packard Development Company, L.P. Memory systems and methods
KR20050099158A (ko) * 2004-04-09 2005-10-13 삼성전자주식회사 미러 패키지를 갖는 메모리 모듈
KR100551475B1 (ko) * 2004-08-31 2006-02-14 삼성전자주식회사 비주기 클록옵션을 가지는 메모리 모듈과 모듈용 메모리칩 및 허브 칩
KR100757925B1 (ko) * 2006-04-05 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력 장치 및 제어방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0963262A (ja) * 1995-08-17 1997-03-07 Fujitsu Ltd シンクロナスｄｒａｍ
KR970016609A (ko) * 1995-09-06 1997-04-28 김광호 병렬 테스트시 전원 공급 제어 회로를 구비한 반도체 검사 장치

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