KR20050099158A - 미러 패키지를 갖는 메모리 모듈 - Google Patents

미러 패키지를 갖는 메모리 모듈 Download PDF

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삼성전자주식회사
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Abstract

본 발명에서는 모듈 기판의 상하부에 실장되는 메모리 칩을 미러 패키지로 구성하고, 차동모드 신호용 핀 페어들을 핀으로 사용하지 않는 메모리 칩의 정 중앙부에 열방향으로 나란히 배열하여 차동모드 신호 전송을 이용하는 경우에 스터브 길이를 최소화하고, 반도체 메모리 소자의 고속동작시에도 신호 보전을 최대화할 수 있는 미러 패키지를 갖는 메모리 모듈이 개시된다. 상기 미러 패키지를 갖는 메모리 모듈의 구조는 양면에 볼 패드들이 배치되는 모듈 기판과, 상기 모듈 기판 양면의 상기 볼 패드들에 장착되고, 미러 패키지로 각각 구성되는 제1 및 제2 메모리 칩을 포함하고, 상기 미러 패키지는 차동모드 신호용 핀 페어들이 상기 메모리 칩의 중앙부에 열방향으로 나란히 배열되는 것을 특징으로 한다.

Description

미러 패키지를 갖는 메모리 모듈{Memory module having mirror package}
본 발명은 반도체 소자의 메모리 모듈에 관한 것으로, 보다 상세하게는 미러 핀 배열 패키지를 갖는 메모리 모듈 및 그에 따른 미러 패키지의 핀 배열방법에 관한 것이다.
최근에, 반도체 소자의 고집적화 및 고용량화를 위하여 하나의 채널에 복수 개의 메모리 칩을 모듈화하여 사용하고 있다. 메모리 모듈은 일반적으로 모듈 기판 상에 장착 또는 실장된 다수의 패키지된 메모리 칩들을 포함하며, 상기 패키지된 메모리 칩들은 모듈 기판의 각 커넥터에 전기적으로 연결되는 복수의 접속 단자들을 갖는다. 상기 실장되는 메모리 칩의 접속 단자들의 배열 형태에 따라 노말 패키지와 노말 방식에 대칭적으로 배열된 미러 패키지로 구분할 수 있다.
상기 미러 패키지는 양면 모듈기판(Double side module substrate)에 실장되는 메모리 모듈 등과 같은 반도체 소자에 적용될 수 있으며, 모듈 기판의 양면에 각각 메모리 칩을 실장할 때 모듈 기판의 양면에 형성되는 랜드(Land)와 같은 금속 배선의 배열이 일면을 기준으로 서로 대칭을 이루고, 이처럼 대칭적으로 구성된 금속 배선의 배열에 대응하여 메모리 칩 패키지의 핀 배열이 대칭되도록 구성된다.
도 1은 노멀 패키지를 갖는 메모리 모듈을 설명하기 위하여 나타내는 도면이고, 도 2는 미러 패키지를 갖는 메모리 모듈을 설명하기 위하여 나타내는 도면으로서, 첨부된 도면을 참조하여 설명한다.
먼저, 도 1을 참조하면, 노멀 패키지를 갖는 메모리 모듈은 모듈 기판(10)과 모듈 기판의 상하면에 배열되는 볼 패드들(22, 32)과, 모듈 기판의 상면 볼 패드들에 장착된 제1 메모리 칩(20)과, 모듈 기판의 하면 볼 패드들에 장착된 제2 메모리 칩(30)을 구비한다. 도 1에서 보여지는 바와 같이, 노멀 패키지로 메모리 모듈을 구현하는 경우에는 상하면의 메모리 칩을 연결하기 위하여 스터브(stub)의 길이가 길어지고 배선 공정이 복잡해지는 문제가 발생된다. 이러한 배선 공정은 연결하여야 하는 핀들의 수가 증가할수록 더욱 복잡하게 된다.
이와 같은 문제를 해결하기 위하여 메모리 모듈을 미러 패키지로 구현한 모습이 도 2에서 보여지고 있다. 미러 패키지를 갖는 메모리 모듈은 노멀 패키지로 구현되는 메모리 모듈과 마찬가지로 모듈 기판(40)과 모듈 기판의 상하면에 배열되는 볼 패드들(52, 62)과, 모듈 기판의 상면 볼 패드들에 장착된 제1 메모리 칩(50)과, 모듈 기판의 하면 볼 패드들에 장착된 제2 메모리 칩(60)을 구비하지만, 상하면의 핀 배열이 서로 대칭적으로 배열됨으로써 스터브의 길이가 최소화되는 중요한 차이점이 있다.
일반적으로 메모리 소자가 고속으로 동작함에 따라 공통모드 잡음에 영향을 적게 받도록 클럭신호 또는 데이터 스트로브를 차동모드 신호 전송방식을 이용하여 전송하고 있다. 따라서, 미러 패키지를 갖는 메모리 모듈의 경우에도 차동모드 신호용 핀 페어들을 연결하기 위하여 별도의 신호구분 회로를 구비하여야 하고, 이들의 배선을 위하여 스터브의 길이가 길어지게 되므로 미러 패키지를 효과적으로 구현할 수 없는 문제가 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결하기 위해 모듈 기판의 상하부에 실장되는 메모리 칩을 미러 패키지로 구현함에 있어 차동모드 신호용 핀 페어들을 핀으로 사용하지 않는 메모리 칩의 정 중앙부에 열방향으로 나란히 배열하여 스터브 길이를 최소화하고, 반도체 메모리 소자의 고속동작시 신호 보전을 최대화할 수 있는 미러 패키지를 갖는 메모리 모듈을 제공함에 있다.
본 발명의 다른 목적은 차동모드 신호용 핀 페어를 구성하는 제1 및 제2 핀을 메모리 칩의 정 중앙부에 열방향으로 나란히 배열하여 별도의 신호구분 회로를 구비함이 없이 차동모드 신호 전송이 가능한 미러 패키지를 갖는 메모리 모듈을 제공함에 있다.
본 발명의 또 다른 목적은 모듈 기판의 상하부에 실장되는 메모리 칩을 미러 패키지로 구성하고, 차동모드 신호용 핀 페어들을 메모리 칩의 중앙부에 최대한 가까이 서로 대칭적으로 배치하여 스터브 길이를 최소화함으로써 단순한 구조의 미러 패키지를 갖는 메모리 모듈을 제공함에 있다.
상기의 목적을 달성하기 위하여, 본 발명에 따른 미러 패키지를 갖는 메모리 모듈은 양면에 볼 패드들이 배치되는 모듈 기판과, 상기 모듈 기판 양면의 상기 볼 패드들에 장착되고, 미러 패키지로 각각 구성되는 제1 및 제2 메모리 칩을 포함하고, 상기 미러 패키지는 차동모드 신호용 핀 페어들이 상기 메모리 칩의 중앙부에 열방향으로 나란히 배열된다.
상기 차동모드 신호용 핀 페어는 포지티브 차동모드 신호가 인가되는 제1 핀과 네가티브 차동모드 신호가 인가되는 제2 핀으로 구성되고, 포지티브 차동모드 신호가 인가되는 상기 제1 핀과 네가티브 차동모드 신호가 인가되는 상기 제2 핀이 열방향으로 나란히 배열되며, 상기 차동모드 신호용 핀 페어들 각각은 열방향으로 일정거리 이격되어 배열되는 것을 특징으로 한다. 또한, 상기 차동모드 신호용 핀은 차동 클럭신호 핀 또는 차동 데이터 스트로브 핀인 것을 특징으로 한다.
상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 미러 패키지를 갖는 메모리 모듈은 양면에 볼 패드들이 배치되는 모듈 기판, 상기 모듈 기판 양면의 상기 볼 패드들에 장착되고, 미러 패키지로 각각 구성되는 제1 및 제2 메모리 칩을 포함하고, 상기 미러 패키지는 차동모드 신호용 핀 페어들이 동일 행에 서로 대칭적으로 배열되고, 상기 차동모드 신호용 핀 페어들 사이에는 다른 핀들이 배열되지 않는다.
상기 차동모드 신호용 핀 페어는 포지티브 차동모드 신호가 인가되는 제1 핀 및 네가티브 차동모드 신호가 인가되는 제2 핀으로 구성되며, 상기 포지티브 차동모드 신호가 인가되는 제1 핀들이 동일 열에 배열되고, 상기 네가티브 차동모드 신호가 인가되는 제2 핀들이 동일 열에 배열되는 것을 특징으로 한다. 또한, 상기 포지티브 차동모드 신호가 인가되는 제1 핀들 각각은 열방향으로 일정거리 이격되어 배열되고, 상기 제1 핀들과 대칭되어 상기 네가티브 차동모드 신호가 배열되며, 상기 미러 패키지를 인식할 수 있는 모드 레지스터 셋(MRS) 신호 또는 외부 핀의 전압 레벨에 따라 상기 제1 및 제2 핀이 구분되는 것을 특징으로 한다. 또한, 상기 차동모드 신호용 핀은 차동 클럭신호 핀 또는 차동 데이터 스트로브 핀인 것을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.
도 3은 후술되는 본 발명의 실시예에 적용되는 미러 패키지 핀의 범례도로서, 도 4 및 도 5에 적용되는 미러 패키지 핀의 범례를 나타낸다. 본 발명의 실시예에 따른 메모리 모듈에 사용되는 미러 패키지에서는 차동모드 신호용 핀 페어들인 차동 데이터 스트로브 핀 페어(US, /US, LS, /LS: differential data strobe) 및 차동 클럭신호 핀 페어(CK, /CK: differential CLK)가 구분되어 도시된다. 그 밖에도 스택용 핀(ST: stack pin), 어드레스 신호용 핀(A: address), 명령 신호용 핀(C: command), 기준전압 핀(VR: VRef), 전원 핀(VP: power), 그라운드 핀(VG: ground), 리셋 핀(R: reset), 접속이 없는 핀(NC: no connect), 데이터 입/출력 핀(D: data I/O pin), 상/하 데이터 마스크 핀(UM, LM: upper & lower data mask), 데이터 입/출력용 전원 핀(VP: power for data I/O) 및 데이터 입/출력용 그라운드 핀(VG: ground for data I/O)가 구분되어 도시된다.
도 4는 본 발명의 실시예에 따른 미러 패키지를 갖는 메모리 모듈에 사용되는 미러 패키지 핀 배열을 나타내는 배치도로서, 첨부된 도 4를 참조하여 구체적으로 살펴보면 다음과 같다.
도 4를 참조하면, 본 발명의 실시예에 따른 144-핀을 갖는 미러 패키지의 핀 배열은 차동모드 신호용 핀 페어들(US와 /US, LS와 /LS, CK와 /CK)을 핀으로 사용하지 않는 메모리 칩의 정 중앙부(제5열)에 열방향으로 나란히 배열한다. 핀으로 사용하지 않는 메모리 칩의 중앙부 세열(제4열, 제5열 및 제6열)은 일반적으로 패키지상의 문제로 인하여 핀으로 사용하지 않으나 일부 핀의 경우에는 볼 패드의 배치가 가능하기 때문에 메모리 칩의 정 중앙부인 제5열에 볼 패드를 형성하고, 이를 이용하여 차동모드 신호용 핀 페어들을 배치한다. 상기 차동모드 신호용 핀 페어들은 신호가 시간지연을 가지며 순차적으로 인가되는 차동 클럭신호(CLK, /CLK) 및 차동 데이터 (DQS, /DQS) 라인과 연결되는 차동 클럭신호 핀 페어(CK, /CK)와 차동 데이터 스트로브 핀 페어들(US, /US, LS, /LS)을 나타낸다.
또한, 상기 차동모드 신호용 핀 페어들 각각은 포지티브 차동모드 신호가 인가되는 제1 핀(CK, US, LS)과 네가티브 차동모드 신호가 인가되는 제2 핀(/CK, /US, /LS)이 열방향으로 나란히 배열되며, 차동 클럭신호 핀 페어(CK와 /CK)와 차동 데이터 스트로브 핀 페어들(US와 /US, LS와 /LS) 각각은 열방향으로 일정 간격이 이격되도록 배치할 수 있다. 도 4에서 보여지는 바와 같이, 본 발명의 실시예에서는 제A행 제5열에 /US 핀을 배치하고, /US 핀과 열방향으로 나란하게 제B행 제5열에 US 핀을 배치한다. 또한, 두 행을 이격하여 제E행 제5열에 /LS 핀을 배치하고, /LS 핀과 열방향으로 나란하게 제F행 제5열에 LS 핀을 배치하며, 마찬가지로 두 행을 이격하여 제I행 제5열에 CK 핀을 배치하고, CK 핀과 열방향으로 나란하게 제J행 제5열에 /CK 핀을 배치한다.
물론, 차동모드 신호용 핀 페어들이 핀으로 사용하지 않는 메모리 칩의 정 중앙부에 열방향으로 나란히 배열되는 것이라면, 도 4의 배치에 한정되지 아니하고 다양하게 응용되고 적용될 수 있음은 자명하다 할 것이다.
또한, 핀으로 사용되지 않는 메모리 칩의 중앙부 세열(제4열, 제5열 및 제6열)을 제외한 나머지 핀 영역에는 스택용 핀(ST: stack pin), 어드레스 신호용 핀(A: address), 명령 신호용 핀(C: command), 기준전압 핀(VR: VRef), 전원 핀(VP: power), 그라운드 핀(VG: ground), 리셋 핀(R: reset), 접속이 없는 핀(NC: no connect), 데이터 입/출력 핀(D: data I/O pin), 상/하 데이터 마스크 핀(UM, LM: upper & lower data mask), 데이터 입/출력용 전원 핀(VP: power for data I/O) 및 데이터 입/출력용 그라운드 핀(VG: ground for data I/O)들을 좌우로 배열한다.
이와 같이, 본 발명의 실시예에 따른 미러 패키지의 핀 배열에 의하면, 모듈 기판의 상하부에 실장되는 메모리 칩을 미러 패키지로 구성하고, 차동모드 신호용 핀 페어들을 핀으로 사용하지 않는 메모리 칩의 정 중앙부에 열방향으로 나란히 배열하여 차동모드 신호 전송을 이용하는 경우에도 스터브 길이를 최소화하고, 반도체 메모리 소자의 고속동작시 신호 보전(signal integrity)을 최대화할 수 있는 특징이 있다. 또한, 포지티브 차동모드 신호가 인가되는 제1 핀(CK, US, LS)과 네가티브 차동모드 신호가 인가되는 제2 핀(/CK, /US, /LS)을 열방향으로 나란히 배열하여 별도의 신호구분 회로를 구비함이 없이 차동모드 신호 전송이 가능하도록 한다.
도 5는 본 발명의 다른 실시예에 따른 미러 패키지를 갖는 메모리 모듈에 사용되는 미러 패키지 핀 배열을 나타내는 배치도이고, 도 6은 도 5의 미러 패키지에 적용되는 차동모드 신호용 입력버퍼를 나타내는 회로도이다.
도 5를 참조하여 본 발명의 다른 실시예에 따른 미러 패키지를 갖는 메모리 모듈에 사용되는 미러 패키지 핀 배열을 구체적으로 살펴보면 다음과 같다.
먼저, 도 5을 참조하면, 본 발명의 다른 실시예에 따른 144-핀을 갖는 미러 패키지의 핀 배열은 메모리 칩의 중앙부 세열(제4열, 제5열 및 제6열)에는 패키지상의 문제에 기인하여 핀들을 배치하지 아니하고, 차동모드 신호용 핀 페어들(US와 /US, LS와 /LS, CK와 /CK)을 메모리 칩의 중앙부에 최대한 가까이 서로 대칭적으로 배치한다. 따라서, 차동모드 신호용 핀 페어들은 메모리 칩의 중앙부에서 가장 가까운 제3열 및 제7열에 배치되고, 각 차동모드 신호용 핀 페어들은 동일 행에 서로 대칭적으로 배열된다.
상기 차동모드 신호용 핀 페어들(US와 /US, LS와 /LS, CK와 /CK)은 신호가 시간지연을 가지며 순차적으로 인가되는 차동 클럭신호(CLK, /CLK) 및 차동 데이터 (DQS, /DQS) 라인과 연결되는 차동 클럭신호 핀 페어(CK, /CK)와 차동 데이터 스트로브 핀 페어들(US, /US, LS, /LS)을 나타내며, 각 차동모드 신호용 핀 페어들은 포지티브 차동모드 신호가 인가되는 제1 핀과 네가티브 차동모드 신호가 인가되는 제2 핀으로 구성된다. 또한, 상기 차동모드 신호용 핀 페어들(US와 /US, LS와 /LS, CK와 /CK)은 포지티브 차동모드 신호가 인가되는 제1 핀들을 동일 열에 배열하고, 네가티브 차동모드 신호가 인가되는 제2 핀들을 동일 열에 배열하며, 각 차동모드 신호용 핀들은 일정간격이 이격되도록 배치한다. 예컨대, 포지티브 차동모드 신호용 핀인 US 핀을 제B행 제3열에 배치하고, 네거티브 차동모드 신호용 핀인 /US 핀을 제B행 제7열에 배치한다. 또한, US 핀과 일정간격이 이격되도록 포지티브 차동모드 신호용 핀인 LS 핀을 제F행 제3열에 배치하고, 네거티브 차동모드 신호용 핀인 /LS 핀을 제F행 제7열에 배치하며, 마찬가지로 LS 핀과 일정간격이 이격되도록 포지티브 차동모드 신호용 핀인 CK 핀을 제J행 제3열에 배치하고, 네거티브 차동모드 신호용 핀인 /CK 핀을 제J행 제7열에 배치한다. 그 결과로서 도 5에서 보여지는 바와 같이, 차동모드 신호용 핀 페어들이 메모리 칩의 중앙부로부터 가장 가깝고, 메모리 칩의 정 중앙을 중심으로 서로 대칭되도록 배치된 모습이 보여진다.
물론, 차동모드 신호용 핀 페어들이 메모리 칩의 중앙부로부터 가장 가깝고, 메모리 칩의 정 중앙을 중심으로 서로 대칭되도록 배치되는 것이라면, 도 5의 핀 배치에 한정되지 아니하고 다양하게 응용되고 적용될 수 있음은 자명하다 할 것이다.
또한, 핀으로 사용되지 않는 메모리 칩의 중앙부 세열(제4열, 제5열 및 제6열) 및 차동모드 신호용 핀 페어들(US와 /US, LS와 /LS, CK와 /CK)이 배치된 영역을 제외한 나머지 핀 영역에는 스택용 핀(ST: stack pin), 어드레스 신호용 핀(A: address), 명령 신호용 핀(C: command), 기준전압 핀(VR: VRef), 전원 핀(VP: power), 그라운드 핀(VG: ground), 리셋 핀(R: reset), 접속이 없는 핀(NC: no connect), 데이터 입/출력 핀(D: data I/O pin), 상/하 데이터 마스크 핀(UM, LM: upper & lower data mask), 데이터 입/출력용 전원 핀(VP: power for data I/O) 및 데이터 입/출력용 그라운드 핀(VG: ground for data I/O)들을 좌우로 배열한다.
상기 도 5와 같은 미러 패키지 핀 배열의 경우에 차동모드 신호를 인식할 수 있는 온-칩 스위치 장치가 필요하며, 도 6은 도 5의 미러 패키지에 적용될 수 있는 차동모드 신호용 입력버퍼의 일 예를 나타낸다.
TTL 전압 레벨의 입력을 CMOS 전압 레벨로 변환시켜 주는 상기 차동모드 신호용 입력버퍼는 제1 및 제2 트리 스테이트 버퍼(102, 104)를 이용하여 구현할 수 있다. 상기 트리 스테이트 버퍼(102, 104)는 인에이블 신호(En)가 로우(Low) 상태일 때 입력되는 데이터와 동일한 상태의 데이터를 출력패드와 연결된 출력단자를 통해 출력하며, 인에이블 신호(En)가 하이(High) 상태일 때에는 출력단자를 플로팅(Floating) 상태 즉, 하이 임피던스 상태로 유지시킨다.
상기 제1 트리 스테이트 버퍼(102)는 반전된 인에이블 신호(/En)와 연결하고, 제2 트리 스테이트 버퍼(104)는 인에이블 신호(En)와 연결한다. 또한, 제1 트리 스테이트 버퍼(102)의 플러스 단자(+)와 제2 트리 스테이트 버퍼(104)의 마이너스 단자(-)를 연결하고, 제1 트리 스테이트 버퍼(102)의 마이너스 단자(-)와 제2 트리 스테이트 버퍼의 플러스 단자(+)를 연결한다. 또한, 상기 제1 및 제2 트리 스테이트 버퍼의 출력은 반전부와 연결한다. 입력되는 인에이블 신호(En)는 미러 패키지를 인식할 수 있는 모드 레지스터 셋(MRS) 신호 또는 미리 규정된 외부 핀(MF)을 이용한 제어 신호 등이 사용될 수 있다. 상기의 구조를 갖는 차동모드 신호용 입력버퍼에 따르면 모드 레지스터 셋(MRS) 신호 또는 미리 규정된 외부 핀(MF) 등의 전압 레벨에 따라 포지티브 차동모드 신호용 제1 핀 및 네거티브 차동모드 신호용 제2 핀이 구분될 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 미러 패키지의 핀 배열에 의하면, 모듈 기판의 상하부에 실장되는 메모리 칩을 미러 패키지로 구성하고, 차동모드 신호용 핀 페어들을 메모리 칩의 중앙부에 최대한 가까이 서로 대칭적으로 배치하여 차동모드 신호 전송을 이용하는 경우에도 스터브 길이를 최소화하고, 반도체 메모리 소자의 고속동작시 신호 보전을 최대화할 수 있는 특징이 있다.
본 발명의 각 실시예에 따른 미러 패키지를 갖는 메모리 모듈에 사용되는 미러 패키지의 핀 배열은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다. 예컨대, 패키지상의 문제에 기인하여 핀들을 배치하지 아니한 영역은 반도체 메모리 소자의 용도나 용량에 따라 다양하게 설계되고 적용될 수 있으며, 차동모드 신호용 핀 페어들 이외 핀들의 배열은 본 발명의 실시예에 한정되지 아니함은 당연하다 할 것이다.
상술한 바와 같이, 본 발명은 모듈 기판의 상하부에 실장되는 메모리 칩을 미러 패키지로 구성하고, 차동모드 신호용 핀 페어들을 핀으로 사용하지 않는 메모리 칩의 정 중앙부에 열방향으로 나란히 배열하여 차동모드 신호 전송을 이용하는 경우에 스터브 길이를 최소화하고, 반도체 메모리 소자의 고속동작시 신호 보전을 최대화하는 효과를 갖는다.
또한, 본 발명은 포지티브 차동모드 신호가 인가되는 제1 핀(CK, US, LS)과 네가티브 차동모드 신호가 인가되는 제2 핀(/CK, /US, /LS)을 열방향으로 나란히 배열하여 별도의 신호구분 회로를 구비함이 없이 차동모드 신호 전송을 가능케하는 효과를 갖는다.
또한, 본 발명은 모듈 기판의 상하부에 실장되는 메모리 칩을 미러 패키지로 구성하고, 차동모드 신호용 핀 페어들을 메모리 칩의 중앙부에 최대한 가까이 서로 대칭적으로 배치하여 차동모드 신호 전송을 이용하는 경우에 스터브 길이를 최소화하고, 반도체 메모리 소자의 고속동작시 신호 보전을 최대화하는 효과를 갖는다.
도 1은 노멀 패키지를 갖는 메모리 모듈을 설명하기 위하여 나타내는 도면
도 2는 미러 패키지를 갖는 메모리 모듈을 설명하기 위하여 나타내는 도면
도 3은 본 발명의 실시예에 적용되는 미러 패키지 핀의 범례도
도 4는 본 발명의 실시예에 따른 미러 패키지를 갖는 메모리 모듈에 사용되는 미러 패키지의 핀 배열을 나타내는 배치도
도 5는 본 발명의 다른 실시예에 따른 미러 패키지를 갖는 메모리 모듈에 사용되는 미러 패키지 핀 배열을 나타내는 배치도
도 6은 도 5의 미러 패키지에 적용되는 차동모드 신호용 입력 버퍼를 나타내는 회로도
<도면의 주요부분들에 대한 참조 부호들의 설명>
ST : 스택용 핀 A : 어드레스 신호용 핀
C : 명령 신호용 핀 VR : 기준전압 핀
VP : 전원 핀 VG : 그라운드 핀
NC : 접속이 없는 핀 D : 데이터 입/출력 핀
US, /US, LS, /LS : 차동 데이터 스트로브 핀
UM, LM : 상/하 데이터 마스크 핀
CK, /CK : 차동 클럭신호 핀
VP : 데이터 입/출력용 전원 핀
VG : 데이터 입/출력용 그라운드 핀

Claims (11)

  1. 양면에 볼 패드들이 배치되는 모듈 기판; 및
    상기 모듈 기판 양면의 상기 볼 패드들에 장착되고, 미러 패키지로 각각 구성되는 제1 및 제2 메모리 칩을 포함하고,
    상기 미러 패키지는 차동모드 신호용 핀 페어들이 상기 메모리 칩의 중앙부에 열방향으로 나란히 배열되는 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
  2. 제 1항에 있어서,
    상기 차동모드 신호용 핀 페어는 포지티브 차동모드 신호가 인가되는 제1 핀과 네가티브 차동모드 신호가 인가되는 제2 핀으로 구성되는 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
  3. 제 1항에 있어서,
    상기 차동모드 신호용 핀 페어는 포지티브 차동모드 신호가 인가되는 제1 핀과 네가티브 차동모드 신호가 인가되는 제2 핀이 열방향으로 나란히 배열되는 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
  4. 제 1항에 있어서,
    상기 차동모드 신호용 핀 페어들 각각은 열방향으로 일정거리 이격되어 배열되는 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
  5. 제 1항에 있어서,
    상기 차동모드 신호용 핀은 차동 클럭신호 핀 또는 차동 데이터 스트로브 핀인 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
  6. 양면에 볼 패드들이 배치되는 모듈 기판; 및
    상기 모듈 기판 양면의 상기 볼 패드들에 장착되고, 미러 패키지로 각각 구성되는 제1 및 제2 메모리 칩을 포함하고,
    상기 미러 패키지는 차동모드 신호용 핀 페어들이 동일 행에 서로 대칭적으로 배열되고, 상기 차동모드 신호용 핀 페어들 사이에는 다른 핀들이 배열되지 않는 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
  7. 제 6항에 있어서,
    상기 차동모드 신호용 핀 페어는 포지티브 차동모드 신호가 인가되는 제1 핀 및 네가티브 차동모드 신호가 인가되는 제2 핀으로 구성되는 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
  8. 제 7항에 있어서,
    상기 포지티브 차동모드 신호가 인가되는 제1 핀들이 동일 열에 배열되고, 상기 네가티브 차동모드 신호가 인가되는 제2 핀들이 동일 열에 배열되는 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
  9. 제 7항에 있어서,
    상기 포지티브 차동모드 신호가 인가되는 제1 핀들 각각은 열방향으로 일정거리 이격되어 배열되고, 상기 제1 핀들과 대칭되어 상기 네가티브 차동모드 신호가 배열되는 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
  10. 제 7항에 있어서,
    상기 미러 패키지를 인식할 수 있는 모드 레지스터 셋(MRS) 신호 또는 외부 핀의 전압 레벨에 따라 상기 제1 및 제2 핀이 구분되는 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
  11. 제 6항에 있어서,
    상기 차동모드 신호용 핀은 차동 클럭신호 핀 또는 차동 데이터 스트로브 핀인 것을 특징으로 하는 미러 패키지를 갖는 메모리 모듈.
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