TWI398939B - 用於耦接信號至堆疊之半導體晶粒及或自堆疊之半導體晶粒耦接信號之結構及方法 - Google Patents

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Description

用於耦接信號至堆疊之半導體晶粒及或自堆疊之半導體晶粒耦接信號之結構及方法
本發明係關於半導體產品，且更特定言之，在一或多個實施例中，係關於在已封裝積體電路器件中投送信號至堆疊之半導體晶粒及/或自堆疊之半導體晶粒投送信號。
積體電路之高效能、低成本、日益小型化及較大封裝密度長期以來一直為電子工業之目標。為了滿足對較小電子產品之需求，存在持續驅動力來增強已封裝微電子器件之效能而同時減小印刷電路板上的此等器件之高度及表面積或「佔據面積」。然而，減小高效能器件之大小由於複雜積體電路需要較多焊墊而為困難的，此情況導致較大封包及較多外部端子(諸如，球狀柵格陣列)及因此較大之佔據面積。一種用於增加在給定佔據面積內之積體電路器件之組件密度的技術為將一個積體電路半導體晶粒堆疊於另一晶粒之頂部。
雖然堆疊之晶粒積體電路的使用已大大增加了給定佔據面積之電路密度，但將晶粒彼此耦接及耦接至外部端子可能成問題。一種方法為使用線結合(wire-bond)，其中將微型線附接至晶粒上之焊墊且附接至外部可存取端子。然而，線結合可為困難、耗時且高價的，因為一個晶粒可上覆於另一晶粒之焊墊，因此使該等晶粒不可存取。亦可需要圍繞晶粒周邊對自一個晶粒延伸至另一晶粒之線進行佈線。為緩解此等問題，已開發出「覆晶」技術，其中將第一晶粒之焊墊附接至諸如仲介(interposer)之器件，經由各別導電元件而將其附接至一堆疊於第一晶粒頂部之第二晶粒的焊墊。該等導電元件可包含各種組態之微小導電凸塊、球、行或柱。藉此將第一晶粒電性且機械地耦接至第二晶粒。不幸地，覆晶封裝要求第一晶粒為第二晶粒之鏡像。因此，必須布置並製造兩個獨立半導體晶粒，雖然該布置任務相對簡單。又，覆晶封裝可能過度增加封裝晶粒之成本、時間及複雜性。
互連堆疊之晶粒之另一方法為使用「貫通晶圓(through-wafer)」互連。在此方法中，諸如「通道」之導電路徑延伸穿過晶粒，以使第一晶粒之焊墊與第二晶粒(堆疊於第一晶粒之頂部)之對應焊墊電耦接。此方法之一個優點在於其允許僅設計並製造一單一晶粒。然而，此方法之缺點包括：形成導電路徑之時間、費用及複雜性，及可被導電路徑消耗的晶粒之表面積。雖然有此等缺點，但貫通晶圓封裝運作得極好，尤其對於耦接至兩個晶粒上之相同焊墊及/或自兩個晶粒上之相同焊墊耦接的信號(諸如，記憶體器件、資料及位址信號)而言。然而，在必須耦接獨立信號至每一晶粒上之對應焊墊及/或自每一晶粒上之對應焊墊耦接獨立信號之情形下，通常必須為兩個信號提供一額外焊墊。又，在晶粒上製造一投送電路以耦接信號至適當焊墊及/或自適當焊墊耦接信號。此外，提供第二焊墊及通道以耦接一用以控制該投送電路之信號至晶粒中之一者。結果可為外部端子(諸如所需焊墊)之數目的不良增長，此情況可過度增加積體電路之佔據面積。
因此，需要最小化堆疊之晶粒、貫通晶圓封裝積體電路所需之外部端子之數目。
圖1中展示一使用習知配置的一對堆疊之晶粒10、20之橫截面。晶粒10、20彼此相同，且因此二者已具有相同參考數字。雖然在圖1中僅展示用於4個信號之焊墊，但晶粒10、20中之每一者包括複數個焊墊。特定地，晶粒10、20包括：一對襯墊30、32，其用於接收各別晶片選擇(sCS、CS)信號；一對襯墊36、38，其用於接收各別晶粒上終端(sODT、ODT)信號；一對襯墊40、42，其用於接收各別時脈啟用(sCKE、CKE)信號；及一對襯墊46、48，其用於耦接至各別已知阻抗(sZQ、ZQ)以用於校正資料輸出緩衝器(未圖示)之終端阻抗，該等資料輸出緩衝器輸出信號至資料匯流排襯墊(未圖示)。襯墊30至48經由稱為「球狀柵格陣列」的導電球之柵格(通常指示於54處)而耦接至基板50上之各別導體。每對中之襯墊30至48中之一者耦接至各別通道60、62、64、66。第二球狀柵格陣列68耦接形成於下部晶粒10中之導電路徑60-66至上部晶粒20之焊墊30-48中的各別者。上部晶粒20亦可含有此等導電路徑60-66，使得相同晶粒可用作下部晶粒10或上部晶粒20。然而，上部晶粒20中之導電路徑60-66並未用於耦接任何信號。
如上文所提及，一晶粒除包括圖1中展示之焊墊30-48之外通常亦可包括大量焊墊(未圖示)。舉例而言，此等焊墊可耦接信號至並聯之晶粒10、20及/或自並聯之晶粒10、20耦接信號(諸如，記憶體器件中之位址及資料信號)。在此狀況下，可針對每一信號而使用單一焊墊，且下部晶粒10之每一焊墊可經由各別通道(未圖示)而耦接至上部晶粒20之對應焊墊。
如圖1中進一步展示，每對中之焊墊30-48中之兩者耦接至多工器70、72、74、76之各別輸入，該等多工器中之一者係針對襯墊30-48中之每對而提供。(雖然在圖1中以簡圖形式展示多工器70-76及其他組件，但應理解，該等組件製造於半導體晶粒10、20中之每一者中)。多工器70-76之互補控制端子經耦接以自控制襯墊80及自反相器82接收控制信號。高阻抗電阻器86將控制襯墊80偏壓至接地。電阻器86可為任何類型之電阻器件，但其通常為一經偏壓為接通(ON)以經由高阻抗而耦接襯墊80至接地的薄通道電晶體。因此，在圖1中展示之先前技術組態中，除用於為兩個晶粒10、20所共有之信號(諸如，資料及位址信號以及時脈及控制信號)的焊墊之外共使用9個焊墊30-48、80。
每對中之焊墊30-48中之一者由各別多工器70-76耦接至其輸出。處於「作用中」的每對中之特定焊墊30-48取決於施加至多工器70-76之控制端子的信號之狀態。基板50含有耦接至供應電壓Vcc之接觸襯墊90。襯墊90由球狀柵格陣列54耦接至下部晶粒10之焊墊80。因此，下部晶粒10中之多工器70-76及反相器82接收一使其耦接sCS、sODT、sCKE及sZQ襯墊至製造於晶粒10中之電路的高位準信號。上部晶粒20之焊墊80保持未耦接且因此偏壓於低位準，使得上部晶粒20中之多工器70-76耦接CS、ODT、CKE及ZQ襯墊至製造於晶粒20中之電路。因此，CS、ODT及CKE信號可分別經由焊墊30、36、40及基板50上之接觸襯墊100、106及110而施加至下部晶粒10，且獨立CS、ODT及CKE信號可分別經由焊墊32、38、42及接觸襯墊102、108及112而施加至下部晶粒10。此外，基板50上之兩個校正電阻器120、122耦接於各別接觸襯墊116、118與接地之間。此等接觸襯墊116、118由球狀柵格陣列54分別耦接至sZQ及ZQ襯墊46、48。因此，電阻器120耦接至製造於下部晶粒10中之電路，且電阻器122耦接至製造於上部晶粒20中之電路。
雖然展示於圖1中之先前技術之技術適用於許多應用，然而(諸如)出於上文所解釋之原因，需要儘可能消除焊墊30-48、80中之許多者。圖2中展示的根據本發明之一項實施例之技術可用於消除控制焊墊80。圖2展示與圖1中展示之晶粒10、20大體相似的一對晶粒140、150。此外，晶粒140、150安裝於與圖1中展示之基板50大體相似之基板160上。實際上，基板160可與基板50不同，因為基板160可省略用於供應控制信號至多工器70-76之接地接觸襯墊90(圖1)。
晶粒140、150可藉由包括一具有耦接至sZQ襯墊46之輸入及耦接至多工器70-76及反相器82之輸出的控制電路170而與圖1中展示之晶粒10、20不同。控制電路170偵測襯墊46是否處於作用中，例如，有效地用於晶粒140或150。若如此，則控制電路170使多工器70-76分別耦接sCS襯墊30、sODT襯墊36、sCKE襯墊40及sZQ襯墊46至內部電路152。若控制電路170判定sZQ襯墊46不處於作用中，則該控制電路170使多工器70-76分別耦接CS襯墊32、ODT襯墊38、CKE襯墊42及ZQ襯墊48至內部電路152。
在圖2中展示之實施例中，控制電路170藉由偵測耦接至襯墊46之電阻器120之存在(亦即，sZQ襯墊46是否外部結合)而偵測sZQ襯墊46處於作用中。下部晶粒140之sZQ襯墊46外部結合，使得電阻器120耦接至下部晶粒140之sZQ襯墊46。因此，控制電路170輸出一高位準信號以使下部晶粒140中之多工器70-76分別耦接下部晶粒140之sCS襯墊30、sODT襯墊36、sCKE襯墊40及sZQ襯墊46至內部電路152。在上部晶粒150之sZQ襯墊46未外部結合之限度內，電阻器120不會耦接至上部晶粒150之sZQ襯墊46。因此，上部晶粒150之sZQ襯墊46向左浮動，使得上部晶粒150中之控制電路170輸出一低位準信號以使上部晶粒150中之多工器70-76耦接上部晶粒150之CS襯墊32、ODT襯墊38、CKE襯墊42及ZQ襯墊48至內部電路152。
雖然圖2中展示之實施例使用控制電路170來判定sZQ襯墊46是否處於作用中，但在其他實施例中，其可判定襯墊30-42中之另一襯墊是否處於作用中。舉例而言，控制電路170可具有耦接至sCS襯墊30之輸入。回應於收到於sCS襯墊30處接收之適當晶片選擇信號(此指示晶粒為底部晶粒140)，控制電路170將輸出一「高位準」以使多工器70-76分別耦接sCS襯墊30、sODT襯墊36、sCKE襯墊40及sZQ襯墊46至內部電路152。亦可使用其他「s」襯墊。
圖3中展示控制電路170之一項實施例。如圖3中所展示，控制電路180可包括由一對NAND閘186、188形成且具有耦接至sZQ襯墊46之輸入的正反器182。至正反器182之第二輸入接收一PwrUpRst信號，該信號為低位準以重設處於開機之正反器182。sZQ襯墊46亦經由PMOS電晶體190而耦接至供應電壓Vcc，該PMOS電晶體190由耦接至NAND閘194之輸出的反相器192之輸出控制。NAND閘194具有接收PwrUpRst信號之一個輸入及一接收NAND閘186之輸出的第二輸入。如圖2中所展示，NAND閘186之輸出亦施加至反相器82及多工器70-76。
在操作中，處於開機之低位準PwrUpRst信號使反相器192輸出低位準，該低位準接通電晶體190以將sZQ襯墊46偏壓於高位準。同時，低位準PwrUpRst信號重設正反器182，藉此使其輸出低位準。此低位準將NAND閘194之輸出維持於高位準，以使電晶體190在PwrUpRst信號返至非作用中高位準狀態之後導電。若sZQ襯墊46未外部結合，則該襯墊46保持浮動，藉此使正反器182繼續輸出低位準。如上文所解釋，當施加至反相器82(圖2)及多工器70-76之信號為低位準時，多工器70-76耦接CS襯墊32、ODT襯墊38、CKE襯墊42及ZQ襯墊48至內部電路152。在另一方面，若sZQ襯墊46外部結合，則sZQ襯墊46經由電阻器120而耦接至接地。電阻器120具有一足夠低之電阻以致其將至正反器182之輸入拉至低位準，藉此使正反器182輸出高位準。如上文所解釋，當施加至反相器82(圖2)及多工器70-76之信號為高位準時，多工器70-76耦接sCS襯墊30、sODT襯墊36、sCKE襯墊40及sZQ襯墊46至內部電路152。以此方式，控制電路180可判定sZQ襯墊46是否處於作用中，且視襯墊30-48在下部晶粒140中還是在上部晶粒150中而耦接正確襯墊30-48至內部電路152。
亦如圖3中所展示，ZQ襯墊48亦經由PMOS電晶體198而耦接至供應電壓Vcc。提供此電晶體198以使得ZQ襯墊48之電容性阻抗匹配sZQ襯墊46之電容性阻抗，但該電晶體198不執行其他功能。
自前述內容應瞭解，雖然本文中已出於說明之目的而描述本發明之特定實施例，但可在不脫離本發明之精神及範疇的情況下進行各種修改。因此，除了由所附申請專利範圍限制之外，本發明不受限制。
10．．．晶粒
20．．．晶粒
30．．．襯墊
32．．．襯墊
36．．．襯墊
38．．．襯墊
40．．．襯墊
42．．．襯墊
46．．．襯墊
48．．．襯墊
50．．．基板
54．．．球狀柵格陣列
60．．．導電路徑
62．．．導電路徑
64．．．導電路徑
66．．．導電路徑
68．．．球狀柵格陣列
70．．．多工器
72．．．多工器
74．．．多工器
76．．．多工器
80．．．控制襯墊
82．．．反相器
86．．．高阻抗電阻器
90．．．接觸襯墊
100．．．接觸襯墊
102．．．接觸襯墊
106．．．接觸襯墊
108．．．接觸襯墊
110．．．接觸襯墊
112．．．接觸襯墊
116．．．接觸襯墊
118．．．接觸襯墊
120．．．校正電阻器
122．．．校正電阻器
140．．．晶粒
150．．．晶粒
152．．．內部電路
160．．．基板
170．．．控制電路
180．．．控制電路
182．．．正反器
186．．．NAND閘
188．．．NAND閘
190．．．PMOS電晶體
192．．．反相器
194．．．NAND閘
198．．．PMOS電晶體
PwrUpRst．．．信號
Vcc．．．供應電壓
圖1為一對經習知配置及組態之堆疊之半導體晶粒的橫截面圖。
圖2為根據本發明之一實施例而配置並組態之一對堆疊之半導體晶粒的橫截面圖。
圖3為可用於圖1中展示之堆疊之半導體晶粒中的控制電路之實施例之邏輯及示意圖。
30．．．襯墊
32．．．襯墊
36．．．襯墊
38．．．襯墊
40．．．襯墊
42．．．襯墊
46．．．襯墊
48．．．襯墊
54．．．球狀柵格陣列
60．．．導電路徑
62．．．導電路徑
64．．．導電路徑
66．．．導電路徑
68．．．球狀柵格陣列
70．．．多工器
72．．．多工器
74．．．多工器
76．．．多工器
82．．．反相器
100．．．接觸襯墊
102．．．接觸襯墊
106．．．接觸襯墊
108．．．接觸襯墊
110．．．接觸襯墊
112．．．接觸襯墊
116．．．接觸襯墊
118．．．接觸襯墊
120．．．校正電阻器
122．．．校正電阻器
140．．．晶粒
150．．．晶粒
152．．．內部電路
160．．．基板
170．．．控制電路

Claims (25)

  1. 一種半導體晶粒，其包含：一電路；至少部分地穿過該晶粒延伸之複數個導電路徑；一第一組外部端子；一第二組外部端子，該第二組外部端子之該等端子中之每一者與該第一組外部端子之該等外部端子中之一各別一者成對，該第二組外部端子之該等外部端子中之每一者耦接至該等導電路徑中之一各別一者；複數個多工器，其中該等多工器中之每一者耦接至來自該第一組外部端子及該第二組外部端子之一各別外部端子對，該等多工器中之每一者包括一控制端子及耦接至該第一組外部端子及該第二組外部端子之該等外部端子中之各別者的各別輸入端子，該等多工器中之每一者可操作以耦接該第一組外部端子之該各別外部端子或該第二組外部端子之該各別外部端子至該電路；及一控制電路，其具有一耦接至該第一組外部端子之該等外部端子中之一者的輸入，該控制電路可操作以判定其耦接該第一組外部端子之該外部端子是否處於作用中，且至少部分地回應於此而施加一信號至該等多工器之該等控制端子，從而使該等多工器耦接該第一組外部端子之該等外部端子或該第二組外部端子之該等外部端子至該電路。
  2. 如請求項1之半導體晶粒，其中該控制電路進一步可操 作以判定該第一組外部端子之該外部端子是否處於非作用中，且回應於此而施加一信號至該等多工器之該等控制端子，從而使該等多工器耦接該第二組外部端子之該等外部端子至該電路。
  3. 如請求項1之半導體晶粒，其中該第一組外部端子之該等外部端子與該等導電路徑中之任一者隔離。
  4. 如請求項1之半導體晶粒，其中該控制電路可操作以基於該外部端子偏壓至之一電壓位準而判定該第一組外部端子之該外部端子是否處於作用中。
  5. 如請求項4之半導體晶粒，其中該控制電路可操作以基於該第一組外部端子之該外部端子耦接至之一電阻之值而判定該第一組外部端子之該外部端子是否處於作用中。
  6. 如請求項4之半導體晶粒，其中該控制電路包含：一正反器，其具有一耦接至該第一組外部端子之該外部端子之輸入及一耦接至該等多工器之該等控制輸入之輸出，該正反器回應於該第一組外部端子之該外部端子經偏壓至一第一電壓而被置於一第一狀態中，該正反器在該第一狀態中可操作以施加一信號至該等多工器之該等控制端子，從而使該等多工器耦接該第一組外部端子之該等外部端子至該電路；及一偏壓電路，其可操作以將該第一組外部端子之該外部端子偏壓至不同於該第一電壓之一電壓。
  7. 如請求項6之半導體晶粒，其進一步包含一重設電路， 該重設電路耦接至該正反器之一輸入且可操作以將該正反器置於一不同於該第一狀態之第二狀態中。
  8. 一種半導體器件，其包含：一第一半導體晶粒，其包含：一電路；至少部分穿過該晶粒延伸之複數個導電路徑；一第一組外部端子；一第二組外部端子，該第二組外部端子之該等外部端子中之每一者與該第一組外部端子之該等外部端子中之一各別一者成對，該第二組外部端子之該等外部端子中之每一者耦接至該等導電路徑中之一各別一者；複數個多工器，其中該等多工器中之每一者耦接至來自該第一組外部端子及該第二組外部端子之一各別外部端子對，該等多工器中之每一者包括一控制端子及耦接至該第一組外部端子及該第二組外部端子之該等外部端子中之各別者的各別輸入端子，該等多工器中之每一者可操作以耦接該第一組外部端子之該各別外部端子或該第二組外部端子之該各別外部端子至該電路；一控制電路，其具有一耦接至該第一組外部端子之該等外部端子中之一者的輸入，該控制電路可操作以判定其耦接的該第一組外部端子之該外部端子是否處於作用中，且至少部分地回應於此而施加一信號至該 等多工器之該等控制端子，從而使該等多工器耦接該第一組外部端子之該等外部端子或該第二組外部端子之該等外部端子至該電路；及一第二半導體晶粒，其堆疊於該第一半導體晶粒上，該第二半導體晶粒包含：一電路；一第一組外部端子；一第二組外部端子，該第二組外部端子之該等外部端子中之每一者與該第一組外部端子之該等外部端子中之一各別一者成對，該第二組外部端子之該等外部端子中之每一者耦接至該第一晶粒中的該等導電路徑中之一各別一者；複數個多工器，其中該等多工器中之每一者耦接至來自該第一組外部端子及該第二組外部端子之一各別外部端子對，該等多工器中之每一者包括一控制端子及耦接至該第一組外部端子及該第二組外部端子之該等外部端子中之各別者的各別輸入端子，該等多工器中之每一者可操作以耦接該第一組外部端子之該各別外部端子或該第二組外部端子之該各別外部端子至該電路；一控制電路，其具有一耦接至該第一組外部端子之該等外部端子中之一者的輸入，該控制電路可操作以判定其耦接之該第一組外部端子之該外部端子是否處於作用中，且至少部分地回應於此而施加一 信號至該等多工器之該等控制端子，從而使該等多工器耦接該第二組外部端子之該等外部端子至該電路；及一組電導體，其耦接該第一半導體晶粒之該第一組外部端子及該第二組外部端子至各別外部可存取端子。
  9. 如請求項8之半導體器件，其中該等晶粒中之每一者中之該電路包含一記憶體器件。
  10. 如請求項8之半導體器件，其中該第二半導體晶粒與該第一半導體晶粒相同。
  11. 如請求項8之半導體器件，其中該第一晶粒之該第一組外部端子與該等導電路徑中之任一者隔離。
  12. 如請求項8之半導體器件，其中該等晶粒中之每一者中之該控制電路可操作以基於該第一組外部端子之該外部端子偏壓至之一電壓位準而判定該第一組外部端子之該外部端子是否處於作用中。
  13. 如請求項8之半導體晶粒，其中該控制電路可操作以基於該外部端子耦接至之一電阻之值而判定該第一組之該外部端子是否處於作用中。
  14. 一種電子總成，其包含：一基板，其具有複數個電觸點對；及一第一半導體晶粒，其安裝於該基板上，該第一半導體晶粒包含：一電路； 複數個導電路徑，其至少部分地穿過該晶粒延伸；一第一組外部端子，該第一組外部端子之該等外部端子中的每一者耦接至該等電觸點之一各別對中之該等觸點中之一者；一第二組外部端子，其與該第一組外部端子之外部端子成對，該第二組外部端子之該等外部端子中之每一者耦接至該等導電路徑中之各別者且耦接至該等電觸點之一各別對中之另一觸點；複數個多工器，其耦接至該第一組外部端子及該第二組外部端子之各別外部端子對，該等多工器中之每一者包括一控制端子及耦接至該第一組外部端子及該第二組外部端子之外部端子的各別輸入端子，該等多工器中之每一者可操作以耦接該第一組外部端子之該外部端子或該第二組外部端子之該外部端子至該電路；一控制電路，其具有一耦接至該第一組外部端子之該等外部端子中之一者的輸入，該控制電路可操作以判定其耦接至該第一組外部端子之該外部端子是否處於作用中，且至少部分地回應於此而施加一信號至該等多工器之該等控制端子，從而使該等多工器耦接該第一組外部端子之該等外部端子至該電路；及一第二半導體晶粒，其堆疊於該第一半導體晶粒上，該第二半導體晶粒包含：一電路； 一第一組外部端子；一第二組外部端子，其與該第一組外部端子之外部端子成對，該第二組外部端子之該等外部端子耦接至該第一晶粒之該等導電路徑中之各別者；複數個多工器，其耦接至該第一組外部端子及該第二組外部端子之各別外部端子對，該等多工器中之每一者包括一控制端子及耦接至該第一組外部端子及該第二組外部端子之外部端子的各別輸入端子，該等多工器中之每一者可操作以耦接該第一組之該外部端子或該第二組之該外部端子至該電路；及一控制電路，其具有一耦接至該第一組外部端子之該等外部端子中之一者的輸入，該控制電路可操作以判定其耦接之該第一組外部端子之該外部端子是否處於作用中，且至少部分地回應於此而施加一信號至該等多工器之該等控制端子，從而使該等多工器耦接該第二組外部端子之該等外部端子至該電路。
  15. 如請求項14之電子總成，其中該等晶粒中之每一者中之該電路包含一記憶體器件。
  16. 如請求項14之電子總成，其中該第二半導體晶粒與該第一半導體晶粒相同。
  17. 如請求項14之電子總成，其中該第一晶粒之該第一組外部端子與該等導電路徑中之任一者隔離。
  18. 如請求項14之電子總成，其進一步包含一耦接至一第一 對電觸點之該等電觸點中之每一者的各別電阻器，該第一對之該等電觸點中之一者耦接至該第一組外部端子之該外部端子，其中該第一半導體晶粒中之該控制電路耦接至該第一組之該外部端子。
  19. 如請求項14之電子總成，其中該控制電路可操作以基於該控制電路耦接至之一電阻之值而判定該第一組外部端子之該外部端子是否處於作用中。
  20. 如請求項14之電子總成，其中該等晶粒中之每一者中之該控制電路可操作以基於該外部端子偏壓至之一電壓位準而判定該第一組外部端子之該外部端子是否處於作用中。
  21. 如請求項14之電子總成，其中該控制電路可操作以基於該第一組外部端子之該外部端子耦接至之一電阻之該值而判定該第一組外部端子之該外部端子是否處於作用中。
  22. 一種耦接信號至一第一半導體晶粒及一堆疊於該第一半導體晶粒上之第二半導體晶粒之方法，該方法包含：直接耦接信號至該第一晶粒上之第一組外部端子及第二組外部端子及/或自該第一晶粒上之第一組外部端子及第二組外部端子直接耦接信號；經由該第一晶粒而耦接信號至該第二晶粒上之一第二組外部端子及/或自該第二晶粒上之一第二組外部端子經由該第一晶粒耦接信號；在該等半導體晶粒中之每一者中判定該第一組外部端 子之一各別外部端子是否處於作用中；若該第一組外部端子之該外部端子經判定為處於作用中，則耦接該第一組外部端子至該半導體晶粒中之電路；及若該第一組外部端子之該外部端子經判定為不處於作用中，則耦接該第二組外部端子至該半導體晶粒中之電路。
  23. 如請求項22之方法，其中在該等半導體晶粒中之每一者中判定該第一組外部端子之一各別外部端子是否處於作用中的該動作包含判定一耦接至該第一組外部端子之該各別外部端子之電阻之值。
  24. 如請求項22之方法，其中在該等半導體晶粒中之每一者中判定該第一組外部端子之一各別外部端子是否處於作用中的該動作包含判定該第一組外部端子之該各別外部端子的一電壓之量值。
  25. 如請求項22之方法，其中在該等半導體晶粒中之每一者中判定該第一組外部端子之一各別外部端子是否處於作用中的該動作包含判定一信號是否經施加至該第一組外部端子之該各別外部端子。
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