JP2006286688A - 半導体装置 - Google Patents

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Abstract

【課題】 多種類のパッケージの組立てに対応できる半導体装置を提供する。
【解決手段】 半導体装置１の中央部には、第１のボンディングパッド４が半導体装置１の長手方向（図１中Ｘ方向）に複数個一列に渡って配置されている。そして、半導体装置１の短手方向（図１中Ｙ方向）にある両端部のうち一端部には、第２のボンディングパッド５が半導体装置の長手方向に複数個一列に渡って配置されている。半導体装置１の短手方向にて相対する第１のボンディングパッド４と第２のバンディングパッド５とは配線６で接続されている。
【選択図】 図１

Description

本発明は、例えばDRAM（Dynamic Random Access Memory）のような半導体装置に関する。
DRＡＭのような半導体装置にはＦＢＧＡ（Fine pitch Ball Grid Array），ＴＳＯＰ（Thin Small Outline Package）など、多くの種類のパッケージがある。図１４にＦＢＧＡの断面構成例を示し、図１５にＴＳＯＰの断面構成例を示す。
図１４に示すようにＦＢＧＡでは、半導体装置１０１の周囲に電気配線基板１０２が配置され、電気配線基板１０２の裏面にボール状の外部端子１０３が接続されている。この外部端子１０３は、電気配線基板１０２の表面に接続されたボンディングワイヤ１０４を介して半導体装置１０１のボンディングパッド１０５と接続されている。
一方、ＴＳＯＰは、ＬＯＣ（Lead On Chip）構造をとる場合、図１５に示すように、半導体装置１０１の表面からリードフレーム１０６をパッケージ外部に延出した構造であり、半導体装置表面のボンディングパッド１０５とリードフレーム１０６の端部とがボンディングワイヤ１０４で接続されている。なお、ＤＲＡＭは、パッケージの小型化、およびメモリの高速化、高集積化に伴い、ＬＯＣ構造が多く用いられている。
図１４及び図１５から分かるように、ＦＢＧＡの場合はボンディングパッドを半導体装置の端部（周辺部）に配置し、ＴＳＯＰの場合は半導体装置の中央部にボンディングパッドを配置している。
図１６は一般的なＤＲＡＭのパッド配置の例を示している。この図のように、ＤＲＡＭではメモリ領域２０１は半導体装置の中央部以外の領域に形成され、周辺回路領域２０２は半導体装置の中心線に沿って設けられている。このため、ＴＳＯＰを製造する場合は、図１６のような一般的なパッド配置をとるＤＲＡＭをそのまま使用することができた。
しかし、ＦＢＧＡのパッケージの場合、ボンディングパッドが半導体装置の中央部に存在していると、ボンディングパッドと電気配線基板とを接続するワイヤの長さが長くなるため、ボンディングが困難になる。また、ＦＢＧＡでは半導体装置の上に別の半導体装置を積層するタイプがあり、ボンディングパッドが半導体装置の中央部に存在しないものが要求されていた。
このため、ＦＢＧＡ用パッケージに対しては、図１７に示すような、ボンディングパッド２０３が半導体装置の端部（周辺部）に配置された半導体装置を新たに開発していた。
また、特許文献１に記載されているように、半導体装置の表面の中央部と周辺部にそれぞれパッドが配置されている半導体装置もあった。
特開２００１−３５８３０５公報
上述したように、パッケージの種類ごとに、パッド配置の異なる半導体装置を開発する必要があった。このため、パッケージの種類ごとに半導体装置を設計及び管理しなければならず、製品の設計及び管理が煩雑になっていた。
なお、引用文献１に記載の半導体装置は、フリップチップ方式の半導体装置であり、半導体装置の表面の中央部に、半田バンプを乗せるパッドが配置され、半導体装置の周辺部に、テスト用のダミーパッドが配置されていることを特徴とする半導体装置である。すなわち、半導体装置の中央部と周辺部にパッドが配置されているものの、一種類の半導体装置で複数種類のパッケージの組立てに対応できることを目的として半導体装置の中央部と周辺部のそれぞれにパッドを配置したものではない。また、半導体装置周辺部のパッドは半導体装置のテスト時にのみ使用されるもので、ボンディングに使用されるパッドではない。
そこで本発明は、上述した課題に鑑み、多種類のパッケージの組立てに対応できる半導体装置を提供することを目的とする。
上記目的を達成するために本発明では、半導体装置の中央部にボンディング用の第１のパッドが配列され、その半導体装置の端部にボンディング用の第２のパッドが配列されており、第１のパッドと第２のパッドとが配線で接続されている。
このような半導体装置を用いれば、例えばＴＳＯＰのような中央のパッドを必要とするパッケージについては第１のパッドを使用して組み立てることができ、ＦＢＧＡのような端のパッドを必要とするパッケージは第２のパッドを使用して組み立てることが可能である。
本発明によれば、一種類の半導体装置で複数種類のパッケージの組立てに対応することができる。
次に、本発明の実施の形態について図面を参照して説明する。ここでは、半導体装置としてＤＲＡＭを例に挙げる。
図１は本発明の一実施形態による半導体装置を示す平面図である。
この図に示す半導体装置１は、長方形の半導体基板上にメモリとこれに対して読み出しと書き込みを行う制御回路とを形成したものである。図１に示すように、メモリ領域２は半導体装置１の中央部以外に設けられ、制御回路領域３は半導体装置１の中央部に設けられている。
この半導体装置１の中央部には、第１のボンディングパッド４が半導体装置１の長手方向（図１中Ｘ方向）に複数個一列に渡って配置されている。そして、半導体装置１の短手方向（図１中Ｙ方向）にある両端部のうち一端部には、第２のボンディングパッド５が半導体装置の長手方向に複数個一列に渡って配置されている。半導体装置１の短手方向にて相対する第１のボンディングパッド４と第２のバンディングパッド５とは配線６で接続されている。これにより、両方のボンディングパッド４，５が同一機能のパッドとなっている。ここで、同一機能のパッドとは、例えば、一方の第１のボンディングパッド４が入力信号用パッドである場合、他方の第２のボンディングパッド５も入力信号用パッドであることを意味する。図１では、パッドが完全に一直線に並んでいるが、パッドの並びが直線から多少ずれても本発明から逸脱しないことは言うまでもない。
なお、図１では第１のボンディングパッド４や第２のボンディングパッド５を描いた四角の中にＡ、Ｂ、ＣまたはＤの記号を記入してある。記号ＡのパッドはＶＤＤ（供給側の電源）として使用され、記号ＢのパッドはＶＳＳ（接地側の電源）として使用され、記号ＣのパッドはＤＱ（信号の入力と出力）のために使用され、記号ＤのパッドはＡＰ（信号の入力だけ）のために使用されるものである。図１から分かるように、配線６で繋がった第１のボンディングパッド４と第２のボンディングパッド５に記入されている記号は同じ記号となっている。つまり、配線６で繋がった第１のボンディングパッド４と第２のボンディングパッド５とは同一機能のパッドであることが分かる。
また、上述した配線６は第１のボンディングパッド４と第２のボンディングパッドの間を最短距離で結ぶために、図１に示したようにメモリ領域２上に直線状に形成されている。ＤＲＡＭでは通常、ボンディングパッド４，５間のメモリ領域２にメモリアレイが存在するため、配線６は、そのメモリアレイを構成する配線層とは別の配線層に設けることが適当である。例えば、半導体基板表面から第２配線層までをメモリセルのための配線に使用している場合は、第３配線層を新規に追加し、この第３配線層にボンディングパッド４，５間を接続する配線を設ければよい。なお、新規の配線層を設けずに、半導体基板表面から第２配線層までの間で、図２に示すようにメモリ領域２の配線（不図示）を避けながら配線６を引き回してボンディングパッド４，５間を接続することも可能である。但し、この方法は、ボンディングパッド４，５間の配線長が長くなって配線抵抗が大きくなり、高速動作には向かないため、低速動作で使用する半導体装置のみに有効である。
以上のような半導体装置１を用いれば、例えばＴＳＯＰのような中央のパッドを必要とするパッケージについては第１のボンディングパッド４を使用して組み立てることができ、ＦＢＧＡのような端のパッドを必要とするパッケージは第２のボンディングパッド５を使用して組み立てることができる。つまり、本実施形態によれば、一種類の半導体装置で多種類のパッケージに対応することが可能となる。
次に、ボンディングパッド４，５に接続する回路について述べる。
２つのボンディングパッド４，５は電気的に等価であるため、ボンディングパッド４，５のどちらか一方に所望の回路を接続すればよい。例えば、図３に示すように、入力回路７は、半導体装置１の中央部に配置された第１のボンディングパッド４にのみ配置される。但し、出力回路についてはボンディングパッド４，５間の配線６の抵抗が影響し、どちらか一方に出力回路を接続しただけでは所望の特性を満足しない場合がある。例えば、図４に示すように、半導体装置１の中央部に配置された第１のボンディングパッド４のみに出力回路として出力ＭＯＳ−ＦＥＴを配置した場合、中央部の第１のボンディングパッド４にワイヤをボンディングする場合と端部の第２のボンディングパッド５にワイヤをボンディングする場合とで出力特性が大きく異なる。この理由は次のとおりである。図４において、パッド４，５間の配線６の距離が２０００μｍ程度の場合、配線６の幅が５μｍ程度、配線６のシート抵抗が１００ｍΩ/□とすると、配線６の抵抗は４０Ω程度となる。出力ＭＯＳ−ＦＥＴの抵抗は、ＭＯＳの定数（例えばドレイン−ソース間を繋ぐゲートの太さ（幅）Ｗ）に依存するが、この抵抗値を５０Ω（Ｗ＝１００μｍ）とすると、第１のボンディングパッド４を使用した場合の出力抵抗は出力ＭＯＳ−ＦＥＴの抵抗のみが影響するため５０Ωであり、第２のボンディングパッド５を使用した場合の出力抵抗は出力ＭＯＳ−ＦＥＴの抵抗と配線６の抵抗との両方になるため９０Ωである。この結果、１．８倍の差が生じてしまう。これを防ぐために次のような方法が考えられる。
ａ）配線６の配線幅を太くする
ｂ）出力ＭＯＳ−ＦＥＴのゲートの太さ（幅）をヒューズなどで変更可能とし、第２のボンディングパッド５を使用する際はゲートの太さＷ（ＭＯＳの定数）を大きくして出力ＭＯＳ−ＦＥＴの抵抗を小さくする
ｃ）出力ＭＯＳ−ＦＥＴを半分に分割して、第１のボンディングパッド４と第２のボンディングパッド５のそれぞれに配置する（図５）
上記ａ）の方法を採用する際はピン容量が増加するので、ピン容量規格を満足する範囲で適用するとよい。この方法の別の例として、例えば、第１のボンディングパッド４と第２のボンディングパッド５をワイヤで接続する方法も考えられる。この例は１つのボンディングパッド内に複数のワイヤがボンディングできるようにパッド面積が十分に大きいものに有効である。
上記ｂ）の方法は出力ＭＯＳ−ＦＥＴのサイズ変更を伴うため、半導体装置１の面積に余裕がある場合に適用できる。また、この方法は中央部の第１のボンディングパッド４を使用するか端部の第２のボンディングパッド５を使用するかを、パッケージ組立て前にヒューズで設定、もしくはパッケージ組立て時にボンディングオプションで設定する必要がある。なお、ボンディングオプションとは、特定のパッドの接続状態（ＶＳＳあるいはＶＤＤのパッドに繋ぐなど）で設定を変更することをいう。
上記ｃ）の方法では、出力ＭＯＳ−ＦＥＴを半分に分割した時、分割後の出力ＭＯＳ−ＦＥＴの抵抗は元の２倍となる。この抵抗値を１００Ω（Ｗ＝５０μｍ）とすると、ボンディングパッド４，５間の距離が２０００μｍで、ボンディングパッド４，５間を繋ぐ配線６の幅が５μｍで、配線６のシート抵抗が１００ｍΩ/□の条件では、中央部のボンディングパッド４を使用した場合と端部のボンディングパッド５を使用した場合の両方とも、出力抵抗は５８．３Ω［＝（100×40）/（140＋100）］である。つまり、図４のように出力回路を第１のボンディングパッド４のみに配置した場合で、かつ、この第１のボンディングパッド４にボンディングする場合の出力抵抗に対し、図５の場合の出力抵抗は１．１６倍で済む。したがって、図４のように出力回路を第１のボンディングパッド４のみに配置した場合で、かつ、この第１のボンディングパッド４にボンディングする場合の出力抵抗と同等の出力抵抗に抑えたければ、ＭＯＳの定数、例えばソース−ドレイン間を繋ぐゲートの太さＷを１．１６倍にすればよい。これにより、半導体装置１の面積増加を抑えつつ、出力抵抗を低減することができる。
ここで、図６及び７に、上記ｃ）の方法の具体例を示す。
図６及び７に示すように、半導体装置１の中央部における第１のボンディングパッド４と、半導体装置１の端部における第２のボンディングパッド５は配線で接続され、ボンディングパッド４，５には、それぞれ、ＭＯＳ−ＦＥＴ８が接続されている。各ＭＯＳ―ＦＥＴ８は、電源電位と接地電位との間に直列に接続されたＰチャネルトランジスタとＮチャネルトランジスタとを有している。第１のボンディングパッド４と第２のボンディングパッド５の各々には、各ＭＯＳ―ＦＥＴ８におけるＰチャネルトランジスタ及びＮチャネルトランジスタののドレインが接続されている。
第１のボンディングパッド４にドレインが接続されたＰチャネルトランジスタのゲートは、直列に接続された遅延調整用の抵抗９と出力バッファ１０とを介して、出力制御回路１１に接続され、第１のボンディングパッド４にドレインが接続されたＮチャネルトランジスタのゲートもまた、直列に接続された遅延調整用の抵抗１２と出力バッファ１３とを介して、出力制御回路１１に接続されている。遅延調整用の抵抗９は、出力バッファ１３から、中央と端部のそれぞれのＭＯＳ−ＦＥＴ８までの遅延を揃えるため、出力バッファ１３から端部のＭＯＳ−ＦＥＴ８までの配線抵抗に準じた抵抗に設定されている。
さらに、図６の例では、第２のボンディングパッド５にドレインが接続されたＰチャネルトランジスタのゲートは、直列に接続された遅延調整用の抵抗９と出力バッファ１０との間に接続され、第２のボンディングパッド５にドレインが接続されたＮチャネルトランジスタのゲートも、直列に接続された遅延調整用の抵抗１２と出力バッファ１３との間に接続されている。
一方、図７の例では、第２のボンディングパッド５にドレインが接続されたＰチャネルトランジスタのゲートは、出力バッファ１０と同一の出力バッファ１４を介して、出力制御回路１１に接続され、第２のボンディングパッド５にドレインが接続されたＮチャネルトランジスタのゲートも、出力バッファ１３と同一の出力バッファ１５を介して、出力制御回路１１に接続されている。
このような構成では、一つの出力制御回路１１から同一の出力制御信号を、半導体装置１の中央部における第１のボンディングパッド４に接続されたＭＯＳ−ＦＥＴ８と、半導体装置１の端部における第２のボンディングパッド５に接続されたＭＯＳ−ＦＥＴ８とに同一のタイミングで与えることができる。
図７の構成の場合、出力バッファ１０，１３，１４，１５のゲート容量はＭＯＳ−ＦＥＴ８のそれに比べ小さく、配線遅延（τ＝ＣＲ）が図６の構成に比べ小さくなる。このため、特性に問題なければ、抵抗９，１２を省略することも可能である。
以下に、本発明の別の実施形態について説明する。
上述した実施形態の場合、図３に示すように、半導体装置１の中央部に配置された第１のボンディングパッド４の数と、半導体装置１の端部に配置された第２のボンディングパッド５の数は同じになっているが、これは異なっていても問題ない。図８に、半導体装置１の中央部よりも端部の方がボンディングパッドの数が多い場合を示す。この図から分かるように、半導体装置１の端部に記号Ａと記号Ｂのパッドが追加されている。前述したとおり、記号ＡのパッドはＶＤＤ（供給側の電源）として使用され、記号ＢはＶＳＳ（接地側の電源）として使用される。図１６のように中央に主要回路があるＤＲＡＭでも、一部の回路が端に存在し、これに伴い、一部のパッドが端に存在するレイアウトがある。そのようなレイアウトに図８の例を適用すると有効である。
また、ボンディングパッドの配置についてもパッケージから規定される制約以外は特に制約されない。例えば、図９に示すＡ〜Ｄの記号から分かるように、半導体装置１の中央部における第１のボンディングパッド４の用途と、これに相対するように半導体装置１の端部に配置された第２のボンディングパッド５の用途を異ならせてもよい。また、図１に示した実施形態では、半導体装置１の中央部における第１のボンディングパッド４と半導体装置１の端部における第２のボンディングパッド５とは相対する位置に存在しているが、図１０に示すように、配線６で接続される第１のボンディングパッド４と第２のボンディングパッド５の位置は図中Ｘ方向に互いにずれていてもよい。この形態は、半導体装置１の中央部のパッドを使用するパッケージが要求するパッド配置と、半導体装置１の端部のパッドを使用するパッケージが要求するパッド配置とが異なる場合に、それぞれのパッケージにとって最適なパッド配置にすることが可能になる点で有益である。但し、配線６で接続される中央部の第１のボンディングパッド４と端部の第２のボンディングパッド５とを相対する位置に配置することに問題がない場合はボンディングパッド４，５のＸ方向の座標が揃っている方が次の点で都合がよい。中央部のボンディングパッド４にプローブを当てるように設計されたプローブカードは、Ｘ方向の座標が同じである端部のボンディングパッド５にも使用することができる。このため、半導体装置１の端部のボンディングパッド５にプローブの針痕が少ないことを顧客が要求する場合で、プローブ検査を複数回実施する際は、大部分のプローブ検査を中央部のボンディングパッド４で実施し、端部のボンディングパッド５には１回だけにすれば、図１１に示すように、顧客の使用する端部のボンディングパッド５に付く傷痕５ａを最小限に抑えることが可能になる。これは、パッケージ組立て時に、プローブ検査で傷痕が極めて少ないパッドを使用できるため、ボンディングが容易となる効果を奏する。
また、図３に示した実施形態では、半導体装置１の中央部に第１のボンディングパッド４を複数配置し、半導体装置１の一端部に第２のボンディングパッド５を複数配置したが、図１２に示すように、各々の第２のボンディングパッド５を半導体装置１の両端部に交互に振り分けて配置してもよい。この形態では、端部におけるパッド間隔を広くとる必要があるパッケージにも対応することが可能となる。
以上説明した形態では、半導体装置１の中央部と端部に配置された全てのボンディングパッドを接続することを想定しているが、一部のボンディングパッドのみを接続する構成も考えられる。例えば、図１３に示すように、ＤＱ用パッド（記号Ｃのパッド）のみが半導体装置１の中央部だけでなく端部にも配置され、中央部と端部のＤＱ用パッドが配線６で接続されている。これは、電源パッド（記号ＡとＢのパッド）とアドレスパッド（記号Ｄのパッド）は半導体装置１の中央部で使用すればよく、ＤＱ用パッドのみが半導体装置１の端部で使用することが要求されるパッケージに有効である。
本発明の一実施形態による半導体装置を示す平面図である。 本発明の他の実施形態による半導体装置を示す平面図である。 図１の半導体装置のボンディングパッドに入力回路を接続した例を示す図である。 図１の半導体装置の中央部のボンディングパッドに出力回路を接続した例を示す図である。 図１の半導体装置の中央部のボンディングパッドと端部のボンディングパッドにそれぞれ、出力ＭＯＳ−ＦＥＴを半分に分割して配置した例を示す図である。 図５に示した方法の具体例を示す図である。 図５に示した方法の具体例を示す図である。 図１の半導体装置の端部に電源用のパッドを追加した例を示す図である。 図１の半導体装置の中央部における第１のボンディングパッドの用途と、これに相対するように半導体装置の端部に配置された第２のボンディングパッドの用途を異ならせた例を示す図である。 本発明の他の実施形態による半導体装置であって、配線で接続される中央部の第１のボンディングパッドと端部の第２のボンディングパッドとを相対する位置に配置しない例を示す図である。 図１の半導体装置の中央部における第１のボンディングパッドとこれに相対するように半導体装置の端部に配置された第２のボンディングパッドとに対してプローブ検査を実施する例を示す図である。 本発明の他の実施形態による半導体装置であって、半導体装置の両端部に第２のボンディングパッドを交互に振り分けて配置した例を示す図である。 本発明の他の実施形態による半導体装置であって、ＤＱ用パッドのみを半導体装置の中央部だけでなく端部にも配置した例を示す図である。 ＦＢＧＡの構成例を示す断面図である。 ＴＳＯＰの構成例を示す断面図である。 従来の半導体装置のボンディングパッドを示す平面図である。 従来の半導体装置のボンディングパッドを示す平面図である。
符号の説明
１ 半導体装置
２ メモリ領域
３ 周辺回路領域
４ 第１のボンディングパッド
５ 第２のボンディングパッド
６ 配線
７ 入力回路
８ MOS-FET
９、１２ 遅延調整用の抵抗
１０、１３、１４、１５ 出力バッファ

Claims (4)

  1. 半導体装置の中央部に配列されたボンディング用の複数の第１のパッドと、該半導体装置の端部に配列されたボンディング用の複数の第２のパッドと、前記第１のパッドと前記第２のパッドとを接続する配線と、を有する半導体装置。
  2. 出力回路が半分に分割され、分割された出力回路の一方が前記第１のパッドに接続され、他方が前記第２のパッドに接続されている、請求項１に記載の半導体装置。
  3. 分割された出力回路の各々に同一の制御信号を与える制御回路を有する、請求項２に記載の半導体装置。
  4. 前記出力回路はMOS-FETである、請求項２または３に記載の半導体装置。
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