JP2013131738A - 半導体装置 - Google Patents

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Abstract

【課題】複数の貫通電極の間に配線する構造を有する半導体装置において、配線のための領域を確保する。
【解決手段】複数のコアチップ（メモリセルアレイ）が積層される半導体装置において、コアチップやインターフェースチップは、複数の貫通電極１１０により電気的に接続される。貫通電極１１０と貫通電極１１０の間には、信号線１５０や電源線１５４が設置される。電源貫通電極１１０ＰのパッドＰＰは、配線層において隣接する電源線１５４と接続される。このパッドＰＰは、電源線１５４の延伸方向における幅が、延伸方向と直交する方向における幅よりも大きい。
【選択図】図１０

Description

本発明は半導体装置に関し、特に、半導体装置における貫通電極の構成に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置に要求される記憶容量は年々増大している。近年においては、この要求を満たすため複数の半導体チップを積層し、シリコン基板に設けられた貫通電極（TSV:Through Silicon Via）を介してこれらを電気的に接続する方法が提案されている（特許文献１、２参照）。
特開２０１１−８６７７３号公報 特開２０１０−１５３４９２号公報
貫通電極は、コマンドやアドレスなどの信号を伝送するための貫通電極（以下、「信号貫通電極」とよぶ）と、電源電圧を伝送するための貫通電極（以下、「電源貫通電極」とよぶ）に分類される。これらの貫通電極は半導体装置の多層配線層に形成された「パッド」とよばれる電極端子を含み、貫通電極は、このパッドを介して近傍の配線と接続される。電源貫通電極のパッドは、積層された複数の半導体チップに電源電圧を安定的に供給するために、信号貫通電極のパッドよりも大きな面積が必要である。
複数の信号貫通電極と複数の電源貫通電極を含む複数の貫通電極は半導体チップ上で２次元整列される。貫通電極配置領域における多層配線層では、複数の貫通電極のそれぞれにパッドが形成されており、これら複数のパッドの間に信号線や電源線などの各種配線が設置される。ここで、上述のとおり、電源貫通電極のパッドは、信号貫通電極のパッドよりも面積が大きい。したがって、これら複数の貫通電極が配置された領域の多層配線層では、電源貫通電極のパッドによって、貫通電極と貫通電極の間に配置できる配線の本数が限定されることになる。
本発明に係る半導体装置は、半導体基板と、半導体基板を貫通する複数の貫通電極と、複数の貫通電極の間に設置される配線を備える。貫通電極は、貫通電極の一部として形成されるパッドを介して配線と接続される。パッドは、配線の延伸方向である第１の方向における幅が第１の方向と直交する第２の方向における幅よりも大きい形状を有する。
本発明によれば、複数の貫通電極の間に配線する構造を有する半導体装置において、配線のための領域を確保しやすくなる。
本発明の一実施形態における半導体装置の模式図である。 ＤＲＡＭの一例としてある一つのチャネルの構成を示すブロック図である。 本発明の一実施形態における半導体装置の断面図である。 信号貫通電極の構造図である。 比較例として一般的に想定される電源貫通電極の構造図である。 比較例における配線の模式図である。 本発明の一実施形態における電源貫通電極の第１の構造図である。 本発明の一実施形態における電源貫通電極の第２の構造図である。 本発明の一実施形態における配線の模式図である。 本発明の一実施形態における配線の詳細な構造図である。 図７、８に示した電源貫通電極の変形例の構造図である。 本発明の他の実施形態における半導体装置の断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の一実施形態における半導体装置１００の模式図である。図１に示す半導体装置１００は、揮発性の記憶機能を有する４個のＤＲＡＭ（Dynamic Random Access Memory）１０を１つのチップ（半導体チップ；単にチップと呼ぶ）上に配置した、いわゆるワイドＩＯＤＲＡＭである。ここで、４個のＤＲＡＭ１０をそれぞれチャネル１，２，３，４とよぶ。それぞれのチャネル１〜４は、データＤａｔａ、コマンドＣＭＤ、アドレスＡＤＤおよびクロックＣＫを送受信する複数の信号端子と複数の電源電圧が供給される複数の電源端子とを含む端子群を有する。なお、複数の電源端子をチャネル１〜４ごとに設ける代わりに、チャネル１〜４で複数の電源端子を共有する構成とすることもできる。この場合、複数の共有された電源端子は、チャネル１〜４の端子群内に分散して配置される。このような構成により、それぞれのチャネル１〜４は、互いに独立にデータ、コマンドおよびアドレスをチップ外部と送受信することができる。すなわち、それぞれのチャネル１〜４は、対応する後述の制御回路により、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に制御することができる。
図１に示すとおり、４つのチャネル１〜４がそれぞれ含む端子群１１ａ〜１１ｄは、チップの中央部に集中的に設置される。本実施形態における端子群１１ａ〜１１ｄを構成する複数の端子１１０は、チャネルごとに６行×５０列にて格子状に整列している。したがって、４チャネル全体としては、１２行×１００列の合計１２００個の端子１１０が含まれることになる。なお、後述のとおり、これら複数の端子のそれぞれは、対応する貫通電極、具体的には、信号貫通電極または電源貫通電極、に接続されている。すなわち、図１のチップの中央部の端子群の下部には、複数の信号貫通電極と複数の電源貫通電極が、ｘ方向とｙ方向の２次元的に並んで形成されている。
図２は、図１のＤＲＡＭ１０の一例としてチャネル１の構成を示すブロック図である。なお、本実施例では、他のチャネル２〜４についても、図２に示したチャネル１と実質的に同一の構成を有するものとする。
リード／ライト制御部１０２には、半導体装置１００の外部端子から、コマンドＣＭＤ、アドレスＡＤＤ、クロックＣＫが供給される。また、外部電圧ＶＤＤ，ＶＳＳもリード／ライト制御部１０２に供給される。リード／ライト制御部１０２は、内部電圧生成回路及びアクセスコントロール回路を含む。内部電圧生成回路は外部電圧ＶＤＤ，ＶＳＳから各種の内部電圧を生成し、アクセスコントロール回路はコマンドＣＭＤ、アドレスＡＤＤ、クロックＣＫにしたがってメモリセルアレイ１０４にアクセスする。
メモリセルアレイ１０４は、複数のワード線およびビット線を含み、それらの交点にあるメモリセルがデータを保持する。リード／ライト制御部１０２は、コマンドＣＭＤやアドレスＡＤＤ、クロックＣＫにしたがって、ワード線やビット線を選択的に活性化することにより、所望のメモリセルへの読み書きを実行する。
メモリセルアレイ１０４は、リード／ライト制御部１０２、入出力回路１０６を介して、外部装置とデータＤＱを送受する。入出力回路１０６は、外部電圧ＶＤＤＱ，ＶＳＳＱが供給され、データＤＱの入出力を制御する。ライトデータは、入出力回路１０６からリード／ライト制御部１０２を介して、メモリセルアレイ１０４の所望のメモリセルに書き込まれる。リードデータは、メモリセルアレイ１０４からリード／ライト制御部１０２、入出力回路１０６を介して外部に出力される。ここで、図２では、説明を簡単にするため、１つのデータＤＱを転送経路、すなわち、１つの入出力回路１０６と１つのデータ端子ＤＱのみを示したが、複数の転送経路が配置されていてもよい。一例として、チャネル１には、１２８本のデータ転送経路を配置してもよい。この構成では、チャネル１は、同時に１２８個のデータＤＱを外部と送受信することができる。
以下、コマンドＣＭＤ、アドレスＡＤＤ、クロックＣＫおよびデータＤＱをまとめて「信号」、外部電圧ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱを「電源」とよぶ。
図３は、図１に示した半導体装置を含む積層半導体装置２００の模式的な断面構造図である。半導体装置２００は、３つのチップが積層された構造を有する。すなわち、下層側から順に、チップＣ０，Ｃ１，Ｃ２が積層されている。チップＣ０は、例えば半導体装置２００を制御するＳＯＣ（System on Chip；コントローラチップ）であり、チップＣ１（スライスＳ０）とチップＣ２（スライスＳ１）は、図１に示した半導体装置１００を含むメモリチップである。半導体装置２００は、チップＣ０，Ｃ１，Ｃ２が一体的にパッケージングされたシステムである。チップＣ０を除く、チップＣ１およびチップＣ２で構成されれば、それは一体的にパッケージングされた受動素子としての半導体装置である。チップＣ１およびチップＣ２は、チップＣ０の制御のもと、チップＣ０と通信を行う。チップＣ０は、外部端子ＴＥを介して外部と通信する。チップＣ１とチップＣ２は、チップＣ０の各チャネル制御を介して互いに通信してもよい。たとえば、チャネル間のデータのコピーや、チップＣ０のＳＯＣ内でのデータ処理に関連するチャネル間のデータ処理に有用である。また、チップＣ１とチップＣ２は、チップＣ０の制御のもと、チップＣ０と外部端子ＴＥを介して外部と接続してもよい。メモリチップであるチップＣ１、Ｃ２は、それぞれ図１に示したとおり、４つのチャネル１〜４に対応する領域に区分されている。ここで、積層されるチップＣ１、Ｃ２の枚数は、１枚であっても（チップＣ１のみ）よいし、２枚以上であってもよい。
図３に示すように、チップＣ０，Ｃ１，Ｃ２の対応する端子同士は、半導体装置２００内を積層方向に貫通する貫通電極ＴＳＶを介して電気的に接続されている。具体的には、これら複数の貫通電極は、複数の信号端子同士をそれぞれ接続する複数の信号貫通電極と複数の電源端子同士をそれぞれ接続する複数の電源貫通電極とを含む。また、半導体装置２００の底面には複数の外部端子ＴＥが形成され、チップＣ０，Ｃ１，Ｃ２の対応する端子群と電気的に接続されている。
次に、図１の半導体装置１０に形成された信号貫通電極および電源貫通電極の構成について順に説明する。
図４は、信号貫通電極１１０Ｓの構造図である。上側の図は信号貫通電極１１０Ｓの平面図であり、下側の図は線分Ａ−Ｂにおける断面図である。半導体装置１００は、半導体基板１２０、半導体基板１２０の上方に形成された第１の絶縁層１２１、第１の絶縁層１２１の上方に形成された第２の絶縁層１２２を含む。
半導体基板１２０は、シリコン等で形成される。第１の絶縁層１２１は、シリコン酸化膜、シリコン窒化膜等を含む絶縁層である。また、この第１の絶縁層１２１には、トランジスタ等で形成され、半導体装置１００の実質的な回路動作を実行する不図示の各種回路素子が形成されている。第２の絶縁層１２２は、シリコン酸化膜、シリコン窒化膜等を含む絶縁層である。また、この第２の絶縁層１２２には、複数の金属配線層Ｍ０〜Ｍ３を含む多層配線層が形成される。後述の信号貫通電極のパッド部１４０ＳのそれぞれのパッドＰＳ０〜ＰＳ３は、多層配線層のそれぞれの金属配線層Ｍ０〜Ｍ３として形成される。
信号貫通電極１１０Ｓは、半導体基板１２０、第１の絶縁層１２１、第２の絶縁層１２２をｚ軸方向に貫く信号伝達経路である。信号貫通電極１１０Ｓの両端には、表面バンプ１１４Ｓと裏面バンプ１１６Ｓが形成され、これらのバンプが半導体装置１００の信号端子となる。
信号貫通電極１１０Ｓの貫通部分は、胴体部１４２Ｓとパッド部１４０Ｓに大別される。胴体部１４２Ｓは半導体基板１２０と第１の絶縁層１２１を貫通してパッド部１４０中のパッドＰＳ０に到達する。パッド部１４０Ｓは第２の絶縁層１２２に、多層配線層として形成される。この多層配線層としては、パッド部１４０Ｓの他に、信号線１５０などの各種配線が形成される。本実施例では、パッド部としてパッドＰＳ０（Ｍ０）〜ＰＳ３（Ｍ３）の４層を含む構成となっている。また、図４では、パッドＰＳ２（Ｍ２）と同一の配線層Ｍ２にｙ軸方向に延伸する信号線１５０が設置されている。
パッド部１４０Ｓにおいては、配線層Ｍ０〜Ｍ３の４層に対応して、４枚のパッドＰＳ０〜ＰＳ３が設置される。パッドＰＳ０〜ＰＳ３は、互いに複数のスルーホール電極１３２Ｓにより接続される。図４では、９つのスルーホール電極１３２ＳによりパッドＰＳ０〜ＰＳ３が互いに接続される。このため、たとえば、裏面バンプ１１６Ｓから入力された信号は、胴体部１４２Ｓを介して、パッドＰＳ０に供給され、スルーホール電極１３２Ｓ及びパッドＰＳ１〜ＰＳ３を経由して表面バンプ１１４Ｓに伝送される。逆に、表面バンプ１１４Ｓから入力された信号は、パッドＰＳ３に供給され、スルーホール電極１３２Ｓ及びパッドＰＳ２〜ＰＳ０を介して胴体部１４２Ｓに供給され、裏面バンプ１１６Ｓに伝送される。更に、図４では、配線層Ｍ２の信号線１５０は、配線層Ｍ２のパッドＰＳ２と伝達線１５２を介して接続されている。このため、信号貫通電極１１０Ｓを通過する信号は、信号線１５０にも供給される。
図５は、比較例における電源貫通電極１１０Ｐ'の構造図である。本実施形態における電源貫通電極１１０Ｐの構造について説明する前に、一般的に考えられる電源貫通電極１１０Ｐ'の構造とその問題点について説明する。
上側の図は電源貫通電極１１０Ｐ'の平面図であり、下側の図は線分Ａ−Ｂにおける断面図である。電源貫通電極１１０Ｐ'の両端にも、表面バンプ１１４Ｐ'と裏面バンプ１１６Ｐ'が形成され、これらのバンプが半導体装置１００の電源端子となる。なお、図５において、図４と同一の構成要素には、同一の符号を付し、その説明を省略するものとする。
図５では、配線層Ｍ２として、信号線１５０だけでなく電源線１５４も形成されている。電源貫通電極１１０Ｐ'のパッド部１４０Ｐ'にも、配線層Ｍ０〜Ｍ３の４層に対応して、４枚のパッドＰＰ０'〜ＰＰ３'が設置される。パッドＰＰ０'〜ＰＰ３'は、互いに複数のスルーホール電極１３２Ｐ'により接続される。図５では、２５個のスルーホール電極１３２Ｐ'によりパッドＰＰ０'〜ＰＰ３'は互いに接続される。このため、例えば、裏面バンプ１１６Ｐ'から入力された電源電圧は、胴体部１４２Ｐ'を介して、パッドＰＰ０'に供給され、スルーホール電極１３２Ｐ'及びパッドＰＰ１'〜ＰＰ３'を経由して表面バンプ１１４Ｐ'に伝送される。逆に、表面バンプ１１４Ｐ'から入力された電源電圧は、パッドＰＰ３'に供給され、スルーホール電極１３２Ｐ'及びパッドＰＰ２'〜ＰＰ０'を介して胴体部１４２Ｐ'に供給され、裏面バンプ１１６Ｐ'に伝送される。図５では、配線層Ｍ２の電源線１５４は、配線層Ｍ２のパッドＰＰ２'と伝達線１５２を介して接続されている。このため、電源貫通電極１１０Ｐ'の電源電圧は、電源線１５４にも供給される。
信号貫通電極１１０Ｓに比べると、電源貫通電極１１０Ｐ'はスルーホール電極１３２Ｐ'の数が多い。これは、電源電圧の伝送時における電圧降下を抑制するためである。パッドＰＳ０〜ＰＳ３よりも多くのスルーホール電極１３２Ｐ'によりパッドＰＰ０'〜ＰＰ３'を互いに接続する必要があるため、信号貫通電極１１０ＳのパッドＰＳ０〜ＰＳ３よりも電源貫通電極１１０Ｐ'のパッドＰＰ０'〜ＰＰ３'の方が面積が大きくなる。
次に、比較例における電源貫通電極１１０Ｐ'と信号貫通電極１１０Ｓを格子状に配列したときに生じる問題点について説明する。
図６は、比較例における配線の模式図である。図６では、貫通電極１１０（信号貫通電極１１０Ｓと電源貫通電極１１０Ｐ'）が格子状に配列されている。図６は、配線層Ｍ０〜Ｍ３のいずれかの層に対応する。上述の通り、貫通電極１１０は、信号貫通電極１１０Ｓと電源貫通電極１１０Ｐ'とを含み、電源貫通電極１１０Ｐ'のパッドＰＰ０'〜ＰＰ３'は信号貫通電極１１０Ｓのそれよりも面積が大きい。貫通電極１１０と貫通電極１１０の間の間隔である電極間隔に、信号線１５０や電源線１５４が配線される。上述の通り、電源貫通電極１１０Ｐ'のパッドＰＰ０'〜ＰＰ３'は信号貫通電極１１０ＳのパッドＰＳ０〜ＰＳ３それよりも大きいので、電極間隔は実質的には電源貫通電極１１０Ｐ'のパッドＰＰ０'〜ＰＰ３'によって規定される。いいかえれば、電源貫通電極１１０Ｐ'のパッドＰＰ０'〜ＰＰ３'が配線領域を圧迫している。
充分な電極間隔を確保するためには、貫通電極１１０をまばらに配置（低密度配置）すればよい。つまり、隣接する貫通電極１１０の間隔を十分に確保すればよい。しかし、隣接する貫通電極１１０の間隔を広げることによって貫通電極１１０の実装密度を下げると、貫通電極の配置領域が大きくなるため、半導体装置１００が形成されたチップの面積が増大する。
図７および図８は、本実施形態における電源貫通電極１１０Ｐの構造図である。図７の上側の図は電源貫通電極１１０Ｐの平面図であり、下側の左図は線分Ａ−Ｂにおける断面図、図８は図７の上図に示された線分Ｃ−Ｄにおける断面図である。電源貫通電極１１０Ｐの両端にも、表面バンプ１１４Ｐと裏面バンプ１１６Ｐが形成され、これらのバンプが半導体装置１００の電源端子となる。なお、図７、図８において、図４および図５と同一の構成要素には、同一の符号を付し、その説明を省略するものとする。
電源貫通電極１１０Ｐは、半導体基板１２０、第１の絶縁層１２１、及び、第２の絶縁層１２２をｚ軸方向に貫く電源電圧伝達経路である。電源貫通電極１１０Ｐの両端には、表面バンプ１１４Ｐと裏面バンプ１１６Ｐが形成され、これらのバンプが半導体装置１００の電源端子となる。
電源貫通電極１１０Ｐの貫通部分は、胴体部１４２Ｐとパッド部１４０Ｐに大別される。胴体部１４２Ｐは半導体基板１２０及び第１の絶縁層１２１を貫通してパッド部１４０Ｐ中のパッドＰＰ０に到達する。パッド部１４０Ｐは第２の絶縁層１２２に、多層配線層として形成される。この多層配線層としては、パッド部１４０Ｐの他に、信号線１５０、電源線１５４などの各種配線が形成される。本実施例では、パッド部１４０ＰとしてパッドＰＰ０（Ｍ０）〜ＰＰ３（Ｍ３）の４層を含む構成となっている。また、図７、図８では、パッドＰＰ２（Ｍ２）と同一の配線層Ｍ２にｘ軸方向に延伸する電源線１５４が設置されている。
パッド部１４０Ｐにおいては、配線層Ｍ０〜Ｍ３の４層に対応して、４枚のパッドＰＰ０〜ＰＰ３が設置される。パッドＰＰ０〜ＰＰ３は、互いに複数のスルーホール電極１３２Ｐにより接続される。
ここで、図５の比較例に示した電源貫通電極１１０Ｐ'と本実施形態における電源貫通電極１１０Ｐとの違いは、パッドＰＰ０〜ＰＰ３の形状である。本実施形態におけるパッドＰＰ０〜ＰＰ３は、ｘ軸方向に長い矩形形状となっている。スルーホール電極１３２Ｐの数は、３行×７列で２１本である。もちろん、８列なら２４本、９列なら２７本となり、パッドＰＰ０〜ＰＰ３の長さ調整によりパッドＰＰ０〜ＰＰ３を互いに接続するスルーホール電極１３２Ｐの数を充分に確保できる。ｙ方向においては、電源貫通電極１１０ＰのパッドＰＰ０〜ＰＰ３の幅は、信号貫通電極１１０ＳのパッドＰＳ０〜ＰＳ３の幅と実質的に等幅である。
裏面バンプ１１６Ｐに供給された電源電圧は、胴体部１４２Ｐを介して、パッドＰＰ０に供給され、スルーホール電極１３２Ｐ及びパッドＰＰ１〜ＰＰ３を経由して表面バンプ１１４Ｐに供給される。逆に、表面バンプ１１４Ｐから供給された電源電圧は、パッドＰＰ３に供給され、スルーホール電極１３２Ｐ及びパッドＰＰ２〜ＰＰ０を介して胴体部１４２Ｐに供給され、裏面バンプ１１６Ｐに供給される。更に、図７では、配線層Ｍ２の電源線１５４は、配線層Ｍ２のパッドＰＰ２と伝達線１５２を介して接続されている。このため、電源貫通電極１１０Ｐを通過する電源電圧は、電源線１５４にも供給される。
図９は、本実施形態における配線の模式図である。本実施形態においては、信号線１５０や電源線１５４に隣接する電源貫通電極１１０ＰのパッドＰＰ〜ＰＰ３は、配線の延伸方向を長手方向とする矩形形状である。たとえば、ｘ方向に伸びる配線（信号線１５０，電源線１５４）に隣接する電源貫通電極１１０Ｐの場合、パッドＰＰ０〜ＰＰ３はｙ方向よりもｘ方向に長い形状となっている。ｙ方向に沿った電源貫通電極１１０ＳのパッドＰＰ０〜ＰＰ３の長さと信号貫通電極１１０Ｓの長さは、実質的に等しい。この結果、電源貫通電極１１０Ｐの大きなパッドＰＰ０〜ＰＰ３によって配線領域が圧迫されないため、貫通電極１１０が設けられる領域の面積を大幅に拡大することなく、充分な配線領域を確保しやすい構成となっている。ｙ方向に伸びる配線に隣接する電源貫通電極１１０Ｐの場合には、同様の理由により、パッドＰＰ０〜ＰＰ３はｘ方向よりもｙ方向に長い形状となっている。以上の構成により、貫通電極１１０が設けられる領域の面積を大幅に拡大することなく、充分な配線領域を確保し、かつ、電源貫通電極１１０Ｐに対して充分な数のスルーホール電極１３２Ｐを設置できる。
図１０は、本実施形態における配線の詳細な構造図である。図１０は、配線層Ｍ２、Ｍ３を表記している。配線層Ｍ２および配線層Ｍ３には、それぞれ４本の配線が設置されている。ここで、配線層Ｍ３に配置された複数の配線はｘ方向に延伸しており、また、配線層Ｍ２に配置された配線はｙ方向に延伸している。配線層Ｍ２、Ｍ３のそれぞれにおいて、内側の２本が信号線１５０であり、外側の２本が電源線１５４である。電源貫通電極１１０Ｐ−１は配線層Ｍ３として形成されたパッドＰＰ３が伝達線１５２を介して電源線１５４（Ｍ３層）と接続され、信号貫通電極１１０Ｓ−１は配線層Ｍ２として形成されたパッドＰＳ２が伝達線１５２とスルーホール１６０を介して信号線１５０（Ｍ３層）と接続される。電源貫通電極１１０Ｐ−２は、配線層Ｍ２として形成されたパッドＰＰ２が電源線１５４（Ｍ２層）と接続される。信号貫通電極１１０Ｓ−２は配線層Ｍ３として形成されたパッドＰＰ３が信号線１５０（Ｍ２層）とスルーホール１６０を介して接続される。
先述の理由により、電源貫通電極１１０Ｐ−１のパッドＰＰ３は隣接する電源線１５４（Ｍ３層）の延伸方向（ｘ方向）を長手方向とする矩形形状となっており、電源貫通電極１１０Ｐ−２のパッドＰＰ２は隣接する電源線１５４（Ｍ２層）の延伸方向（ｙ方向）を長手方向とする矩形形状となっている。この結果、信号貫通電極１１０Ｓと電源貫通電極１１０Ｐを同一の電極間隔で配列しても、配線領域を充分に確保しやすい構成となっている。
図１１は、図７、８に示した電源貫通電極１１０Ｐの変形例を示す。なお、図１１において、図７，８と同一の構成要素に関しては、図７，８と同一の符号を付してその説明を省略する。図１１に示す例では、金属配線層Ｍ０〜Ｍ３の間の間隔が等間隔ではない。具体的には、金属配線層Ｍ０と金属配線層Ｍ１との間の間隔が、金属配線層Ｍ１と金属配線層Ｍ２との間隔及び金属配線層Ｍ２と金属配線層Ｍ３との間隔よりも大きい。図１１に示した電源貫通電極１１０１Ｐでは、金属配線層の上述のような構成に基づき、金属配線層Ｍ０として形成されたパッドＰＰ０１と金属配線層Ｍ１として形成されたパッドＰＰ１１とを接続するスルーホール電極１３２１Ｐ１個あたりの抵抗値が、パッドＰＰ１１と金属配線層Ｍ２として形成されたパッドＰＰ２１とを接続するスルーホール電極１３３１Ｐ１個あたりの抵抗値及びパッドＰＰ２１と金属配線層Ｍ３として形成されたパッドＰＰ３１とを接続するスルーホール電極１３４１Ｐ１個あたりの抵抗値よりも大きくなる。
図１１に示す電源貫通電極１１０１Ｐでは、上述のスルーホール電極同士の抵抗値の違いに鑑み、スルーホール電極１３２１Ｐの数をスルーホール電極１３３１Ｐの数およびスルーホール電極１３４１Ｐの数よりも多く配置する構成としている。すなわち、パッドＰＰ０１のｙ方向の長さ及びパッドＰＰ１１のｙ方向の長さをパッドＰＰ２１のｙ方向の長さよりも長くしている。即ち、パッドＰＰ０１及びパッドＰＰ１１の面積をパッドＰＰ２１の面積よりも大きくしている。ここで、パッドＰＰ２１は、図７，８に示した電源貫通電極１１０のパッドＰＰ２と同様、金属配線層Ｍ２に配置された電源配線１５４が延伸する方向、すなわちｘ方向、に沿った長辺を有する矩形上に形成されている。このように構成することで、相対的に抵抗値が大きいパッドＰ０１とパッドＰ１１との間に比較的多くのスルーホール電極１３２１Ｐを配置することで電源貫通電極１１０１Ｐの抵抗値を小さく、すなわち、電源電圧の電圧降下を抑制しつつ、パッドＰＰ２１を含む金属配線層Ｍ２では、配線領域を確保することができる。なお、図１１では、パッドＰＰ３１の面積をパッドＰＰ０１及びパッドＰＰ１１と実質的に等しい大きさとしてしたが、これは、表面バンプ１１４Ｐを形成する際に、パッドＰＰ３１をエッチングストップ層として用いるためである。したがって、パッドＰＰ３１の面積は、表面バンプ１１４Ｐ形成時のエッチングストップ層として働くために適した大きさであればよく、パッドＰＰ０１及びパッドＰＰ１１と実質的に同じ面積でなくてもよい。
図１２は、本発明の他の実施形態による半導体装置２００の断面図である。本実施形態においては、最上層のチップＣ２'に貫通電極の胴体部が設けられていない点において、図３に示した実施形態と相違している。その他の点については図３に示した実施形態と基本的に同じであることから、同じ要素には同じ符号を付し、重複する説明は省略する。これは、半導体チップＣ１，Ｃ２'がいわゆるフェースダウン方式で積層されているため、最上層のチップＣ２'に貫通電極の胴体部を設ける必要がないからである。チップＣ２'の製造工程は、貫通電極の胴体部を形成する工程が省略される他は、チップＣ１の製造工程と同じである。したがって、チップＣ２'のチャネルや、貫通電極のパッドを含む多層配線構造などは、チップＣ１と同じ構造を有しており、同じ工程を経て作製される。チップＣ２'の厚みは、チップＣ１の厚みよりも厚くすることが好ましい。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
電源貫通電極１１０ＰのパッドＰＰは、矩形形状である必要はない。たとえば、楕円形状でも横長の菱形形状であってもよい。いずれにしても、配線方向における幅がもっとも大きくなる形状であればよい。なお、配線方向に直交する方向において、信号貫通電極１１０ＳのパッドＰＳの幅と電源貫通電極１１０ＰのパッドＰＰの幅は等幅であることが望ましいが、これは本発明にとって必須の要件ではない。
また、本発明を適用可能な半導体装置としては、上述のいわゆるＷｉｄｅ−ＩＯ ＤＲＡＭ以外にも、ＤＲＡＭの外部とのインターフェースを行う部分であるいわゆるフロントエンド部（フロントエンド機能）のみが集積されたインターフェースチップと、ＤＲＡＭの上記フロンエンド部を除いたバックエンド部（バックエンド機能）のみが集積されたコアチップとを積層し、互いに貫通電極ＴＳＶで接続するような積層半導体装置にも適用可能である。さらには、本発明はＤＲＡＭに限定されるものではく、複数の信号貫通電極と複数の電源貫通電極とを備える半導体装置であれば応用可能である。
１００ 半導体装置、１０２ リード／ライト制御部、１０４ メモリセルアレイ、１０６ 入出力回路、１０８ 半導体基板、１１０ 貫通電極、１１０Ｓ 信号貫通電極、１１０Ｐ 電源貫通電極、１１２ コアチップ、１１４ 背面バンプ、１１６ 表面バンプ、１３２ スルーホール電極、１４０ パッド部、１４２ 胴体部、１５０ 信号線、１５２ 伝達線、１５４ 電源線、１６０ スルーホール、ＣＭＤ コマンド、ＡＤＤ アドレス、ＣＫ クロック、ＶＤＤ 外部電圧、ＶＳＳ 外部電圧、ＶＤＤＱ 外部電圧、ＶＳＳＱ 外部電圧、ＤＱ データ。

Claims (6)

  1. 半導体基板と、
    前記半導体基板を貫通する複数の貫通電極と、
    前記複数の貫通電極の間に設置される配線と、を備え、
    前記貫通電極は、前記貫通電極の一部として形成されるパッドを介して前記配線と接続され、
    前記パッドは、前記配線の延伸方向である第１の方向における幅が前記第１の方向と直交する第２の方向における幅よりも大きい形状を有することを特徴とする半導体装置。
  2. 前記パッドの形状は、前記第１の方向における幅が前記第２の方向における幅よりも大きい矩形であることを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の貫通電極は格子状に配列され、
    前記配線は貫通電極の列と平行するように配置されることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記複数の貫通電極は、信号伝送用の貫通電極である信号貫通電極と、電源電圧伝送用の貫通電力である電源貫通電極を含み、
    前記電源貫通電極のパッドは、前記第１の方向における幅が前記第２の方向における幅よりも大きい形状を有することを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記電源貫通電極のパッドの前記第１の方向における幅は、前記信号貫通電極のパッドの前記第１の方向における幅よりも大きいことを特徴とする請求項４に記載の半導体装置。
  6. 前記半導体基板の一方の表面に配線層が形成され、
    前記配線と前記パッドは、前記配線層に形成されることを特徴とする請求項１から５のいずれかに記載の半導体装置。
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