KR20110099384A - 와이드 입출력 반도체 메모리 장치 및 이를 포함하는 반도체 패키지 - Google Patents

와이드 입출력 반도체 메모리 장치 및 이를 포함하는 반도체 패키지 Download PDF

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KR20110099384A
KR20110099384A KR1020100018362A KR20100018362A KR20110099384A KR 20110099384 A KR20110099384 A KR 20110099384A KR 1020100018362 A KR1020100018362 A KR 1020100018362A KR 20100018362 A KR20100018362 A KR 20100018362A KR 20110099384 A KR20110099384 A KR 20110099384A
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오치성
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Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치는, 복수의 메모리 셀 어레이들을 포함하는 반도체 다이(semiconductor die), 및 반도체 다이의 중앙부에 형성되는 입출력 범프 패드부를 포함한다. 입출력 범프 패드부는 상기 각각의 메모리 셀 어레이를 외부 장치와 독립적으로 연결하기 위한 복수의 채널들을 제공한다. 멀티 채널 방식의 와이드 입출력 인터페이스를 통하여 동작 주파수의 감소 및 밴드폭의 확장을 도모함으로써, 고성능의 장치 및 시스템을 지원함과 동시에 전력 소모를 감소시킬 수 있다.

Description

와이드 입출력 반도체 메모리 장치 및 이를 포함하는 반도체 패키지{Semiconductor memory device for wide input-output and semiconductor package including the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 멀티 채널 인터페이스 방식의 와이드 입출력을 위한 반도체 메모리 장치 및 이를 포함하는 반도체 패키지에 관한 것이다.
낮은 소비 전력을 갖는 고성능의 메모리 장치를 구현하기 위하여 다양한 인터페이스 방식이 모색되고 있다. 예를 들어, 휴대 전화(mobile phone), 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console)와 같은 휴대용 장치를 위하여 LPDDR2 (Low Power Double Data Rate 2) 인터페이스 방식이 이용되고 있다. 이러한 LPDDR2 인터페이스 방식은 고성능의 메모리 장치를 지원하는 동시에 휴대용 장치의 배터리 용량의 한계에 따라 요구되는 메모리 장치의 저전력화를 구현하기 위한 것이다.
그러나 다양한 컨텐츠 및 고화질을 수반하는 3차원 게임(3-dimensional gaming), HDTV(high definition television), 무선 인터넷(wireless internet) 등의 성능이 한층 더 가속화됨에 따라서 LPDDR2와 같은 기존의 방식은 한계에 이르게 되었고, 이러한 고성능의 장치들을 지원하는 것이 곤란하게 되었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 고성능 및 저전력이 요구되는 다양한 장치 및 시스템을 지원할 수 있는 멀티 채널 인터페이스 방식의 와이드 입출력을 위한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 메모리 장치를 포함하는 반도체 패키지를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 복수의 메모리 셀 어레이들을 포함하는 반도체 다이(semiconductor die), 및 상기 반도체 다이의 중앙부에 형성되는 입출력 범프 패드부를 포함한다. 상기 입출력 범프 패드부는 상기 각각의 메모리 셀 어레이를 외부 장치와 독립적으로 연결하기 위한 복수의 채널들을 제공한다.
상기 입출력 범프 패드부는 상기 각각의 메모리 셀 어레이의 채널별 입출력을 위한 복수의 채널 범프 패드부들을 포함하고, 상기 각각의 채널 범프 패드부는 복수의 행들과 복수의 열들로 이루어진 매트릭스 형태로 배열된 복수의 단위 범프 패드들을 포함할 수 있다.
상기 각각의 채널 범프 패드부는 어드레스/커맨드 범프 패드들이 배열된 어드레스/커맨드 패드 블록 및 데이터 범프 패드들이 배열된 복수의 데이터 패드 블록들을 포함하고, 상기 어드레스/커맨드 패드 블록 및 상기 데이터 패드 블록들은 행 방향으로 배열될 수 있다.
실시예에 따라서, 상기 어드레스/커맨드 패드 블록은 상기 데이터 패드 블록들 사이에 배치될 수도 있고, 상기 어드레스/커맨드 패드 블록은 상기 데이터 패드 블록들의 좌측 또는 우측에 배치될 수도 있다.
상기 각각의 데이터 패드 블록은, 복수의 전원 전압들을 공급받는 파워 범프 패드들이 배열된 적어도 하나의 행을 포함할 수 있다. 또한 상기 각각의 데이터 패드 블록은, 복수의 전원 전압들을 공급받는 파워 범프 패드들이 배열된 적어도 하나의 열을 포함할 수 있다.
일 실시예에서, 복수의 전원 전압들을 공급받는 파워 범프 패드들이 상기 각각의 데이터 범프 블록의 가운데 부분에 배열되고 상기 데이터 범프 패드들은 상기 파워 범프 패드들을 둘러싸도록 상기 각각의 데이터 범프 블록의 외곽에 배열될 수 있다.
상기 반도체 다이는, 상기 각각의 메모리 셀 어레이와 상기 상응하는 각각의 채널 범프 패드부 사이에 각각 형성된 복수의 입출력 제어부들을 포함할 수 있다. 상기 각각의 입출력 제어부의 행 방향의 길이는 상기 상응하는 각각의 채널 범프 패드부의 행 방향의 길이보다 작거나 동일할 수 있다.
상기 각각의 채널 범프 패드부는 복수의 데이터 범프 패드들을 포함하고, 상기 각각의 채널 범프 패드부에 포함된 상기 데이터 범프 패드들의 개수와 동일한 개수의 출력 드라이버들 및 동일한 개수의 입력 버퍼들이 상기 각각의 입출력 제어부 및 상기 각각의 채널 범프 패드부에 분산되어 배치될 수 있다.
상기 각각의 채널 범프 패드부는 복수의 데이터 범프 패드들을 포함하고, 상기 각각의 데이터 범프 패드가 형성된 각각의 데이터 패드 영역 하부의 상기 반도체 다이에는 각각의 출력 드라이버 및 각각의 디커플링 커패시터가 형성될 수 있다.
실시예에 따라서, 상기 각각의 데이터 패드 영역 하부의 상기 반도체 다이에는 각각의 입력 버퍼가 더 형성될 수 있다.
상기 각각의 채널 범프 패드부는 복수의 어드레스/커맨드 범프 패드들 및 복수의 파워 범프 패드들을 포함하고, 상기 각각의 어드레스/커맨드 범프 패드가 형성된 각각의 어드레스/커맨드 패드 영역 및 상기 각각의 파워 범프 패드가 형성된 각각의 파워 패드 영역 하부의 상기 반도체 다이에는 각각의 디커플링 커패시터가 형성될 수 있다.
실시예에 따라서, 상기 각각의 어드레스/커맨드 패드 영역 하부의 상기 반도체 다이에는 각각의 클램프 다이오드 또는 각각의 정전기 방전 보호 회로가 더 형성될 수 있다.
실시예에 따라서, 상기 각각의 파워 패드 영역 하부의 상기 반도체 다이에는 각각의 정전기 방전 보호 회로가 더 형성될 수 있다.
상기 각각의 채널 범프 패드부는 상기 반도체 다이와 전기적으로 차단되는 적어도 하나의 더미 패드를 포함하고, 상기 더미 패드가 형성된 각각의 더미 영역 하부의 상기 반도체 다이에는 각각의 디커플링 커패시터가 형성될 수 있다.
실시예에 따라서, 상기 각각의 더미 영역 하부의 상기 반도체 다이에는 각각의 정전기 방전 보호 회로가 더 형성될 수 있다.
상기 반도체 다이는, 상기 각각의 메모리 셀 어레이를 상기 채널별로 독립적으로 제어하기 위한 복수의 제1 회로들, 및 상기 복수의 메모리 셀 어레이들을 공통으로 제어하기 위한 제2 회로들을 더 포함할 수 있다.
상기 제1 회로들은 상기 상응하는 각각의 채널 범프 패드부와 상기 상응하는 각각의 메모리 셀 어레이 사이에 배치되고, 상기 제2 회로들은 상기 입출력 범프 패드부의 좌측 및 우측에 배치되거나, 상기 반도체 다이의 수직 이등분선을 따라서 배치될 수 있다.
상기 제1 회로들은 상기 상응하는 각각의 채널 범프 패드부와 상기 상응하는 각각의 메모리 셀 어레이 사이에 배치되고, 상기 제2 회로들은 반도체 다이의 상하의 변들 또는 좌우의 변들에 인접하여 배치될 수 있다.
일 실시예에서, 상기 반도체 메모리 장치는 상기 반도체 다이의 테스트를 수행하기 위한 테스트 패드부를 더 포함할 수 있다.
상기 테스트 패드부는 상기 반도체 다이의 수직 이등분선을 따라서 열 방향으로 배치되거나 상기 반도체 다이의 좌우의 변에 인접하여 열 방향으로 배치될 수도 있다.
상기 테스트 패드부는, 상기 반도체 다이의 수평 이등분선을 따라서 행 방향으로 배치되거나 상기 반도체 다이의 상하의 변들에 인접하여 행 방향으로 배치될 수 있다.
일 실시예에서, 상기 반도체 다이의 변 또는 모서리에 인접하여 배치된 서포트 범프 패드부를 더 포함할 수 있다. 상기 서포트 범프 패드부들은 복수의 전원 전압들을 공급받는 파워 범프 패드들을 포함할 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 복수의 메모리 셀 어레이들을 각각 포함하고, 상하로 적층되는 복수의 반도체 다이(semiconductor die)들, 및 상기 메모리 셀 어레이들을 외부 장치와 독립적으로 연결하기 위한 복수의 채널들을 제공하고, 상기 각각의 반도체 다이의 중앙부에 형성되는 복수의 입출력 범프 패드부들을 포함한다.
상기 각각의 반도체 다이의 변 또는 모서리에 인접하여 각각 배치된 복수의 서포트 범프 패드부들을 더 포함할 수 있다.
상기 각각의 반도체 다이는 하부의 반도체 다이의 중앙부에 형성된 상기 입출력 범프 패드부와의 전기적 연결을 위한 기판 관통 비아(TSV: Through-Silicon Via)들을 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 패키지는, 베이스 기판, 상기 베이스 기판의 상부에 배치된 컨트롤러 칩, 및 상기 컨트롤러 칩의 상부에 배치된 적어도 하나의 반도체 메모리 칩을 포함한다. 상기 반도체 메모리 칩은, 복수의 메모리 셀 어레이들을 포함하는 반도체 다이(semiconductor die), 및 상기 복수의 메모리 셀 어레이들을 상기 컨트롤러 칩과 독립적으로 연결하기 위한 복수의 채널들을 제공하고, 상기 반도체 다이의 중앙부에 형성되는 입출력 범프 패드부를 포함한다.
상기와 같은 본 발명의 실시예들에 따른 와이드 입출력 반도체 메모리 장치는 멀티 채널 방식의 와이드 입출력 인터페이스를 통하여 동작 주파수를 감소하면서도 밴드폭의 확장을 도모함으로써, 고성능의 장치 및 시스템을 지원함과 동시에 전력 소모를 감소시킬 수 있다.
또한, 본 발명의 실시예들에 따른 와이드 입출력 반도체 메모리 장치는 입출력 범프 패드를 반도체 다이의 중앙부에 형성함으로써 공정상의 변경이 필요한 경우에도 설계 변경이 용이할 뿐만 아니라 이종 칩들의 칩온칩(COC; chip-on-chip) 적층에 유리하고, 반도체 다이의 외곽에 형성되는 서포트 범프 패드를 구비하여 칩온칩 적층의 신뢰성을 더욱 향상시킬 수 있다.
또한, 본 발명의 실시예들에 따른 와이드 입출력 반도체 메모리 장치는 복수의 메모리 셀 어레이, 복수의 입출력 범프 패드부 및/또는 주변 회로들을 미러 방식 또는 쉬프트 방식에 의하여 형성함으로써 설계 부담을 감소시키고 레이아웃 설계시 공정 변화(process variation)를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃을 나타내는 도면이다.
도 2A는 도 1의 반도체 메모리 장치에 적용되는 멀티 채널 인터페이스 방식을 나타내는 도면이다.
도 2B는 멀티 포트 인터페이스 방식을 나타내는 도면이다.
도 3A, 3B, 4A, 4B, 5A, 5B, 6A 및 6B는 도 1의 반도체 메모리 장치에 포함된 입출력 범프 패드부의 실시예들을 나타내는 도면들이다.
도 7A, 7B, 7C 및 7D는 테스트 패드부의 배치에 관한 실시예들을 나타내는 도면들이다.
도 8A, 8B, 8C 및 8D는 제2 회로의 배치에 관한 실시예들을 나타내는 도면들이다.
도 9A 및 9B는 도 1의 반도체 메모리 장치에 포함된 입출력 제어부와 입출력 범프 패드부의 관계를 설명하기 위한 도면들이다.
도 10은 도 1의 입출력 범프 패드부의 수직적 구조를 설명하기 위한 단면도이다.
도 11A, 11B, 12, 13A, 13B 및 14는 도 1의 입출력 범프 패드부에 포함된 단위 패드 영역들의 실시예들을 나타내는 회로도들이다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃을 나타내는 도면이다.
도 16A 및 16B는 도 15의 반도체 메모리 장치에 포함된 서포트 범프 패드부의 실시예들을 나타내는 도면들이다.
도 17은 본 발명의 일 실시예에 따른 적층 구조의 반도체 메모리 장치를 나타내는 도면이다.
도 18및 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 패키지를 나타내는 도면들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃을 나타내는 도면이다.
도 1을 참조하면, 반도체 메모리 장치(1000)는 반도체 다이(semiconductor die)(90) 및 반도체 다이(90)의 중앙부에 형성되는 입출력 범프 패드부(100)를 포함한다. 반도체 다이(90)는 서로 독립된 채널로 동작하는 복수의 메모리 셀 어레이들(10a, 10b, 10c, 10d)을 포함하고, 입출력 범프 패드부(100)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)를 메모리 컨트롤러와 같은 외부 장치와 각각 독립적으로 연결하기 위한 복수의 채널들을 제공한다.
도 1에 도시된 바와 같이, 입출력 범프 패드부(100)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)의 채널별 입출력을 위한 복수의 채널 범프 패드부들(CH PAD)(100a, 100b, 100c, 100d)을 포함할 수 있다. 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)에 상응한다. 즉, 제1 채널 범프 패드부(100a)는 제1 메모리 셀 어레이(10a)를 위한 채널을 제공하고, 제2 채널 범프 패드부(100b)는 제2 메모리 셀 어레이(10b)를 위한 채널을 제공하고, 제3 채널 범프 패드부(100c)는 제3 메모리 셀 어레이(10c)를 위한 채널을 제공하고, 제4 채널 범프 패드부(100d)는 제4 메모리 셀 어레이(10d)를 위한 채널을 제공한다. 도 3A, 3B, 4A, 4B, 5A, 5B, 6A 및 6B를 참조하여 후술하는 바와 같이, 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)는 복수의 행들과 복수의 열들로 이루어진 매트릭스 형태로 배열된 복수의 단위 범프 패드들을 포함할 수 있다.
각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)는 복수의 워드라인과 복수의 비트라인에 연결된 복수의 메모리 셀들을 포함하고 상기 메모리 셀들은 복수의 메모리 뱅크들 및/또는 복수의 메모리 블록들로 그룹화될 수 있다. 도 1에 도시하지는 않았으나, 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)의 영역 내에는 입출력 동작을 수행하기 위한 행 디코더(row decoder), 열 디코더(column decoder), 입출력 센스 앰프(input/output sense amplifier) 등이 배치될 수 있다. 특히 메모리 셀에 저장된 데이터를 감지하고 외부 장치로부터 제공된 데이터를 메모리 셀에 기입하기 위한 각각의 입출력 센스 앰프는 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)에 인접하도록 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)의 외곽에 배치할 수 있다. 입출력 센스 앰프가 채널 범프 패드부(100a, 100b, 100c, 100d)에 멀리 떨어져서 배치되는 경우에는 반도체 다이(90)의 중앙부에 형성된 채널 범프 패드부(100a, 100b, 100c, 100d) 사이의 저항이 증가하기 때문에, 전력 소모량이 많은 입출력 센스 앰프는 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)에 인접하도록 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)의 외곽에 배치될 수 있다.
반도체 다이(90)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)를 각 채널별로 독립적으로 제어하기 위한 복수의 제1 회로들(CTRL, IO CTRL)(30, 40) 및 복수의 메모리 셀 어레이들(10a, 10b, 10c, 10d)을 공통으로 제어하기 위한 제2 회로들(COMM)(51, 52)을 포함할 수 있다. 반도체 메모리 장치(1000)의 효율적인 설계를 위하여, 도 1에 도시된 바와 같이, 제1 회로들(30, 40)은 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)와 상응하는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d) 사이에 배치되고, 제2 회로들(51, 52)은 입출력 범프 패드부(100)의 좌측 및 우측에 배치될 수 있다. 즉, 제1 메모리 셀 어레이(10a)에 전속적인(dedicated) 제1 회로들(30a, 40a)은 제1 메모리 셀 어레이(10a)와 제1 채널 범프 패드부(100a) 사이에 배치되고, 제2 메모리 셀 어레이(10b)에 전속적인 제1 회로들(30b, 40b)은 제2 메모리 셀 어레이(10b)와 제2 채널 범프 패드부(100b) 사이에 배치되고, 제3 메모리 셀 어레이(10c)에 전속적인 제1 회로들(30c, 40c)은 제3 메모리 셀 어레이(10c)와 제3 채널 범프 패드부(100c) 사이에 배치되고, 제4 메모리 셀 어레이(10d)에 전속적인 제1 회로들(30d, 40d)은 제4 메모리 셀 어레이(10d)와 제4 채널 범프 패드부(100d) 사이에 배치될 수 있다.
복수의 메모리 셀 어레이들(10a, 10b, 10c, 10d)을 공통으로 제어하기 위한 제2 회로들(COMM)(51, 52)은 설계 마진에 따라서 반도체 다이(90)의 다른 부분에 배치될 수도 있으며, 이에 대해서는 도 8A, 8B, 8C 및 8D를 참조하여 후술하기로 한다.
각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)를 각 채널별로 독립적으로 제어하기 위한 제1 회로들(30, 40)은 입출력 제어부들(IO CTRL)(40) 및 부가적인 제어부들(CTRL)(30)로 구분될 수 있다. 입출력 제어부들(40)은 프리드라이버(pre-driver)들을 포함하고, 입력 버퍼(input buffer or receiver)들 및/또는 JTAG (joint test action group) BSC(boundary scan cell) 회로 등을 더 포함할 수 있다. 부가적인 제어부들(30)은 RAS(row access strobe) 제어 로직, CAS(column access strobe) 제어 로직 등을 포함할 수 있다. 복수의 메모리 셀 어레이들(10a, 10b, 10c, 10d)을 공통으로 제어하기 위한 제2 회로들(COMM)(51, 52)은 상기 채널들에서 공통적으로 사용되는 기준 전압 또는 기준 신호를 제공하기 위한 DC 로직, 온도 보상 셀프 리프레쉬(TCSR; temperature-compensated self-refresh) 로직 등을 포함할 수 있다.
각각의 입출력 제어부(40a, 40b, 40c, 40d)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)와 상응하는 각각의 채널 범프 패드부(100a, 100b, 100c, 100d) 사이에 형성된다. 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)와의 원활한 데이터 신호 라우팅을 위하여, 도1에 도시된 바와 같이, 각각의 입출력 제어부(40a, 40b, 40c, 40d)의 행 방향의 길이(Lr)는 상응하는 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)의 행 방향의 길이보다 작거나 동일할 수 있다. 각각의 입출력 제어부(40a, 40b, 40c, 40d)는 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)에 포함된 데이터 범프 패드의 개수와 동일한 개수의 프리드라이버(pre-driver) 등을 구비해야 하므로, 각각의 입출력 제어부(40a, 40b, 40c, 40d)가 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)의 행 방향의 길이 내에 설계되지 못하면 신호 라우팅(siginal routing)을 위한 배선이 복잡해지고 설계상 큰 부담으로 작용한다. 이에 대해서는 도 9A 및 9B를 참조하여 후술하기로 한다.
일 실시예에서, 반도체 메모리 장치(1000)는 반도체 다이(90)의 테스트를 수행하기 위한 테스트 패드부(310, 320)를 더 포함할 수 있다. 입출력 범프 패드부(100)를 통하여 반도체 메모리 장치(1000)를 직접 테스트하는 대신에, 도 1에 도시된 것과 같은 테스트 패드부(310, 320)를 형성하여, 웨이퍼 테스트 등을 용이하게 수행할 수 있다. 일반적으로, 하나의 웨이퍼에 동일한 구조의 많은 메모리 장치들을 집적하는 프론트-앤드 공정(front-end process)을 수행한 후, 반도체 웨이퍼에 형성된 각각의 메모리 장치들을 개별적인 반도체 다이로 절단 및 싱귤레이팅하고 구조적인 지지 및 분리를 위한 패키징을 하는 백-앤드 공정(back-end process)이 수행된다. 상기 테스트 패드부(310, 320)는 상기 프론트-앤드 공정이 수행된 후 반도체 다이(90)가 웨이퍼로부터 절단되기 전의 웨이퍼 테스트를 위해 이용될 수 있다.
반도체 메모리 장치(1000)의 효율적인 설계를 위하여, 도 1에 도시된 바와 같이, 입출력 범프 패드부(100), 즉 복수의 채널 범프 패드부들(100a, 100b, 100c, 100d)은 반도체 다이(90)의 수평 이등분선(HL)을 따라서 행 방향으로 반도체 다이(90)의 중앙부에 배치되고, 테스트 패드부(310, 320)는 반도체 다이(90)의 수직 이등분선(VL)을 따라서 열 방향으로 배치될 수 있다.
테스트 패드부(310, 320)는 설계 마진에 따라서 반도체 다이(90)의 다른 부분에 배치될 수도 있으며, 이에 대해서는 도 7A, 7B, 7C 및 7D를 참조하여 후술하기로 한다.
복수의 메모리 셀 어레이들(10a, 10b, 10c, 10d), 복수의 채널 범프 패드부들(100a, 100b, 100c, 100d) 및/또는 그 밖의 주변 회로들의 레이아웃은 도 1에 도시된 바와 같이 미러(mirror) 방식에 의해 설계될 수 있다. 즉 제1 메모리 셀 어레이(10a), 제1 채널 범프 패드부(100a) 및/또는 그 밖의 주변 회로들(30a, 40a)의 레이아웃을 설계하면, 수직 이등분선(VL)에 대해 대칭적인 구조로 제2 메모리 셀 어레이(10b), 제2 채널 범프 패드부(100b) 및/또는 그 밖의 주변 회로들(30b, 40b)의 레이아웃이 결정될 수 있다. 또한 마찬가지로 수평 이등분선(HL)에 대해 대칭적인 구조로 제3 메모리 셀 어레이(10c), 제3 채널 범프 패드부(100c), 제4 메모리 셀 어레이(10d), 제4 채널 범프 패드부(100d) 등의 레이아웃이 결정될 수 있다. 한편 도 1에 도시된 미러 방식과는 다르게, 하나의 채널에 대한 레이아웃을 단순히 쉬프팅 함으로써 나머지 채널들에 대한 레이아웃이 결정될 수도 있다.
이와 같이, 하나의 채널에 대한 레이아웃만을 설계하고 이를 미러링(mirroring) 또는 쉬프팅(shifting)함으로써 반도체 메모리 장치(1000)의 전체적인 레이아웃을 효율적으로 설계할 수 있다.
또한 입출력 범프 패드부(100)를 반도체 다이(90)의 중앙부에 형성함으로써, 반도체 메모리 장치(1000)가 다양한 구조의 다른 장치와 결합되는 경우, 공정상의 변경이 있는 경우에도, 이미 완성된 설계의 과도한 변경 없이 효율적인 설계 변경이 가능하다.
도 2A는 도 1의 반도체 메모리 장치에 적용되는 멀티 채널 인터페이스 방식을 나타내는 도면이고, 도 2B는 멀티 포트 인터페이스 방식을 나타내는 도면이다.
도 1 및 2A를 참조하면, 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)는 두 개의 메모리 뱅크들(Bk)을 포함할 수 있다(예를 들어, 제1 메모리 셀 어레이(10a)는 제1 메모리 뱅크(Bk0) 및 제2 메모리 뱅크(Bk1)를 포함). 도 2A의 멀티 채널 인터페이스 방식에 따라서 네 개의 포트들(P0, P1, P2, P3)에 각각 포함되는 채널 범프 패드부들(100a, 100b, 100c, 100d), 즉 입출력 범프 패드부(100)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)를 메모리 컨트롤러와 같은 외부 장치와 독립적으로 연결하기 위한 복수의 채널들을 제공한다. 즉, 제1 포트(P0)는 제1 메모리 뱅크(Bk0) 및 제2 메모리 뱅크(Bk1)를 포함하는 제1 메모리 셀 어레이(10a)에 전속되고(dedicated), 제2 포트(P1)는 제3 메모리 뱅크(Bk2) 및 제4 메모리 뱅크(Bk3)를 포함하는 제2 메모리 셀 어레이(10b)에 전속되고, 제3 포트(P2)는 제5 메모리 뱅크(Bk4) 및 제6 메모리 뱅크(Bk5)를 포함하는 제3 메모리 셀 어레이(10c)에 전속되고, 제4 포트(P3)는 제7 메모리 뱅크(Bk6) 및 제8 메모리 뱅크(Bk7)를 포함하는 제4 메모리 셀 어레이(10d)에 전속된다.
멀티 채널 인터페이스 방식과는 다르게, 도 2B의 멀티포트 인터페이스 방식에서는 모든 메모리 뱅크들(Bk0~Bk7)이 복수의 포트들(P0~P3)에 의해 공유된다.
시스템 온 칩(SOC) 상의 멀티코어 프로세서(multi-core processor)들, 다양한 하드웨어 가속기(hardware accelerators)들과 같은 메모리 마스터들의 수가 증가할수록 도 2B의 공유된 메모리 버스와 포트들에서의 충돌 가능성이 커지고 이를 방지할 수 있는 별도의 메커니즘이 요구된다. 본 발명의 일 실시예에 따른 반도체 메모리 장치(1000)는 도 2A에 도시된 바와 같은 멀티 채널 방식의 와이드 입출력(wide input and output) 인터페이스를 채용함으로써, 도 2B에 도시된 멀티 포트 방식보다 작은 칩 사이즈 및 저전력을 구현할 수 있으며, 나아가 설계 및 테스트의 복잡성을 감소시킬 수 있다. 예를 들어, 종래의 32개의 데이터 핀들을 갖는 LPDDR2 DRAM의 핀당 데이터율(data rate/pin)이 약 800Mbps이고 대역폭(bandwidth)이 약 3.2GB/s인 경우와 비교할 때, 본 발명의 일 실시예에 따른 반도체 메모리 장치(1000)는 512개의 데이터 핀들을 포함하여 이보다 낮은 약 200Mbps의 핀당 데이터율로 동작하더라도 약 12.8GB/s의 대역폭을 구현할 수 있다. 이와 같이, 동작 주파수의 증가에 의한 전력 소모를 증가를 방지하면서도 고성능의 프로세서를 지원할 수 있는 반도체 메모리 장치를 제공할 수 있다.
한편, 메모리 셀 어레이(10a, 10b, 10c, 10d)에 각각 전속적인 복수의 채널들을 구현함으로써, 동일한 시점에서 서로 다른 동작이 동시에 수행될 수 있다. 예를 들어, 제1 메모리 셀 어레이(10a)에 대해서 기입 동작(write operation)이 수행되는 동시에 제2 메모리 셀 어레이(10b)에 대해서는 독출 동작(read operation)이 수행될 수 있다. 또한 본 발명의 실시예들에 따른 반도체 메모리 장치(1000)는, CAS 레이턴시(column access strobe latency), 버스트 길이(burst length), 버스트 타입(burst type) 등을 지정하기 위한 MRS(Mode Register Set) 값들 및 DS(driver strength), PASR(partial array self refresh) 등의 조건을 지정하기 위한 EMRS(Extended Mode Register Set) 값들을 채널별로 서로 다르게 세팅할 수 있다. 나아가 본 발명의 실시예들에 따른 반도체 메모리 장치(1000)는, 채널별로 서로 다른 주파수의 클록 신호를 사용할 수 있으며, 반도체 다이 내의 전원 전압을 분리하여 사용하는 경우에는 채널별로 DPD(deep power down) 기능을 구현할 수 있고, SDR(single data rate), DDR(double data rate), DDR2, LPDDR2 (low power double data rate 2) 등과 같은 서로 다른 인터페이스를 채널별로 적용할 수 있다.
도 3A, 3B, 4A, 4B, 5A, 5B, 6A 및 6B는 도 1의 반도체 메모리 장치에 포함된 입출력 범프 패드부의 실시예들을 나타내는 도면들이다.
도 3A, 3B, 4A, 4B, 5A, 5B, 6A 및 6B에서, 하나의 작은 사각형은 하나의 단위 패드 영역(UPA; unit pad area)을 나타내며, 단위 패드 영역마다 하나의 단위 범프 패드 및 범프가 형성되고, 인접한 단위 범프 패드들은 서로 전기적으로 분리된다. D로 표시된 사각형은 입출력 데이터를 전송하기 위한 데이터 범프 패드를 나타내고, V로 표시된 사각형은 전원 전압 등이 인가되는 파워 범프 패드를 나타내고, A로 표시된 사각형은 어드레스 및 커맨드를 수신하기 위한 어드레스/커맨드 범프 패드를 나타낸다. 일 실시예에서, 도 1에 도시된 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)는 반도체 다이(90)와 전기적으로 차단되는 적어도 하나의 더미 패드를 포함할 수 있으며, N으로 표시된 사각형은 이러한 더미 패드를 나타낸다. 더미 패드(N)는 반도체 다이(90)와 전기적으로 차단되는 방식(No Connection) 또는 패드 위에 범프를 형성하지 않는 방식(No Bump)으로 구현될 수 있다.
파워 범프 패드(V)들은 전원 전압 및 접지 전압이 인가되는 범프 패드들을 포함할 수 있다. 예를 들어, 파워 범프 패드(V)들은 메모리 셀 어레이 등에서 사용되는 전압들(VDD, VSS) 및 입출력용 전압들(VDDQ, VSSQ)이 인가되는 범프 패드들을 포함할 수 있다. 파워 범프 패드(V)들에 채널별로 동일한 전원 전압(예를 들어, 1.8V)이 인가될 수도 있고 채널별로 서로 다른 전원 전압(예들 들어, 1.2V 및 1.8V)이 인가될 수도 있다. 또한 파워 범프 패드(V)들의 일부는 데이터 마스크 범프 패드(DQM 패드)와 같은 다른 용도의 범프 패드일 수 있다.
한편, 단위 패드 영역의 행 방향의 단위 길이(UL1) 및 열 방향의 단위 길이(UL2)는 동일할 수도 있고, 반도체 메모리 장치(1000)의 설계 마진에 따라서 상이할 수도 있다.
도 3A, 3B, 4A, 4B, 5A, 5B, 6A 및 6B에는 반도체 다이(90)의 수직 이등분선(VL)의 오른쪽 및 수평 이등분선(HL)의 위쪽에 위치하고 128개의 데이터 입출력 핀들(DQ0~DQ127)을 포함하는 제1 채널 범프 패드부(100a)의 실시예들이 예시되어 있다. 전술한 바와 같이, 제2 채널 범프 패드부(100b), 제3 채널 범프 패드부(100c) 및 제4 채널 범프 패드부(100d)는, 예시된 제1 채널 범프 패드부(100a)를 미러링(mirroring)하는 방식 또는 쉬프팅(shifting)하는 방식에 의해 구현될 수 있다. 전술한 바와 같이, 복수의 메모리 셀 어레이들(10a, 10b, 10c, 10d)을 공통으로 제어하기 위한 제2 회로(COMM)(51)가 제1 채널 범프 패드부(100a1)의 좌측에 형성될 수 있다.
도 3A를 참조하면, 각각의 채널 범프 패드부(100a1)는 복수의 행들(X)과 복수의 열들(Y)로 이루어진 X*Y 매트릭스 형태로 배열된 복수의 단위 범프 패드들을 포함한다. 도 3A에는 6개의 행들(X=6)과 36개의 열들(Y=36)로 이루어진 6*36 매트릭스 형태의 채널 범프 패드부(100a1)가 예시되어 있다.
일 실시예에서, 채널 범프 패드부(100a1)는 도 3A에 도시된 바와 같이 어드레스/커맨드 범프 패드(A)들이 배열된 어드레스/커맨드 패드 블록(115) 및 데이터 범프 패드(D)들이 배열된 복수의 데이터 패드 블록들(111, 112, 113, 114)을 포함하고, 어드레스/커맨드 패드 블록(115) 및 데이터 패드 블록들(111, 112, 113, 114)은 행 방향으로 배열될 수 있다. 어드레스/커맨드 패드 블록(115) 및 데이터 패드 블록들(111, 112, 113, 114)의 각각은 일정한 간격(d)만큼 이격되어 배치될 수 있다. 일 실시예에서, 어드레스/커맨드 패드 블록(115)은 데이터 패드 블록들(111, 112, 113, 114) 사이에 배치될 수 있다. 예를 들어, 어드레스/커맨드 패드 블록(115)은 도 3A에 도시된 바와 같이 제2 데이터 패드 블록(112)과 제3 데이터 패드 블록(113) 사이에 배치될 수 있다.
실시예에 따라서, 도 4A에 도시된 바와 같이 어드레스/커맨드 패드 블록(135)은 데이터 패드 블록들(131, 132, 133, 134)의 좌측에 배치될 수도 있고, 도 4B에 도시된 바와 같이 어드레스/커맨드 패드 블록(145)은 데이터 패드 블록들(141, 142, 143, 144)의 우측에 배치될 수도 있다.
다시 도 3A를 참조하면, 데이터 패드 블록들(111, 112, 113, 114) 및/또는 어드레스/커맨드 패드 블록(115)은 파워 범프 패드(V)와 더미 패드(N)를 포함할 수 있다. 각각의 데이터 패드 블록(111, 112, 113, 114)은, 복수의 전원 전압들을 공급받는 파워 범프 패드(V)들이 배열된 적어도 하나의 행을 포함할 수 있다. 파워 범프 패드(V)들이 배열된 상기 행은 매트릭스 형태의 배치에서 가운데 부분의 행에 해당할 수도 있고, 외곽의 행에 해당할 수도 있다. 예를 들어, 도 3A에 도시된 바와 같이 매트릭스 형태의 배치에서 가운데 부분의 행에 해당하는 제3행 및 제4행에 파워 범프 패드(V)들이 배열될 수도 있고, 도 3B에 도시된 바와 같이 매트릭스 형태의 배치에서 외곽의 행에 해당하는 제1행 및 제2행에 파워 범프 패드(V)들이 배열될 수도 있다. 또한 도 6B에 도시된 바와 같이 복수의 전원 전압들을 공급받는 파워 범프 패드(V)들이 각각의 데이터 범프 블록(181, 182, 183, 184)의 가운데 부분에 배열되고 데이터 범프 패드(D)들은 파워 범프 패드(V)들을 둘러싸도록 각각의 데이터 범프 블록(181, 182, 183, 184)의 외곽에 배열될 수도 있다.
도 5A를 참조하면, 각각의 데이터 패드 블록(151, 152, 153, 154)은 복수의 전원 전압들을 공급받는 파워 범프 패드(V)들이 배열된 적어도 하나의 열(PC; power column)을 포함할 수 있다. 이러한 파워 칼럼(PC)에는 파워 범프 패드(V)들 뿐 아니라, 적절한 수의 더미 범프(N)들이 포함될 수 있다. 도 5A의 채널 범프 패드부(100a5)는 어드레스/커맨드 패드 블록(155)이 데이터 패드 블록들(151, 152, 153, 154)의 좌측에 배치되고, 가운데 행(제3행 및 제4행)에 파워 범프 패드(V)들이 배열된 실시예를 나타내고, 도 5B의 채널 범프 패드부(100a6)는 어드레스/커맨드 패드 블록(165)이 데이터 패드 블록들(161, 162, 163, 164)의 좌측에 배치되고 외곽의 행(제1행 및 제2행)에 파워 범프 패드(V)들이 배열된 실시예를 나타낸다. 또한, 도 5A 및 5B는 모두 적절한 수의 파워 칼럼(PC)들이 배치된 실시예들을 나타낸다.
도 6A 및 6B를 참조하면, 각 채널 범프 패드부의 매트릭스 형태의 행의 수와 열의 수를 전체 설계 마진에 따라서 적절하게 변경할 수 있다. 도 6A의 채널 범프 패드부(100a7) 및 도 6B의 채널 범프 패드부(100a8)는 모두 128개의 DQ 핀(DQ0~DQ127)에 해당하는 데이터 범프 패드(D)들을 포함하지만, 파워 범프 패드(V)의 개수와 더미 패드(N)의 개수는 적절하게 변경될 수 있다. 도 6A의 채널 펌프 패드부(100a7)는 12*32 매트릭스 형태로 구현된 실시예를 나타내고, 도 6B의 채널 펌프 패드부(100a8)는 8*32 매트릭스 형태로 구현된 실시예를 나타낸다. 반도체 메모리 장치(1000)의 전체적인 레이아웃의 설계에 있어서, 열 방향의 길이의 마진이 부족한 경우에는 도 6A의 배치보다 열의 수가 작은 도 6B의 배치를 선택할 수 있을 것이다.
이하, 테스트 패드부와 제2 회로들의 배치에 관한 다른 실시예들을 설명하기로 한다. 도 7A, 7B, 7C, 7D, 8A, 8B, 8C 및 8D에서 도 1과 중복되는 설명은 생략한다.
도 7A, 7B, 7C 및 7D는 테스트 패드부의 배치에 관한 실시예들을 나타내는 도면들이다.
도 1에는, 복수의 채널 범프 패드부들(100a, 100b, 100c, 100d)은 반도체 다이(90)의 수평 이등분선(HL)을 따라서 행 방향으로 반도체 다이(90)의 중앙부에 배치되고, 테스트 패드부(310, 320)는 반도체 다이(90)의 수직 이등분선(VL)을 따라서 열 방향으로 배치되는 실시예가 도시되어 있다.
도 1의 실시예와는 다르게, 테스트 패드부는 반도체 메모리 장치의 설계 마진에 따라서 반도체 다이(90)의 다른 부분에 배치될 수 있다. 일 실시예에서, 도 7A 및 7B에 도시된 바와 같이, 테스트 패드부는 반도체 다이(90)의 수평 이등분선(HL)을 따라서 행 방향으로 배치될 수 있다. 도 7A는 테스트 패드부(330)가 상부의 채널 범프 패드부들(100a, 100b)과 하부의 채널 범프 패드부들(100c, 100d) 사이에서 행 방향으로 배치된 반도체 메모리 장치(1010)의 실시예를 나타내고, 도 7B는 테스트 패드부(311, 312)가 채널 범프 패드부들(100a, 100b, 100c, 100d)과 입출력 제어부들(40a, 40b, 40c, 40d) 행 방향으로 배치된 반도체 메모리 장치(1020)의 실시예를 나타낸다.
일 실시예에서, 도 7C 및 7D에 도시된 바와 같이, 테스트 패드부는 반도체 다이(90)의 변에 인접하여 배치될 수도 있다. 도 7C는 테스트 패드부(312, 322)가 반도체 다이(90)의 상하의 변들에 인접하여 행 방향으로 배치되는 반도체 메모리 장치(1030)의 실시예를 나타내고, 도 7D는 테스트 패드부(313, 323)가 반도체 다이(90)의 좌우의 변들에 인접하여 열 방향으로 배치되는 반도체 메모리 장치(1040)의 실시예를 나타낸다.
도 8A, 8B, 8C 및 8D는 제2 회로의 배치에 관한 실시예들을 나타내는 도면들이다.
도 1에는, 복수의 메모리 셀 어레이들(10a, 10b, 10c, 10d)을 공통으로 제어하기 위한 제2 회로들(51, 52)이 입출력 범프 패드부(100)의 좌측 및 우측에 배치되는 실시예가 도시되어 있다.
도 1의 실시예와는 다르게, 제2 회로는 반도체 메모리 장치의 설계 마진에 따라서 반도체 다이(90)의 다른 부분에 배치될 수 있다. 일 실시예에서, 도 8A 및 8B에 도시된 바와 같이, 제2 회로들은 반도체 다이(90)의 수직 이등분선(VL)을 따라서 배치 될 수 있다. 도 8A는 제2 회로(53)가 좌측의 채널 범프 패드부들(100b, 100c)과 우측의 채널 범프 패드부들(100a, 100d) 사이에서 반도체 다이(90)의 수직 이등분선(VL) 상에 배치된 반도체 메모리 장치(1050)의 실시예를 나타내고, 도 8B는 제2 회로(54, 55)가 좌측의 메모리 셀 어레이들(10b, 10c)과 우측의 메모리 셀 어레이들(10a, 10d) 사이에서 반도체 다이(90)의 수직 이등분선(VL)을 따라서 배치된 반도체 메모리 장치(1060)의 실시예를 나타낸다.
일 실시예에서, 도 8C 및 8D에 도시된 바와 같이, 제2 회로들은 반도체 다이(90)의 상하의 변들 또는 좌우의 변들에 인접하여 배치될 수 있다. 도 8C는 제2 회로들(56a, 56b, 56c, 56d))가 반도체 다이(90)의 좌우의 변들에 인접하여 배치되는 반도체 메모리 장치(1070)의 실시예를 나타내고, 도 8D는 제2 회로들(57a, 57b, 57c, 57d))가 반도체 다이(90)의 상하의 변들에 인접하여 배치되는 반도체 메모리 장치(1080)의 실시예를 나타낸다.
도 9A 및 9B는 도 1의 반도체 메모리 장치에 포함된 입출력 제어부와 입출력 범프 패드부의 관계를 설명하기 위한 도면이다.
도 1을 참조하여 전술한 바와 같이, 원활한 데이터 신호 라우팅을 위하여 각각의 입출력 제어부(IO CTRL)(40a, 40b, 40c, 40d)의 행 방향의 길이(Lr)는 상응하는 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)의 행 방향의 길이보다 작거나 동일할 수 있다. 각각의 입출력 제어부(40a, 40b, 40c, 40d)는 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)에 포함된 데이터 범프 패드의 개수와 동일한 개수의 프리드라이버 등을 구비해야 하므로, 각각의 입출력 제어부(40a, 40b, 40c, 40d)가 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)의 행 방향의 길이 내에 설계되지 못하면 신호 라우팅(siginal routing)을 위한 배선이 복잡해지고 설계상 큰 부담으로 작용한다.
도 9A를 참조하면, 채널 펌프 패드부(100e)는 8*3 매트릭스 내에 16개의 데이터 범프 패드(DQ)들을 포함하므로, 입출력 제어부(40e)는 행 방향의 길이 Lr1=3*UL1 이내에 16개의 프리드라이버 등을 구비해야 한다. 도 9B를 참조하면, 채널 펌프 패드부(100f)는 6*4 매트릭스 내에 16개의 데이터 범프 패드(DQ)들을 포함하므로, 입출력 제어부(40f)는 행 방향의 길이 Lr2=4*UL1 이내에 16개의 프리드라이버 등을 구비해야 한다. 도 9A 및 9B에서 단위 패드 영역의 행 방향의 길이(UL1) 및 열 방향의 단위 길이 (UL2)가 각각 동일하다고 가정하면, 도 9B의 입출력 제어부(40f)의 행 방향의 길이(Lr2)는 도 9A의 입출력 제어부(40e)의 행 방향의 길이(Lr1)보다 크게 설정될 수 있고, 도 9B의 입출력 제어부(40f)의 열 방향의 길이(Lc2)는 도 9A의 입출력 제어부(40e)의 열 방향의 길이(Lc1)보다 작게 설정될 수 있다.
각각의 데이터 범프 패드에 대하여, 각각의 출력 드라이버 및 각각의 입력 버퍼가 요구된다. 출력 드라이버 및/또는 입력 버퍼는 입출력 제어부(40f)에 포함될 수도 있고, 채널 범프 패드부(100f)에 포함될 수도 있다. 상기 설명한 방식으로, 반도체 메모리 장치(1000)의 전체적인 설계 마진을 고려하여 단위 패드 영역의 크기(UL1, UL2), 각 채널 범프 패드부의 행과 열의 개수 및 이에 따른 입출력 제어부의 크기(Lr, Lc)가 적절하게 결정될 수 있고, 상기 각각의 채널 범프 패드부에 포함된 상기 데이터 범프 패드들의 개수와 동일한 개수의 출력 드라이버들 및 동일한 개수의 입력 버퍼들이 상기 각각의 입출력 제어부 및 상기 각각의 채널 범프 패드부에 분산되어 배치될 수 있다.
바이트당 파워쌍(VDDQ, VSSQ)은 많을수록 유리하지만, 바이트당 파워쌍의 개수는 반도체 메모리 장치의 사이즈 및 레이아웃에 따라 제한될 수 있다. 도 9A 및 9B에는, 바이트당 한 쌍의 전원 전압 패드(VDDQ) 및 접지 전압 패드(VSSQ)가 포함된 실시예가 도시되어 있다. DM은 데이터 마스크 패드, N은 더미 패드, DQS는 데이터 스트로브 패드를 각각 나타낸다.
도 10은 도 1의 입출력 범프 패드부의 수직적 구조를 설명하기 위한 단면도이다. 도 10은 기판 영역(81), 상부 영역(82), 범프 패드(87) 및 범프(88)의 수직 구조를 단위 패드 영역의 단위 길이(UL)에 대하여 개략적으로 도시하고, 있다. 도 10에 도시된 구조물들은 일반적인 반도체 공정에 수반되는 도핑, 패터닝, 식각, 증착, 스퍼터링, 열처리 등의 기술을 이용하여 형성될 수 있다.
기판 영역(81)의 상부에는 이온 주입 공정 등에 의하여 소스, 드레인과 같은 액티브 영역(83)이 형성되고, 그 상부에 게이트 구조물(84)이 형성된다. 기판 영역(81) 및 상부 영역(82)에는 도 10에 도시된 트랜지스터(83, 84)와 같은 능동 소자 뿐만 아니라, MOS 커패시터와 같은 수동 소자도 형성될 수 있다. 상부 영역(82)은 복수의 메탈층(metal layer)들(86)을 포함하고 메탈층(86)에는 일반적으로 신호 라우팅 및 전압 공급을 위한 배선들이 형성된다. 트랜지스터의 소스, 드레인 및 게이트 전극들, 메탈층(86)에 형성된 배선과 펌프 패드(87)는 비아(Via) 홀과 같은 층간 커넥터(85)를 통하여 서로 전기적으로 연결될 수 있다. 도전성 범프(88)가 볼 드롭(ball drop) 또는 스크린 프린팅 공정 등을 통하여 범프 패드(87) 상에 형성되고, 범프(88)를 용융점 이상으로 가열하여 리플로우(reflow)시킴으로써 범프(88)와 범프 패드(87) 사이의 전기적 접촉을 개선할 수 있다.
도 11A, 11B, 12, 13A, 13B 및 14는 도 1의 입출력 범프 패드부에 포함된 단위 패드 영역들의 실시예들을 나타내는 회로도들이다. 도 11A 및 11B의 단위 패드 영역들(UPA1, UPA2)은 데이터 패드 영역을 나타내고, 도 12의 단위 패드 영역(UPA3)은 어드레스/커맨드 패드 영역을 나타내고, 도 13A 및 13B의 단위 패드 영역들(UPA4, UPA5)은 파워 패드 영역을 나타내고, 도 14의 단위 패드 영역(PUA6)은 더미 패드 영역을 나타낸다. 단위 패드 영역의 행 방향의 단위 길이(UL1)는 열 방향의 단위 길이(UL2)와 동일할 수도 있고 상이할 수도 있다.
도 11A를 참조하면, 각각의 데이터 범프 패드(DQ)가 형성되는 데이터 패드 영역(UPA1) 하부의 반도체 다이에는 각각의 출력 드라이버(PM1, NM1) 및 각각의 디커플링 커패시터(CAP)가 형성될 수 있다. 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)는 제1 전압(V1)과 제2 전압(V2) 사이에 결합되고, 디커플링 커패시터(CAP)도 제1 전압(V1)과 제2 전압(V2) 사이에 결합될 수 있다. 제1 전압(V1)은 전원 전압이고 제2 전압(V2)은 접지 전압일 수 있다. 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)는 독출 모드에서 입출력 제어부의 프리드라이버로부터 제공되는 신호들(DOK, DOKB)에 응답하여 독출 데이터 신호를 데이터 범프 패드(DQ)를 통하여 외부 장치에 전달한다. 한편 기입 모드에서 데이터 범프 패드(DQ)를 통하여 외부 장치로부터 수신된 기입 데이터 신호(DIN)는 입출력 제어부에 포함된 입력 버퍼로 제공된다. 즉, 도 11A의 실시예는 각각의 출력 드라이버는 각각의 데이터 범프 패드(DQ) 하부의 반도체 다이에 형성되고, 각각의 프리드라이버 및 각각의 입력 버퍼는 입출력 제어부에 형성되는 것을 나타낸다.
도 11B를 참조하면, 각각의 데이터 범프 패드(DQ)가 형성되는 데이터 패드 영역(UPA2) 하부의 반도체 다이에는 각각의 출력 드라이버(PM1, NM2), 각각의 입력 버퍼(RCV)(또는 리시버) 및 각각의 디커플링 커패시터(CAP)가 형성될 수 있다. 도 11A의 실시예에서는 각각의 입력 버퍼가 입출력 제어부에 포함되지만, 도 11B의 실시예에서는 각각의 입력 버퍼(RCV)가 각각의 데이터 패드 영역에 해당하는 반도체 다이에 형성된다. 입력 버퍼(RCV)는 외부 장치로부터 수신된 기입 데이터 신호(DIN)를 버퍼링하여 내부 입력 신호(DI)를 입출력 제어부로 제공한다.
도 10을 참조하여 전술한 바와 같이, 도 11A 및 11B에 도시된 트랜지스터와 같은 능동 소자들 및 모스 커패시터와 같은 수동 소자들은 반도체 다이의 기판 영역(81)에 형성될 수 있고, DOK, DOKB, DIN 등의 신호들을 라우팅하기 위한 배선들 및 전압들을 공급하기 위한 배선들은 메탈층(86)에 형성될 수 있다. 또한 도 11A 및 11B에 도시하지는 않았으나, 데이터 패드 영역에 해당하는 반도체 다이에는 도 13A 등에 도시된 것과 같은 정전기 방전 보호 회로가 더 포함될 수 있다.
도 12를 참조하면, 각각의 어드레스/커맨드 범프 패드(ADD/CMD) 가 형성되는 어드레스/커맨드 패드 영역(UPA4) 하부의 반도체 다이에는 게이트-커플링된 각각의 MOS 트랜지스터들(PM2, NM2) 및 각각의 디커플링 커패시터(CAP)가 형성될 수 있다. 어드레스/커맨드 범프 패드(ADD/CMD)는 신호를 외부 장치로 출력하는 기능이 불필요하므로 도 11A의 출력 드라이버(PM1, NM1)에 상응하는 트랜지스터들(PM2, NM2)을 도 12에 도시된 바와 같이 게이트-커플링시켜 클램프 다이오드로 이용할 수 있다. 어드레스/커맨드 범프 패드(ADD/CMD)를 통하여 외부 장치로부터 수신된 어드레스/커맨드 신호(AIN)는 어드레스/커맨드 버퍼, 등으로 제공된다.
도 13A는 전원 전압을 수신하는 파워 펌프 패드(VDDQ)에 상응하는 단위 패드 영역(UPA4)을 나타내고, 도 13B는 접지 전압을 수신하는 파워 펌프 패드(VSSQ)에 상응하는 단위 패드 영역(UPA5)을 나타낸다. 도 13A 및 13B를 참조하면, 각각의 파워 범프 패드(VDDQ, VSSQ)가 형성되는 파워 패드 영역(UPA4, UPA5) 하부의 반도체 다이에는 각각의 디커플링 커패시터(CAP)가 형성될 수 있다. 또한 각각의 파워 패드 영역(UPA4, UPA5) 하부의 반도체 다이에는 정전기 방전(ESD; electrostatic discharge) 보호 회로가 더 형성될 수 있다.
도 14는 반도체 다이와 전기적으로 차단되는 더미 패드에 상응하는 더미 패드 영역(UPA6)을 나타낸다. 도 14를 참조하면, 각각의 더미 패드가 형성되는 더미 패드 영역(UPA6) 하부의 반도체 다이에는 각각의 디커플링 커패시터(CAP)가 형성될 수 있다. 또한 각각의 더미 패드 영역(UPA6) 하부의 반도체 다이에는 정전기 방전 보호 회로가 더 형성될 수 있다.
한편, 도면에 도시되지는 않았으나, 데이터 범프 패드, 어드레스/커맨드 범프 패드, 및/또는 더미 패드가 형성된 단위 패드 영역에 해당하는 반도체 다이에는 도 13A에 도시된 것과 같은 ESD 보호 회로가 더 형성될 수 있고, 상기 ESD 보호 회로는 전원 전압 또는 접지 전압과 범프 패드 사이에(pin-to-power) 또는 전원 전압과 접지 전압 사이에(power-to-power) 결합될 수 있다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃을 나타내는 도면이다.
도 15를 참조하면, 반도체 메모리 장치(2000)는 반도체 다이(90) 및 반도체 다이(90)의 중앙부에 형성되는 입출력 범프 패드부(100)를 포함한다. 도 1의 반도체 메모리 장치(1000)와 비교하여 도 15의 반도체 메모리 장치(2000)는 반도체 다이(90)의 변에 인접하여 배치된 서포트 범프 패드부(710, 720) 및/또는 모서리에 인접하여 배치된 서포트 범프 패드부(500a, 500b, 500c, 500d)를 더 포함한다.
이와 같은 서포트 범프 패드부(500a, 500b, 500c, 500d, 710, 720)는 동일한 구조의 메모리 칩들을 적층하는 경우 또는 메모리 칩과 컨트롤러 칩을 적층하는 경우에, 칩들 사이에 존재하는 간격에 기인하여 칩온칩(chip-o-chip)의 신뢰성이 저하되는 것을 방지할 수 있다. 서포트 범프 패드부(500a, 500b, 500c, 500d, 710, 720)는 반도체 다이(90)의 수직 이등분선(VL) 및/또는 수평 이등분선(HL)에 대하여 대칭적인 위치들에 배치될 수 있다. 예를 들어, 서포트 범프 패드부(500a, 500b, 500c, 500d, 710, 720)는 반도체 다이(90)의 네 개의 모서리에 배치되거나, 두 개의 마주보는 변에 배치되거나, 네 개의 변에 배치되거나, 이들의 조합에 의해 배치될 수 있다.
도 1을 참조하여 전술한 바와 같이, 반도체 다이(90)는 서로 독립된 채널로 동작하는 복수의 메모리 셀 어레이들(10a, 10b, 10c, 10d)을 포함하고, 입출력 범프 패드부(100)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)를 메모리 컨트롤러와 같은 외부 장치와 독립적으로 연결하기 위한 복수의 채널들을 제공한다. 입출력 범프 패드부(100)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)의 채널별 입출력을 위한 복수의 채널 범프 패드부들(CH PAD)(100a, 100b, 100c, 100d)을 포함할 수 있다. 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)에 상응한다. 전술한 바와 같이, 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)는 복수의 행들과 복수의 열들로 이루어진 매트릭스 형태로 배열된 복수의 단위 범프 패드들을 포함할 수 있다.
반도체 다이(90)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)를 각 채널별로 독립적으로 제어하기 위한 복수의 제1 회로들(CTRL, IO CTRL)(30, 40) 및 복수의 메모리 셀 어레이들(10a, 10b, 10c, 10d)을 공통으로 제어하기 위한 제2 회로들(COMM)(51, 52)을 포함할 수 있다. 반도체 메모리 장치(1000)의 효율적인 설계를 위하여, 도 15에 도시된 바와 같이, 제1 회로들(30, 40)은 각각의 입출력 범프 패드부(100)와 상응하는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d) 사이에 배치되고, 제2 회로들(51, 52)은 입출력 범프 패드부(100)의 좌측 및 우측에 배치될 수 있다.
각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)를 각 채널별로 독립적으로 제어하기 위한 제1 회로들(30, 40)은 입출력 제어부들(IO CTRL)(40) 및 부가적인 제어부들(CTRL)(30)로 구분될 수 있다. 각각의 입출력 제어부(40a, 40b, 40c, 40d)는 각각의 메모리 셀 어레이(10a, 10b, 10c, 10d)와 상응하는 각각의 채널 범프 패드부(100a, 100b, 100c, 100d) 사이에 형성된다. 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)와의 원활한 데이터 신호 라우팅을 위하여, 각각의 입출력 제어부(40a, 40b, 40c, 40d)의 행 방향의 길이는 상응하는 각각의 채널 범프 패드부(100a, 100b, 100c, 100d)의 행 방향의 길이보다 작거나 동일할 수 있다.
일 실시예에서, 반도체 메모리 장치(2000)는 반도체 다이(90)의 테스트를 수행하기 위한 테스트 패드부(310, 320)를 더 포함할 수 있다. 입출력 범프 패드부(100)를 통하여 반도체 메모리 장치(2000)를 직접 테스트하는 것은 곤란하기 때문에, 도 15에 도시된 것과 같은 테스트 패드부(310, 320)를 부가적으로 형성하여, 웨이퍼 테스트 등을 용이하게 수행할 수 있다.
전술한 바와 같이, 복수의 메모리 셀 어레이들(10a, 10b, 10c, 10d), 복수의 채널 범프 패드부들(100a, 100b, 100c, 100d) 및/또는 그 밖의 주변 회로들의 레이아웃은 도 15에 도시된 바와 같이 미러(mirror) 방식에 의해 설계될 수도 있고, 또는 쉬프트 (shift) 방식에 의해 설계될 수도 있다.
이와 같이, 하나의 채널에 대한 레이아웃만을 설계하고 이를 미러링 또는 쉬프팅함으로써 반도체 메모리 장치(2000)의 전체적인 레이아웃을 효율적으로 설계할 수 있다. 또한 입출력 범프 패드부(100)를 반도체 다이(90)의 중앙부에 형성함으로써, 반도체 메모리 장치(2000)가 다양한 구조의 다른 장치와 결합되는 경우, 공정상의 변경이 있는 경우에도, 이미 완성된 설계의 과도한 변경 없이 효율적인 설계 변경이 가능하다.
도 16A 및 16B는 도 15의 반도체 메모리 장치에 포함된 서포트 범프 패드부의 실시예들을 나타내는 도면들이다.
도 16A에는 반도체 다이(90)의 모서리에 인접하여 배치된 서포트 범프 패드부(500b)가 도시되어 있고, 도 16B에는 반도체 다이(90)의 변에 인접하여 배치된 서포트 범프 패드부(710)가 도시되어 있다. 반도체 다이(90)의 모서리 근처에는 정렬 마크(50b)가 형성될 수 있다. 도 16A 및 16B를 참조하면, 서포트 범프 패드부(500b, 710)는 복수의 더미 패드(N)(502, 702)들을 포함한다. 더미 패드(N)들은, 칩들이 적층되는 경우에 물리적인 지지대 역할을 한다. 일 실시예에서, 서포트 범프 패드부(500b, 710)는 전원 전압을 공급받는 적어도 하나의 파워 범프 패드(V)(501, 701)를 포함할 수 있다. 파워 범프 패드들이 반도체 다이(90)의 중앙부에 형성되는 입출력 범프 패드부(100)에만 배치되는 경우에는 반도체 다이(90)의 변 또는 모서리 부근의 영역에서는 비교적 긴 전압 공급 경로에 따른 전압 강하 및 노이즈에 의해 전압 특성이 저하된다. 이러한 전압 특성의 저하를 보완하기 위하여 서포트 범프 패드부(500b, 710) 내의 더미 패드(N)의 일부가 파워 범프 패드(V)로 치환될 수 있다.
도 17은 본 발명의 일 실시예에 따른 적층 구조의 반도체 메모리 장치를 나타내는 도면이다.
도 17을 참조하면, 반도체 메모리 장치(3000)는 상하로 적층되는 복수의 메모리 칩들(2000a, 2000b, 2000c, 2000d)을 포함한다. 각각의 메모리 칩은 각각의 기판 영역(81a, 18b, 81c, 81d)과 각각의 기판 상부 영역(82a, 82b, 82c, 83d)으로 이루어진 각각의 반도체 다이 및 반도체 다이의 중앙부에 형성된 각각의 입출력 범프 패드를 포함한다. 각각의 반도체 다이는 복수의 메모리 셀 어레이들을 포함하고, 반도체 다이의 중앙부에 형성된 각각의 입출력 범프 패드부는 상기 메모리 셀 어레이들을 외부 장치와 독립적으로 연결하기 위한 복수의 채널들을 제공한다.
각각의 메모리 칩(2000a, 2000b, 2000c, 2000d)은 반도체 다이의 변 또는 모서리에 인접하여 각각 배치된 복수의 서포트 범프 패드부들을 더 포함할 수 있다. 도 17에서, 반도체 다이의 중앙부의 범프는 입출력 범프(88a, 88b, 88c, 88d)를 나타내고, 반도체 다이의 외곽의 범프는 서포트 범프(503a, 503b, 503c, 503d)를 나타낸다.
한편 각각의 반도체 다이는 하부의 반도체 다이의 중앙부에 형성된 입출력 범프 패드부와의 전기적 연결을 위한 기판 관통 비아(Through-Silicon Via)들(TSVa, TSVb, TSVc, TSVd)을 포함할 수 있다.
예를 들어, 제1 메모리 칩(2000a)의 기판 관통 비아(TSVa)는 제1 메모리 칩(2000a)의 입출력 범프(88a)와 하부의 제2 메모리 칩(2000b)의 입출력 범프(88b)를 전기적으로 연결할 수 있다. 적층된 메모리 칩(2000a, 2000b, 2000c, 2000d)들의 입출력 범프들(88a, 88b, 88c, 88d)들이 이와 같은 기판 관통 비아들(TSVa, TSVb, TSVc, TSVd)을 통하여 전기적으로 연결될 수 있다.
도 18 및 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 패키지를 나타내는 도면들이다.
도 18을 참조하면, 반도체 패키지(4000)는 베이스 기판(BASE)(810), 베이스 기판(810)의 상부에 배치된 컨트롤러 칩(CTRL)(820) 및 컨트롤러 칩(820)의 상부에 배치된 적어도 하나의 반도체 메모리 칩(MEM)(1000a)을 포함한다. 베이스 기판(810)은 인쇄회로기판(PCB; printed circuit board)일 수 있으며, 컨트롤러 칩(820)은 마이크로 프로세서(MPU; microprocessor unit)를 포함할 수 있다. 칩들이 적층된 후 레진(870) 등으로 반도체 패키지(40000)의 상부를 도포할 수 있다. 반도체 메모리 칩(1000a)은, 도1 내지 13을 참조하여 설명한 본 발명의 실시예들에 따른 반도체 메모리 장치들(1000, 2000, 3000) 중 하나일 수 있다. 전술한 바와 같이, 반도체 메모리 칩(1000a)은 반도체 다이 및 상기 반도체 다이의 중앙부에 형성되는 입출력 범프 패드부를 포함한다. 상기 반도체 다이는 복수의 메모리 셀 어레이들을 포함하고, 상기 입출력 범프 패드부는 상기 복수의 메모리 셀 어레이들을 컨트롤러 칩(820)과 독립적으로 연결하기 위한 복수의 채널들을 제공한다.
도 18의 실시예에서, 반도체 메모리 칩(1000a)의 입출력 범프들(88e)을 통하여 반도체 메모리 칩(1000a)과 컨트롤러 칩(820)이 전기적으로 연결되고, 컨트롤러 칩(820)과 인쇄 회로 기판(810)은 와이어(860)를 이용한 본딩 방식에 의해 전기적으로 연결될 수 있다. 인쇄 회로 기판(810)의 하면에는 외부 장치와의 전기적 연결을 위한 범프(811)가 형성될 수 있다.
도 19를 참조하면, 반도체 패키지(5000)는 베이스 기판(BASE)(910), 베이스 기판(910)의 상부에 배치된 컨트롤러 칩(CTRL)(920) 및 컨트롤러 칩(920)의 상부에 배치된 적어도 하나의 반도체 메모리 칩(MEM)(1000b)을 포함한다. 칩들이 적층된 후 레진(970) 등으로 반도체 패키지(40000)의 상부를 도포할 수 있다. 반도체 메모리 칩(1000b)은, 도1 내지 13을 참조하여 설명한 본 발명의 실시예들에 따른 반도체 메모리 장치들(1000, 2000, 3000) 중 하나일 수 있다. 전술한 바와 같이, 반도체 메모리 칩(1000b)은 반도체 다이 및 상기 반도체 다이의 중앙부에 형성되는 입출력 범프 패드부를 포함한다. 상기 반도체 다이는 복수의 메모리 셀 어레이들을 포함하고, 상기 입출력 범프 패드부는 상기 복수의 메모리 셀 어레이들을 컨트롤러 칩(920)과 독립적으로 연결하기 위한 복수의 채널들을 제공한다.
도 19의 실시예에서, 반도체 메모리 칩(1000b)의 입출력 범프들(88e)을 통하여 반도체 메모리 칩(1000b)과 컨트롤러 칩(920)이 전기적으로 연결되고, 컨트롤러 칩(920)과 인쇄 회로 기판(910)은 범프(921)를 통하여 전기적으로 연결될 수 있다. 컨트롤러 칩(920)은 기판 관통 비아(955)를 포함할 수 있으며, 이 경우 인쇄 회로 기판(910)과 반도체 메모리 칩(1000b) 사이의 인터페이스 부하 저항이 감소되어 원활한 신호 전송이 구현될 수 있다. 인쇄 회로 기판(910)의 하면에는 외부 장치와의 전기적 연결을 위한 범프(911)가 형성될 수 있다.
도 18 및 19에 도시된 바와 같이, 본 발명의 실시예들에 따른 와이드 입출력 (W-IO; wide input and output) 인터페이스를 제공하는 반도체 메모리 장치(1000a, 1000b)는 플립 칩 패키징(flip-chip packaging)에 효과적이다. 플립 칩 패키징은 반도체 다이의 상부 영역이 컨트롤러 칩을 향하도록 장착하는 것을 포함한다. 입출력 범프 패드부를 반도체 다이의 중앙부에 형성하고, 이에 상응하는 위치에 컨트롤러 칩의 입출력 패드들을 형성함으로써 플립-칩 패키징이 효율적으로 수행될 수 있고, 전술한 서포트 범프 패드부는 칩과 칩 사이의 물리적인 지지대 역할을 함으로써 칩온칩(chip-on-chip) 적층의 신뢰성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치는, 멀티 채널 방식의 와이드 입출력 인터페이스를 통하여 고성능이 요구되는 장치 및 시스템의 저장 장치로 유용하게 이용될 수 있으며, 특히 저전력이 요구되는 휴대용 장치 및 시스템에 더욱 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
1000, 2000, 3000: 반도체 메모리 장치
4000, 5000: 반도체 패키지
100: 입출력 범프 패드부
100a, 100b, 100c, 100d: 채널 범프 패드부
500a, 500b, 500c, 500d, 710, 720: 서포트 범프 패드부
A: 어드레스/커맨드 범프 패드 D: 데이터 범프 패드
V: 파워 범프 패드 N: 더미 패드

Claims (29)

  1. 복수의 메모리 셀 어레이들을 포함하는 반도체 다이(semiconductor die); 및
    상기 각각의 메모리 셀 어레이를 외부 장치와 독립적으로 연결하기 위한 복수의 채널들을 제공하고, 상기 반도체 다이의 중앙부에 형성되는 입출력 범프 패드부를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 입출력 범프 패드부는 상기 각각의 메모리 셀 어레이의 채널별 입출력을 위한 복수의 채널 범프 패드부들을 포함하고,
    상기 각각의 채널 범프 패드부는 복수의 행들과 복수의 열들로 이루어진 매트릭스 형태로 배열된 복수의 단위 범프 패드들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 각각의 채널 범프 패드부는 어드레스/커맨드 범프 패드들이 배열된 어드레스/커맨드 패드 블록 및 데이터 범프 패드들이 배열된 복수의 데이터 패드 블록들을 포함하고,
    상기 어드레스/커맨드 패드 블록 및 상기 데이터 패드 블록들은 행 방향으로 배열된 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 어드레스/커맨드 패드 블록은 상기 데이터 패드 블록들 사이에 배치되거나, 상기 데이터 패드 블록들의 좌측 또는 우측에 배치된 것을 특징으로 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 각각의 데이터 패드 블록은,
    복수의 전원 전압들을 공급받는 파워 범프 패드들이 배열된 적어도 하나의 행을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3 항에 있어서, 상기 각각의 데이터 패드 블록은,
    복수의 전원 전압들을 공급받는 파워 범프 패드들이 배열된 적어도 하나의 열을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제3 항에 있어서,
    복수의 전원 전압들을 공급받는 파워 범프 패드들이 상기 각각의 데이터 범프 블록의 가운데 부분에 배열되고 상기 데이터 범프 패드들은 상기 파워 범프 패드들을 둘러싸도록 상기 각각의 데이터 범프 블록의 외곽에 배열되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2 항에 있어서,
    상기 반도체 다이는, 상기 각각의 메모리 셀 어레이와 상기 상응하는 각각의 채널 범프 패드부 사이에 각각 형성된 복수의 입출력 제어부들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서,
    상기 각각의 입출력 제어부의 행 방향의 길이는 상기 상응하는 각각의 채널 범프 패드부의 행 방향의 길이보다 작거나 동일한 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8 항에 있어서,
    상기 각각의 채널 범프 패드부는 복수의 데이터 범프 패드들을 포함하고,
    상기 각각의 채널 범프 패드부에 포함된 상기 데이터 범프 패드들의 개수와 동일한 개수의 출력 드라이버들 및 동일한 개수의 입력 버퍼들이 상기 각각의 입출력 제어부 및 상기 각각의 채널 범프 패드부에 분산되어 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제2 항에 있어서,
    상기 각각의 채널 범프 패드부는 복수의 데이터 범프 패드들을 포함하고,
    상기 각각의 데이터 범프 패드가 형성된 각각의 데이터 패드 영역 하부의 상기 반도체 다이에는 각각의 출력 드라이버 및 각각의 디커플링 커패시터가 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 각각의 데이터 패드 영역 하부의 상기 반도체 다이에는 각각의 입력 버퍼가 더 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제2 항에 있어서,
    상기 각각의 채널 범프 패드부는 복수의 어드레스/커맨드 범프 패드들 및 복수의 파워 범프 패드들을 포함하고,
    상기 각각의 어드레스/커맨드 범프 패드가 형성된 각각의 어드레스/커맨드 패드 영역 및 상기 각각의 파워 범프 패드가 형성된 각각의 파워 패드 영역 하부의 상기 반도체 다이에는 각각의 디커플링 커패시터가 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13 항에 있어서
    상기 각각의 어드레스/커맨드 패드 영역 하부의 상기 반도체 다이에는 각각의 클램프 다이오드 또는 각각의 정전기 방전 보호 회로가 더 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13 항에 있어서,
    상기 각각의 파워 패드 영역 하부의 상기 반도체 다이에는 각각의 정전기 방전 보호 회로가 더 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제2 항에 있어서,
    상기 각각의 채널 범프 패드부는 상기 반도체 다이와 전기적으로 차단되는 적어도 하나의 더미 패드를 포함하고,
    상기 더미 패드가 형성된 각각의 더미 영역 하부의 상기 반도체 다이에는 각각의 디커플링 커패시터가 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 각각의 더미 영역 하부의 상기 반도체 다이에는 각각의 정전기 방전 보호 회로가 더 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제2 항에 있어서, 상기 반도체 다이는,
    상기 각각의 메모리 셀 어레이를 상기 채널별로 독립적으로 제어하기 위한 복수의 제1 회로들; 및
    상기 복수의 메모리 셀 어레이들을 공통으로 제어하기 위한 제2 회로들을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18 항에 있어서,
    상기 제1 회로들은 상기 상응하는 각각의 채널 범프 패드부와 상기 상응하는 각각의 메모리 셀 어레이 사이에 배치되고,
    상기 제2 회로들은 상기 입출력 범프 패드부의 좌측 및 우측에 배치되거나, 상기 반도체 다이의 수직 이등분선을 따라서 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제18 항에 있어서,
    상기 제1 회로들은 상기 상응하는 각각의 채널 범프 패드부와 상기 상응하는 각각의 메모리 셀 어레이 사이에 배치되고,
    상기 제2 회로들은 반도체 다이의 상하의 변들 또는 좌우의 변들에 인접하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제1 항에 있어서,
    상기 반도체 다이의 테스트를 수행하기 위한 테스트 패드부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21 항에 있어서,
    상기 테스트 패드부는, 상기 반도체 다이의 수직 이등분선을 따라서 열 방향으로 배치되거나 상기 반도체 다이의 좌우의 변들에 인접하여 열 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제21 항에 있어서,
    상기 테스트 패드부는, 상기 반도체 다이의 수평 이등분선을 따라서 행 방향으로 배치되거나 상기 반도체 다이의 상하의 변들에 인접하여 행 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제1 항에 있어서,
    상기 반도체 다이의 변 또는 모서리에 인접하여 배치된 서포트 범프 패드부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24 항에 있어서,
    상기 서포트 범프 패드부들은 복수의 전원 전압들을 공급받는 파워 범프 패드들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 복수의 메모리 셀 어레이들을 각각 포함하고, 상하로 적층되는 복수의 반도체 다이(semiconductor die)들; 및
    상기 메모리 셀 어레이들을 외부 장치와 독립적으로 연결하기 위한 복수의 채널들을 제공하고, 상기 각각의 반도체 다이의 중앙부에 형성되는 복수의 입출력 범프 패드부들을 포함하는 반도체 메모리 장치.
  27. 제26 항에 있어서,
    상기 각각의 반도체 다이의 변 또는 모서리에 인접하여 각각 배치된 복수의 서포트 범프 패드부들을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 제26 항에 있어서,
    상기 각각의 반도체 다이는 하부의 반도체 다이의 중앙부에 형성된 상기 입출력 범프 패드부와의 전기적 연결을 위한 기판 관통 비아(TSV: Through-Silicon Via)들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  29. 베이스 기판;
    상기 베이스 기판의 상부에 배치된 컨트롤러 칩;
    상기 컨트롤러 칩의 상부에 배치된 적어도 하나의 반도체 메모리 칩을 포함하고,
    상기 반도체 메모리 칩은,
    복수의 메모리 셀 어레이들을 포함하는 반도체 다이(semiconductor die); 및
    상기 복수의 메모리 셀 어레이들을 상기 컨트롤러 칩과 독립적으로 연결하기 위한 복수의 채널들을 제공하고, 상기 반도체 다이의 중앙부에 형성되는 입출력 범프 패드부를 포함하는 반도체 패키지.
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