KR20190100666A - 서로 이격되어 배치되는 범프 어레이들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치 - Google Patents

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KR20190100666A
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Abstract

본 발명의 실시 예에 따른 메모리 장치는, 제 1 채널을 통해 제 1 프로세서와 통신하고 제 2 채널을 통해 제 2 프로세서와 통신하고, 제 1 채널에 대한 제 1 범프 어레이와 제 2 채널에 대한 제 2 범프 어레이를 포함하는 버퍼 다이 및 복수의 관통 전극들을 통해 버퍼 다이 상에 적층되고, 제 1 채널로 할당된 제 1 뱅크들 및 제 2 채널로 할당된 제 2 뱅크들을 포함하는 복수의 메모리 다이들을 포함할 수 있다. 제 1 범프 어레이는 제 1 프로세서와 인접한 버퍼 다이의 제 1 변에 인접하여 배치될 수 있고 그리고 제 2 범프 어레이는 제 2 프로세서와 인접한 버퍼 다이의 제 2 변에 인접하여 배치될 수 있다.

Description

서로 이격되어 배치되는 범프 어레이들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치{MEMORY DEVICE INCLUDING BUMP ARRAYS SPACED APART FROM EACH OTHER AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 발명은 메모리 장치 및 전자 장치에 관한 것으로, 좀 더 자세하게는 서로 이격되어 배치되는 범프 어레이들을 포함하는 메모리 장치 및 전자 장치에 관한 것이다.
메모리 장치의 집적도를 높이기 위해, 다수의 메모리 다이들이 적층될 수 있다. 3차원 구조를 갖는 메모리 장치를 형성하기 위해, 관통 전극(through electrode)이 메모리 다이들을 적층하는데 사용될 수 있다. 관통 전극을 이용하여 적층된 3차원 메모리 장치는 일반 메모리 장치보다 고용량 및 고대역폭을 제공할 수 있다.
3차원 메모리 장치를 사용하는 프로세서는 다양할 수 있다. 어플리케이션에 따라, 프로세서는 3차원 메모리 장치가 지원하는 모든 채널들을 통해 또는 일부 채널들만을 통해 3차원 메모리 장치를 사용할 수 있다. 또한, 여러 프로세서들이 채널들을 통해 하나의 3차원 메모리 장치를 사용할 수도 있다. 즉, 3차원 메모리 장치를 내부적으로 분할함으로써, 여러 프로세서들로 채널들을 제공할 수 있는 3차원 메모리 장치가 필요하다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 서로 이격되어 배치되는 범프 어레이들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 제 1 채널을 통해 제 1 프로세서와 통신하고 제 2 채널을 통해 제 2 프로세서와 통신하고, 제 1 채널에 대한 제 1 범프 어레이와 제 2 채널에 대한 제 2 범프 어레이를 포함하는 버퍼 다이 및 복수의 관통 전극들을 통해 버퍼 다이 상에 적층되고, 제 1 채널로 할당된 제 1 뱅크들 및 제 2 채널로 할당된 제 2 뱅크들을 포함하는 복수의 메모리 다이들을 포함할 수 있고, 제 1 범프 어레이는 제 1 프로세서와 인접한 버퍼 다이의 제 1 변에 인접하여 배치되고, 그리고 제 2 범프 어레이는 제 2 프로세서와 인접한 버퍼 다이의 제 2 변에 인접하여 배치될 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는, 제 1 방향으로 서로 이격되어 배치되는 제 1 범프 어레이 및 제 2 범프 어레이를 포함하는 버퍼 다이, 복수의 제 1 관통 전극들을 통해 버퍼 다이 상에 적층되고, 뱅크들을 포함하는 제 1 메모리 다이, 및 복수의 제 2 관통 전극들을 통해 제 1 메모리 다이 상에 적층되고, 뱅크들을 포함하는 제 2 메모리 다이를 포함할 수 있고, 제 1 범프 어레이는, 제 1 및 제 2 메모리 다이들과 제 1 프로세서 사이의 통신을 위한 제 1 채널을 위해 제공되고, 그리고 제 2 범프 어레이는 제 1 및 제 2 메모리 다이들과 제 2 프로세서 사이의 통신을 위한 제 2 채널을 위해 제공될 수 있다.
본 발명의 또 다른 실시 예에 다른 전자 장치는, 버퍼 다이 및 복수의 관통 전극들을 통해 버퍼 다이 상에 적층되고 제 1 채널로 할당된 제 1 뱅크들과 제 2 채널로 할당된 제 2 뱅크들을 포함하는 복수의 메모리 다이들을 포함하는 메모리 장치, 제 1 채널을 통해 제 1 뱅크들을 접근하는 제 1 프로세서, 및 제 2 채널을 통해 제 2 뱅크들을 접근하는 제 2 프로세서를 포함할 수 있고, 버퍼 다이는, 제 1 프로세서와 인접한 버퍼 다이의 제 1 변에 인접하여 배치되고, 제 1 채널의 신호들의 송수신을 위한 범프들을 포함하는 제 1 범프 어레이 및 제 2 프로세서와 인접한 버퍼 다이의 제 2 변에 인접하여 배치되고, 제 2 채널의 신호들의 송수신을 위한 범프들을 포함하는 제 2 범프 어레이를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 서로 이격되어 배치되는 범프 어레이들을 이용하여 적어도 두 개의 프로세서들로 채널들을 각각 제공할 수 있다. 본 발명의 실시 예에 따르면, 범프 어레이들이 서로 이격되어 배치되므로, 메모리 장치와 프로세서 사이의 채널 내 전송 경로들의 라우팅이 개선될 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 도시한다.
도 2는 도 1의 I-I'에 따른 메모리 장치의 단면을 예시적으로 도시한다.
도 3은 도 2의 제 1 범프 어레이의 일부를 예시적으로 도시한다.
도 4는 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 5 및 도 6은 도 4의 메모리 장치의 밑면을 좀 더 구체적으로 도시한다.
도 7은 본 발명의 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 9는 본 발명의 또 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 또 다른 실시 예에 따른 전자 장치의 단면을 예시적으로 도시한다.
도 11은 도 10의 메모리 장치, 제 1 프로세서, 및 제 2 프로세서의 동작들을 예시적으로 보여주는 순서도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 도시한다. 메모리 장치(100)는 버퍼 다이(110) 및 제 1 내지 제 4 메모리 다이들(120~150)을 포함할 수 있다.
버퍼 다이(110)는 외부 장치(예를 들면, 메모리 장치(100)를 접근하는 호스트, 프로세서, 메모리 컨트롤러 등)와 제 1 내지 제 4 메모리 다이들(120~150) 사이에서 전송되는 신호들을 버퍼링(buffering)할 수 있다. 예를 들어, 버퍼 다이(110)는 외부 장치로부터 전송된 명령, 어드레스, 쓰기 데이터 등을 제 1 내지 제 4 메모리 다이들(120~150) 중 적어도 하나로 전송할 수 있다. 버퍼 다이(110)는 제 1 내지 제 4 메모리 다이들(120~150)로부터 전송된 읽기 데이터를 외부 장치로 전송할 수 있다. 버퍼 다이(110)는 Z축을 기준으로 메모리 장치(100)의 최하위 레벨에 위치할 수 있다. 버퍼 다이(110)는 로직 다이, 베이스 다이 등으로 지칭될 수 있다.
제 1 내지 제 4 메모리 다이들(120~150)은 Z축 방향으로 버퍼 다이(110)의 윗면 상에 순차적으로 적층될 수 있다. 도 1을 참조하면, 4개의 메모리 다이들이 버퍼 다이(110)의 윗면 상에 적층된 것으로 도시되었으나, 버퍼 다이(110)의 윗면 상에 적층되는 메모리 다이들의 개수는 이에 한정되지 않는다.
제 1 내지 제 4 메모리 다이들(120~150)은 서로 동일하게 제조될 수 있다. 도 1을 참조하면, 제 4 메모리 다이(150)는 뱅크들(151)을 포함할 수 있다. 뱅크는 워드 라인들(미도시)과 비트 라인들(미도시)의 교차점들에 위치하는 메모리 셀들을 포함하는 메모리 셀 어레이를 나타낼 수 있다. 예를 들어, 메모리 셀은 DRAM(Dynamic Random Access Memory) 셀, SRAM(Static Random Access Memory) 셀, 낸드 플래시 메모리(Nand Flash Memory) 셀, 노어 플래시 메모리(Nor Flash Memory) 셀, RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀, MRAM(Magnetic Random Access Memory) 셀 등일 수 있다.
뱅크들(151)의 개수는 JEDEC(Joint Electron Device Engineering Council) 표준, 메모리 장치(100)가 지원하는 용량 등에 따라 결정될 수 있다. 뱅크들(151)의 개수가 증가할수록, 뱅크들(151)에 인접하여 배치되는 로우 디코더들(미도시) 또는 컬럼 디코더들(미도시)의 개수가 증가할 수 있지만 메모리 장치(100)의 접근성이 향상될 수 있다. 접근성을 위해, 뱅크들(151) 중 적어도 두 개는 하나의 뱅크 그룹(bank group)에 포함될 수도 있다. 제 4 메모리 다이(150)는 각각의 뱅크들에 대한 접근 경로들뿐만 아니라 각각의 뱅크 그룹들에 대한 접근 경로들을 더 제공할 수 있다. 메모리 장치(100)는 뱅크 그룹들을 지원할 수 있고, 이로 인해 메모리 장치(100)의 접근성이 향상될 수 있다. 도 1을 참조하면, 제 4 메모리 다이(150)는 16개의 뱅크들을 포함하는 것으로 도시되었으나 본 발명의 범위는 이에 한정되지 않는다.
실시 예에 있어서, 제 4 메모리 다이(150)의 뱅크들(151) 중 적어도 하나는 채널로 할당될 수 있다. 채널은 적어도 둘 이상의 뱅크들을 포함하는 세트(set)로의 접근을 제공할 수 있고, 채널들은 서로 독립적일 수 있다. 채널들은 서로 독립적이므로, 어느 하나의 채널로 할당된 뱅크들은 다른 채널을 통해서 접근되지 않는다. 하나의 채널로 할당된 뱅크들의 총 용량은 메모리 장치(100)의 전체 용량과 메모리 장치(100)가 지원하는 채널들의 개수에 기초하여 결정될 수 있다. 예를 들어, 하나의 채널로 할당된 뱅크들의 총 용량은 1Gb부터 32Gb까지일 수 있으나, 본 발명의 범위는 이에 한정되지는 않는다.
도 1을 참조하면, 제 4 메모리 다이(150)는 16개의 뱅크들(151)을 포함할 수 있고, 8개의 뱅크들이 제 1 채널로 할당되고 나머지 8개의 뱅크들이 제 2 채널로 할당될 수 있다. 전술한대로 제 1 내지 제 3 메모리 다이들(120~140)은 제 4 메모리 다이(150)와 동일하게 제조될 수 있다. 따라서, 메모리 장치(100)는 8개의 채널들을 지원할 수 있고, 제 1 내지 제 4 메모리 다이들(120~150) 각각은 2개의 채널들을 지원할 수 있고, 그리고 하나의 채널에는 8개의 뱅크들이 할당될 수 있다. 다만, 상술한 수치들은 모두 예시적인 것에 불과하다.
도 1에서 도시된 바와 달리, 제 4 메모리 다이(150)의 뱅크들(151)은 하나의 채널로 모두 할당되거나 또는 4개 이상의 채널들로 할당될 수도 있다. 또한, 하나의 채널로 할당된 뱅크들의 개수는 8개로 도시되었으나, 본 발명의 범위는 이에 한정되지 않는다. 예를 들어, 16개 또는 그 이상의 뱅크들이 하나의 채널로 할당될 수 있다. 메모리 장치(100)의 뱅크들은 메모리 장치(100)가 지원하는 채널들에 의해 분할될 수 있다. 메모리 장치(100)가 지원하는 채널들의 개수는 제 1 내지 제 4 메모리 다이들(120~150)의 개수, 뱅크들(151)의 개수, 채널 당 뱅크들의 개수 등에 기초하여 결정될 수 있다.
DDR(Double Data Rate) 4, DDR5 등과 같은 일반 DRAM 장치에 비해, 메모리 장치(100)는 고용량 및 고대역폭을 제공하는 HBM(High Bandwidth Memory), HBM2, HBM3 등과 같은 3D 적층 메모리 장치일 수 있다. 특히, 메모리 장치(100)는 고대역폭을 위해 일반 DRAM 장치와 달리 수백, 수천, 또는 그 이상의 데이터 입출력 핀들을 포함할 수 있다. 예를 들어, 메모리 장치(100)는 2n 프리패치(prefetch), 4n 프리패치, 8n 프리패치, 16n 프리패치 등을 지원할 수 있고 그리고 BL(burst length) 2, BL4, BL8, BL16 등을 지원할 수 있다. 여기서, n은 자연수이다. 일반적인 HBM 장치는 고대역폭과 고용량 모두를 요구하는 하나의 프로세서를 위해 사용될 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는 서로 독립적으로 동작하는 적어도 두 개의 프로세서들에 의해 분할되고 사용될 수 있다. 이러한 적어도 두 개의 프로세서들은 메모리 장치(100)의 모든 데이터 입출력 핀들 및 모든 뱅크들을 요구하는 프로세서보다 저대역폭 또는 저용량을 요구할 수 있다. 이하, 적어도 두 개의 프로세서들에 의해 사용될 수 있는 메모리 장치(100)에 대해 설명한다.
도 2는 도 1의 I-I'에 따른 메모리 장치의 단면을 예시적으로 도시한다. 버퍼 다이(110)는 제 1 채널에 대한 제 1 범프 어레이(111) 및 제 2 채널에 대한 제 2 범프 어레이(112)를 포함할 수 있다. 제 1 채널 및 제 2 채널 각각은 독립적인 명령 및 데이터 인터페이스로 구성될 수 있다. 제 1 및 제 2 범프 어레이들(111, 112)을 통해 제 1 채널 및 제 2 채널에 속한 신호들이 메모리 장치(100)에서 외부 장치로 또는 외부 장치에서 메모리 장치(100)로 각각 전송될 수 있다.
메모리 장치(100)의 관점에서, 채널에 속한 신호들은 입력 신호들, 입출력 신호들, 및 출력 신호들로 분류될 수 있다. 예를 들어, 입력 신호들은 클럭 신호들(CK_t, CK_c), 클럭 인에이블 신호(CKE), 쓰기 데이터 스트로브 신호들(WDQS_t, WDQS_c), 및 명령 및 어드레스 신호들(CA)을 포함할 수 있다.
클럭 신호들(CK_t, CK_c)은 외부 장치로부터 차동 방식으로 전송될 수 있다. 클럭 인에이블 신호(CKE)는 메모리 장치(100) 내부의 클럭, 입력 버퍼들, 및 출력 드라이버들을 활성화하거나 비활성화하는데 사용될 수 있다. 예를 들어, 클럭 인에이블 신호(CKE)는 프리차지 파워-다운(Precharge Power-Down), 액티브 파워-다운(Active Power-Down), 셀프 리프레쉬 동작들 등에서 로우(로직 “0”)로 제공될 수 있다. 쓰기 데이터 스트로브 신호들(WDQS_t, WDQS_c)은 외부 장치로부터 차동 방식으로 전송될 수 있고 쓰기 데이터를 포함하는 데이터 입출력 신호들을 샘플링하는데 사용될 수 있다.
명령 및 어드레스 신호들(CA)은 클럭 신호들에 동기될 수 있다. 예를 들어, 메모리 장치(100)는 DDR(double data rate) 방식으로 클럭 신호들의 상승 엣지 또는 하강 엣지에서 명령 및 어드레스 신호들(CA)을 샘플링할 수 있다. 명령 및 어드레스 신호들(CA)은 로우 명령 및 어드레스 신호들과 컬럼 명령 및 어드레스 신호들로 나뉘어질 수 있다.
로우 명령 및 어드레스 신호들은 클럭 신호들에 동기될 수 있고 뱅크 내 적어도 하나의 워드 라인을 선택하는데 사용될 수 있다. 로우 명령 및 어드레스 신호들은 활성화 명령, 프리차지 명령, 리프레쉬 명령, 뱅크 어드레스, 로우 어드레스 등을 포함할 수 있다. 컬럼 명령 및 어드레스 신호들은 클럭 신호들에 동기될 수 있고 선택된 워드 라인과 교차하는 비트 라인들을 선택하는데 사용될 수 있다. 컬럼 명령 및 어드레스 신호들은 쓰기 명령, 읽기 명령, 뱅크 어드레스, 컬럼 어드레스 등을 포함할 수 있다. 예를 들어, 로우 명령 및 어드레스 신호들과 컬럼 명령 및 어드레스 신호들에 의해 선택된 메모리 셀들의 개수는 메모리 장치(100)가 지원하는 2n 프리패치, 4n 프리패치, 8n 프리패치, 16n 프리패치 등에 따라 결정될 수 있다. 실시 예에 있어서, 로우 명령 및 어드레스 신호들 또는 컬럼 명령 및 어드레스 신호들은 메모리 장치(100)의 동작 모드를 설정하기 위한 모드 레지스터 설정 명령들을 더 포함할 수 있다. 메모리 장치(100)는 모드 레지스터 설정 명령들에 대한 연산 코드(OP Code)들을 저장하는 모드 레지스터들을 더 포함할 수 있다.
예를 들어, 입출력 신호들은 데이터 입출력 신호들(DQ), 저전력을 위한 데이터 버스 반전 신호들(DBI), 및 쓰기를 원하지 않는 데이터를 마스크(mask)하기 위한 데이터 마스크 신호들(DM)을 포함할 수 있다. 데이터 입출력 신호들(DQ)은 로우 명령 및 어드레스 신호들 및 컬럼 명령 및 어드레스 신호들에 따라 선택된 메모리 셀들에 저장되는 쓰기 데이터 또는 선택된 메모리 셀들로부터 출력되는 읽기 데이터를 포함할 수 있다. 예를 들어, 채널 당 데이터 입출력 신호들(DQ)의 개수는 128개, 256개 등과 같은 2의 배수일 수 있다. 바이트(byte) 단위의 데이터 입출력 신호들 당 하나의 데이터 버스 반전 신호 및 하나의 데이터 마스크 신호가 사용될 수 있다.
예를 들어, 출력 신호들은 읽기 데이터 스트로브 신호들(RDQS_t, RDQS_c), 어드레스 패리티 에러 신호(AERR), 및 데이터 패리티 에러 신호들(DERR)을 포함할 수 있다. 읽기 데이터 스트로브 신호들은 읽기 데이터를 포함하는 데이터 입출력 신호들을 샘플링하는데 사용될 수 있다. 어드레스 패리티 에러 신호는 명령 및 어드레스 신호들에 패리티 에러가 발생하였는지를 나타낼 수 있다. 데이터 패리티 에러 신호들(DERR)은 데이터 입출력 신호들에 패리티 에러가 발생하였는지를 나타낼 수 있다.
실시 예에 있어서, 제 1 범프 어레이(111)는 X축 방향으로 버퍼 다이(110)의 밑면의 중심에서 이격되어 배치될 수 있다. 유사하게, 제 2 범프 어레이(112)는 X축의 반대 방향으로 버퍼 다이(110)의 밑면의 중심에서 이격되어 배치될 수 있다. 제 1 범프 어레이(111)와 제 2 범프 어레이(112)는 서로 인접하여 배치되지 않고 X축 방향으로 서로 이격되어 배치될 수 있다. 예를 들어, 제 1 범프 어레이(111)와 제 2 범프 어레이(112)는 버퍼 다이(110)의 서로 다른 변(side)들에 인접하여 각각 배치될 수 있다.
도 2를 참조하면, Z축을 기준으로 메모리 장치(100)의 왼쪽에 위치하는 외부 장치(미도시)는 제 1 범프 어레이(111)를 통해 제 1 채널의 신호들을 메모리 장치(100)와 교환할 수 있다. Z축을 기준으로 메모리 장치(100)의 오른쪽에 위치하는 외부 장치(미도시)는 제 2 범프 어레이(112)를 통해 제 2 채널의 신호들을 메모리 장치(100)와 교환할 수 있다. 제 1 범프 어레이(111)와 제 2 범프 어레이(112)는 서로 이격되도록 배치되므로, 메모리 장치(100)는 제 1 채널을 제 1 범프 어레이(111)에 인접한 어느 외부 장치로 제공할 수 있고 제 2 채널을 제 2 범프 어레이(112)에 인접한 다른 외부 장치로 제공할 수 있다. 본 발명의 실시 예에 따르면, 메모리 장치(100)와 외부 장치 사이의 채널 내 전송 경로들의 길이들이 짧아지므로, 전송 경로들의 라우팅이 개선될 수 있다.
실시 예에 있어서, 버퍼 다이(110)는 글로벌 신호들(global signals)의 전송을 위한 범프 어레이(미도시)를 더 포함할 수 있다. 글로벌 신호들은 메모리 장치(100)가 지원하는 모든 채널들에 대해 공통일 수 있다. 예를 들어, 글로벌 신호들은 리셋 신호, 전력 공급 신호들, 메모리 장치(100)의 온도를 나타내는 신호 등을 포함할 수 있다. 예를 들어, 글로벌 신호들의 전송을 위한 범프 어레이는 버퍼 다이(110)의 밑면의 중심 부근에 배치될 수 있다.
제 1 메모리 다이(120)는 제 1 뱅크들(121)을 포함할 수 있다. 제 1 뱅크들(121)은 도 1에서 전술한 뱅크들(151)과 실질적으로 동일할 수 있다. 제 1 메모리 다이(120)와 버퍼 다이(110) 사이에는 전기적 연결을 위한 범프들(126)이 배치될 수 있다. 제 1 메모리 다이(120)는 금속 배선들(127) 및 관통 전극들(128)을 포함할 수 있다. 금속 배선들(127)은 범프들(126)과 관통 전극들(128)을 전기적으로 연결할 수 있고, 금속 배선들(127)의 형상은 도 2에서 도시된 것에 한정되지 않는다. 관통 전극들(128)은 버퍼 다이(110)와 제 2 내지 제 4 메모리 다이들(130~150) 사이의 전기적 연결을 위해 Z축 방향으로 기판을 관통하여 형성될 수 있다. 제 1 내지 제 4 메모리 다이들(120~150)은 관통 전극들을 통해 버퍼 다이(110) 상에 적층될 수 있다. 제 2 내지 제 4 메모리 다이들(130~150)은 제 1 메모리 다이(120)와 유사하게 제조될 수 있다.
예를 들어, 메모리 장치(100)가 8개의 채널들을 지원한다고 가정한다. 제 4 메모리 다이(150)의 제 4 뱅크들(151) 중 일부는 제 1 채널로 할당되고 나머지 뱅크들은 제 2 채널로 할당될 수 있다. 제 3 메모리 다이(140)의 제 3 뱅크들(141) 중 일부는 제 3 채널로 할당되고 나머지 뱅크들은 제 4 채널로 할당될 수 있다. 제 2 메모리 다이(130)의 제 2 뱅크들(131) 중 일부는 제 5 채널로 할당되고 나머지 뱅크들은 제 6 채널로 할당될 수 있다. 제 1 메모리 다이(120)의 제 1 뱅크들(121) 중 일부는 제 7 채널로 할당되고 나머지 뱅크들은 제 8 채널로 할당될 수 있다. 제 1 내지 제 8 채널들로 각각 할당된 뱅크들의 개수들은 서로 동일하거나 상이할 수 있다. 제 1 내지 제 4 메모리 다이(120~150)의 제 1 내지 제 4 뱅크들(121, 131, 141, 151)과 제 1 내지 제 8 채널들의 맵핑 관계는 상술한 예시로 한정되지 않는다.
어느 하나의 채널로 할당된 뱅크들은 제 1 뱅크들(121) 중 적어도 하나, 제 2 뱅크들(131) 중 적어도 하나, 제 3 뱅크들(141) 중 적어도 하나, 또는 제 4 뱅크들(151) 중 적어도 하나를 포함할 수 있다. 어느 하나의 채널로 할당된 뱅크들은 하나의 메모리 다이에 모두 위치하거나 또는 여러 메모리 다이들에 분산되어 위치할 수 있다. 어느 하나의 채널로 할당된 뱅크들과 다른 하나의 채널로 할당된 뱅크들은 서로 다를 수 있다.
도 3은 도 2의 제 1 범프 어레이의 일부를 예시적으로 도시한다. Z축 방향으로 도 2의 버퍼 다이(110)의 밑면을 바라보면, 도 3의 도시와 같이 제 1 범프 어레이(111)의 범프들이 배치될 수 있다. 도 3에서 도시된 범프들의 개수는 예시적인 것에 불과하다. 제 1 범프 어레이(111)의 범프들은 제 1 채널의 신호들을 전송하거나 수신할 수 있다. 예를 들어, 제 1 범프 어레이(111)의 범프들은 스태거드 패턴(staggered pattern)과 같이 배치될 수 있다.
P1은 동일한 Y 좌표값을 갖고 서로 인접한 범프들의 수평 피치(pitch)를 나타낼 수 있다. P2는 동일한 X 좌표값을 갖고 서로 인접한 범프들의 수직 피치를 나타낼 수 있다. D는 범프의 지름을 나타낼 수 있다. 예를 들어, P1, P2, 및 D는 수 내지 수십 마이크로 값을 각각 가질 수 있다. 따라서, 범프는 마이크로 범프로 그리고 범프 어레이는 마이크로 범프 어레이로 지칭될 수 있다.
도 4는 본 발명의 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 도 4는 도 1 및 도 2를 참조하여 설명될 것이다. 전자 장치(1000)는 메모리 장치(1100), 제 1 프로세서(1610), 및 제 2 프로세서(1620)를 포함할 수 있다. 도 4를 참조하면, 메모리 장치(1100)는 Z축 방향으로 도 1의 메모리 장치(100)를 바라보았을 때의 버퍼 다이(110)의 밑면을 나타낼 수 있다. 메모리 장치(1100)는 도 1 및 도 2에서 전술한 메모리 장치(100)일 수 있다.
예를 들어, 메모리 장치(1100)는 제 1 내지 제 8 채널들을 지원할 수 있다. 메모리 장치(1100)는 제 1, 제 3, 제 5, 및 제 7 채널들을 통해 제 1 프로세서(1610)와 통신할 수 있다. 유사하게, 메모리 장치(1100)는 제 2, 제 4, 제 6, 및 제 8 채널들을 통해 제 2 프로세서(1620)와 통신할 수 있다. 메모리 장치(100)는 8개의 채널 중 4개의 채널을 제 1 프로세서(1610)로 제공하고 나머지 4개의 채널을 제 2 프로세서(1620)로 제공할 수 있다. 메모리 장치(100)의 뱅크들은 제 1 프로세서(1610)로 할당된 채널들의 뱅크들과 제 2 프로세서(1620)로 할당된 채널들의 뱅크들로 분할될 수 있다.
메모리 장치(1100)의 밑면(즉, 버퍼 다이의 밑면)에는 제 1 내지 제 8 채널들에 대한 제 1 내지 제 8 범프 어레이들(1111~1118)이 배치될 수 있다. 제 1 채널의 신호들은 제 1 범프 어레이(1111)를 통해 전송될 수 있다. 메모리 장치(1100)는 제 1 범프 어레이(1111)를 이용하여 제 1 채널을 제 1 프로세서(1610)로 제공할 수 있다. 다른 채널의 신호들도 제 1 채널의 신호들과 유사하게 전송될 수 있고 메모리 장치(1100)는 다른 범프 어레이를 이용하여 다른 채널을 제공할 수 있다. 도 4에서 도시된 메모리 장치(1100)가 지원하는 채널들의 개수와 채널들에 대한 범프 어레이들의 개수는 모두 예시적인 것이다.
실시 예에 있어서, 제 1, 제 3, 제 5, 및 제 7 범프 어레이들(1111, 1113, 1115, 1117)은 X축 방향으로 메모리 장치(1100)의 밑면의 중심(또는 밑면의 중심을 지나고 Y축과 평행한 축)에서 이격되어 배치될 수 있다. 제 1, 제 3, 제 5, 및 제 7 범프 어레이들(1111, 1113, 1115, 1117)은 제 1 프로세서(1610)와 인접한 버퍼 다이의 제 1 변에 인접하여 배치될 수 있다. 제 2, 제 4, 제 6, 및 제 8 범프 어레이들(1112, 1114, 1116, 1118)은 X축의 반대 방향으로 메모리 장치(1100)의 밑면의 중심에서 이격되어 배치될 수 있다. 제 2, 제 4, 제 6, 및 제 8 범프 어레이들(1112, 1114, 1116, 1118)은 제 2 프로세서(1620)와 인접한 버퍼 다이의 제 2 변에 인접하여 배치될 수 있다. 제 1, 제 3, 제 5, 및 제 7 범프 어레이들(1111, 1113, 1115, 1117)과 제 2, 제 4, 제 6, 및 제 8 범프 어레이들(1112, 1114, 1116, 1118)은 X축 방향으로 서로 이격되어 배치될 수 있다.
실시 예에 있어서, 제 1, 제 3, 제 5, 및 제 7 범프 어레이들(1111, 1113, 1115, 1117)의 중심들은 동일한 X 좌표값을 가질 수 있다. 제 1, 제 3, 제 5, 및 제 7 범프 어레이들(1111, 1113, 1115, 1117)의 Y축 상의 위치들은 도 4에서 도시된 것과 다르게 배치될 수 있다. 제 2, 제 4, 제 6, 및 제 8 범프 어레이들(1112, 1114, 1116, 1118)의 중심들도 동일한 X 좌표값을 가질 수 있다. 제 2, 제 4, 제 6, 및 제 8 범프 어레이들(1112, 1114, 1116, 1118)의 Y축 상의 위치들은 도 4에서 도시된 것과 다르게 배치될 수 있다.
제 1 프로세서(1610)는 서로 독립적인 제 1, 제 3, 제 5, 및 제 7 채널들 중 적어도 하나를 통해 메모리 장치(1100)의 내부 뱅크들을 접근할 수 있다. 제 1 프로세서(1610)가 접근할 수 있는 뱅크들은 메모리 장치(1100)의 모든 뱅크들 중 제 1, 제 3, 제 5, 및 제 7 채널들로 할당된 뱅크들이다. 예를 들어, 제 1 프로세서(1610)는 CPU(Central Processing Unit), GPU(Graphics Processing Unit), VPU(Vision Processing Unit), NPU(NeuralProcessing Unit), 어플리케이션 프로세서(Application Processor; AP) 등일 수 있다. 제 1 프로세서(1610)는 FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), SoC(System on Chip) 등의 형태로 구현될 수 있다.
제 2 프로세서(1620)는 서로 독립적인 제 2, 제 4, 제 6, 및 제 8 채널들 중 적어도 하나를 통해 메모리 장치(1100)의 내부 뱅크들을 접근할 수 있다. 제 2 프로세서(1620)는 제 1 프로세서(1610)와 유사하게 구현되고 동작할 수 있다. 예를 들어, 제 2 프로세서(1620)는 제 1 프로세서(1610)와 동일하거나 상이할 수 있다. 즉, 메모리 장치(1100)는 적어도 하나의 채널을 동종의 적어도 두 개의 프로세서들 각각 또는 이종의 적어도 두 개의 프로세서들 각각으로 제공할 수 있다.
실시 예에 있어서, 제 1 프로세서(1610), 제 1, 제 3, 제 5, 및 제 7 범프 어레이들(1111, 1113, 1115, 1117) 중 하나, 제 2, 제 4, 제 6, 및 제 8 범프 어레이들(1112, 1114, 1116, 1118) 중 하나, 그리고 제 2 프로세서(1620)는 X축과 평행하고 메모리 장치(1100)의 밑면의 중심을 지나는 제 1 축을 따라 차례로 위치할 수 있다. 제 1, 제 3, 제 5, 및 제 7 범프 어레이들(1111, 1113, 1115, 1117)과 제 2, 제 4, 제 6, 및 제 8 범프 어레이들(1112, 1114, 1116, 1118)은 제 2 축에 대하여 각각 서로 대칭일 수 있다. 여기서, 제 2 축은 제 1 축과 수직하고, Y축에 평행하고, 그리고 메모리 장치(1100)의 밑면의 중심을 지날 수 있다.
실시 예에 있어서, 제 1 프로세서(1610) 그리고 제 1, 제 3, 제 5, 및 제 7 범프 어레이들(1111, 1113, 1115, 1117)은 버퍼 다이의 제 1 변에 인접하여 배치될 수 있다. 제 2 프로세서(1620) 그리고 제 2, 제 4, 제 6, 및 제 8 범프 어레이들(1112, 1114, 1116, 1118)은 버퍼 다이의 제 2 변에 인접하여 배치될 수 있다. 예를 들어, 버퍼 다이의 제 1 변과 제 2 변은 서로 대향할 수 있다.
도 5 및 도 6은 도 4의 메모리 장치의 밑면을 좀 더 구체적으로 도시한다. 도 5 및 도 6은 도 4를 참조하여 설명될 것이다. 도 5 및 도 6을 참조하면, 제 1, 제 3, 제 5, 및 제 7 범프 어레이들(1111, 1113, 1115, 1117)은 메모리 장치(1110)의 밑면(즉, 버퍼 다이의 밑면)에서 제 1 프로세서를 향하는 방향(즉, X축 방향)으로 이격되어 배치될 수 있다. 제 2, 제 4, 제 6, 및 제 8 범프 어레이들(1112, 1114, 1116, 1118)은 메모리 장치(1110)의 밑면에서 제 2 프로세서를 향하는 방향(즉, X축의 반대 방향)으로 이격되어 배치될 수 있다.
예를 들어, 제 1 범프 어레이(1111)는 어드레스 워드(AWORD)를 구성하는 신호들의 범프들이 배치되는 영역 그리고 제 1 내지 제 4 데이터 워드들(DWORD1~DWORD4)을 구성하는 신호들의 범프들이 각각 배치되는 영역들로 분류될 수 있다. 어드레스 워드(AWORD)를 구성하는 신호들은 전술한 명령 및 어드레스 신호들(CA)을 포함할 수 있다. 제 1 내지 제 4 데이터 워드들(DWORD1~DWORD4)을 구성하는 신호들은 전술한 데이터 입출력 신호들을 포함할 수 있다.
실시 예에 있어서, 제 1 채널은 128-비트 데이터 버스를 가질 수 있다. 제 1 채널은 128개의 데이터 입출력 신호들(DQ[127:0])을 포함할 수 있다. 하나의 데이터 워드의 크기는 4 바이트일 수 있다. 따라서, 제 1 데이터 워드(DWORD1)는 32개 데이터 입출력 신호들(DQ[31:0])을 포함할 수 있고, 제 2 데이터 워드(DWORD2)는 32개 데이터 입출력 신호들(DQ[63:32])을 포함할 수 있고, 제 3 데이터 워드(DWORD3)는 32개 데이터 입출력 신호들(DQ[95:64])을 포함할 수 있고, 그리고 제 4 데이터 워드(DWORD4)는 32개 데이터 입출력 신호들(DQ[127:96])을 포함할 수 있다. 다만, 상술한 채널 당 데이터 입출력 신호들의 개수, 하나의 데이터 워드 당 데이터 입출력 신호들의 개수는 모두 예시적인 것에 불과하다.
실시 예에 있어서, 도 5를 참조하면, 제 1 내지 제 8 범프 어레이들(1111~1118)의 영역들은 서로 분리될 수 있다. 제 1 범프 어레이(1111)에서, 어드레스 워드(AWORD)의 영역 및 제 1 내지 제 4 데이터 워드들(DWORD1~DWORD4)의 영역들이 서로 분리될 수 있다. 상술한 영역들의 배치 순서는 도 5에서 도시된 것으로 한정되지 않는다. 그리고 도 5에서 도시되진 않았으나, 상술한 영역들 사이에는 전력 공급용 범프들이 추가로 배치될 수 있다. 제 2 내지 제 8 범프 어레이들(1112~1118)의 워드들의 영역들은 제 1 범프 어레이(1111)의 워드들의 영역들과 유사하게 배치될 수 있다.
다른 실시 예에 있어서, 도 6을 참조하면, 데이터 입출력 신호들 사이의 또는 명령 및 어드레스 신호들 사이의 커플링(coupling)을 줄이기 위해, 제 1 및 제 3 범프 어레이들(1111, 1113)은 동일한 영역 내에서 배치될 수 있다. 전술한대로, 제 1 채널과 제 3 채널은 서로 독립적일 수 있으므로, 제 1 채널에 속한 신호들이 스위칭(switching)하는 동안 제 3 채널에 속한 신호들이 스위칭하지 않을 수도 있다. 즉, 제 1 범프 어레이(1111)의 어드레스 워드(AWORD)의 영역과 제 1 내지 제 4 데이터 워드들(DWORD1~DWORD4) 영역들 그리고 제 3 범프 어레이(1113)의 어드레스 워드(AWORD)의 영역과 제 1 내지 제 4 데이터 워드들(DWORD1~DWORD4) 영역들은 서로 교대로 배치될 수 있다.
좀 더 구체적으로, 제 1 및 제 3 범프 어레이들(1111, 1113)의 어드레스 워드(AWORD)의 영역들이 Y축을 따라 서로 인접하게 배치될 수 있다. 제 1 및 제 3 범프 어레이들(1111, 1113)의 제 1 데이터 워드(DWORD1)의 영역들이 Y축을 따라 서로 인접하게 배치될 수 있다. 제 2 내지 제 4 데이터 워드들(DWORD2~DWORD4)의 영역들도 제 1 데이터 워드(DWORD1)의 영역들과 유사하게 배치될 수 있다. 제 2 및 제 4 범프 어레이들(1112, 1114), 제 5 및 제 7 범프 어레이들(1115, 1117), 그리고 제 6 및 제 8 범프 어레이들(1116, 1118)도 제 1 및 제 3 범프 어레이들(1111, 1113)과 유사하게 배치될 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 도 7은 도 1, 도 2, 및 도 4를 참조하여 설명될 것이다. 전자 장치(2000)는 메모리 장치(2100), 제 1 프로세서(2610), 제 2 프로세서(2620), 제 3 프로세서(2630), 및 제 4 프로세서(2640)를 포함할 수 있다. 예를 들어, 메모리 장치(2100)는 도 1 및 도 2에서 전술한 메모리 장치(100) 또는 도 4에서 전술한 메모리 장치(1100)와 유사하게 구현되고 동작할 수 있다. 이하, 도 4의 전자 장치(1000)와 도 7의 전자 장치(2000)간의 차이점이 설명될 것이다.
메모리 장치(2100)의 밑면에는 제 1 내지 제 8 범프 어레이들(2111~2118)이 배치될 수 있다. 도 4의 메모리 장치(2100)와 달리, 제 1 및 제 5 범프 어레이들(2111, 2115)은 제 1 프로세서(2610)를 향하는 방향으로 서로 인접하게 배치될 수 있다. 제 2 및 제 6 범프 어레이들(2112, 2116)은 제 2 프로세서(2620)를 향하는 방향으로 서로 인접하게 배치될 수 있다. 제 3 및 제 7 범프 어레이들(2113, 2117)은 제 3 프로세서(2630)를 향하는 방향으로 서로 인접하게 배치될 수 있다. 제 4 및 제 8 범프 어레이들(2114, 2118)은 제 4 프로세서(2640)를 향하는 방향으로 서로 인접하게 배치될 수 있다. 제 1 내지 제 8 범프 어레이들(2111~2118)의 위치들만 제외하고 메모리 장치(2100)는 도 4의 메모리 장치(1100)와 동일할 수 있다.
전자 장치(2000)는 제 1 및 제 2 프로세서들(2610, 2620)뿐만 아니라 제 3 및 제 4 프로세서들(2630, 2640)을 더 포함할 수 있다. 도 7을 참조하면, 제 1 프로세서(2610)는 서로 독립적인 제 1 및 제 5 채널들을 통해 메모리 장치(2100)의 내부 뱅크들을 접근할 수 있다. 예를 들어, 제 1 프로세서(2610)는 도 4의 제 1 프로세서(1610)와 유사하게 동작할 수 있다. 제 2 내지 제 4 프로세서들(2620~2640)은 제 1 프로세서(2610)와 유사하게 구현되고 동작할 수 있다.
제 2 프로세서(2620)는 서로 독립적인 제 2 및 제 6 채널들을 통해 메모리 장치(2100)의 내부 뱅크들을 접근할 수 있다. 제 3 프로세서(2630)는 서로 독립적인 제 3 및 제 7 채널들을 통해 메모리 장치(2100)의 내부 뱅크들을 접근할 수 있다. 제 4 프로세서(2640)는 서로 독립적인 제 4 및 제 8 채널들을 통해 메모리 장치(2100)의 내부 뱅크들을 접근할 수 있다. 즉, 메모리 장치(2100)는 동종의 적어도 네 개의 프로세서들 각각 또는 이종의 적어도 네 개의 프로세서들 각각에 채널들을 제공할 수 있다
실시 예에 있어서, 메모리 장치(2100)를 접근하는 프로세서들의 개수에 따라, 각 프로세서로 제공되는 채널들의 개수와 대역폭이 결정될 수 있다. 예를 들어, 메모리 장치(2100)가 8개의 채널들을 지원할 수 있고 그리고 각 채널은 128-비트 데이터 버스를 가질 수 있다. 도 7을 참조하면, 제 1 내지 제 4 프로세서들(2610~2640)은 메모리 장치(2100)를 독립적으로 접근할 수 있다. 이 경우, 제 1 내지 제 4 프로세서들(2610~2640) 각각은 두 개의 채널들을 통해 메모리 장치(2100)의 뱅크들을 접근할 수 있다. 제 1 내지 제 4 프로세서들(2610~2640) 각각은 256-비트 데이터 버스로 메모리 장치(2100)의 뱅크들을 접근할 수 있다. 프로세서들의 개수가 증가할수록, 프로세서로 제공되는 채널들의 수는 감소할 수 있다.
도 7을 참조하면, 메모리 장치(2100)가 지원하는 채널들이 제 1 내지 제 4 프로세서들(2610~2640)로 균일하게 분배될 수 있다. 다른 실시 예에 있어서, 각 프로세서로 제공된 채널들의 개수는 균일하지 않을 수 있다. 예를 들어, 제 1 프로세서(2610)는 제 1, 제 5, 및 제 3 채널들을 통해 메모리 장치(2100)를 접근할 수 있고, 제 3 프로세서(2630)는 제 7 채널을 통해 메모리 장치(2100)를 접근할 수 있다. 즉, 프로세서가 요구하는 데이터 버스의 크기에 따라, 프로세서에 제공되는 채널들의 개수가 결정될 수 있다.
실시 예에 있어서, 제 1 프로세서(2610), 제 1 및 제 5 범프 어레이들(2111, 2115) 중 하나, 제 2 및 제 6 범프 어레이들(2112, 2116) 중 하나, 그리고 제 2 프로세서(2620)는 X축과 평행하고 메모리 장치(2100)의 밑면의 중심을 지나는 제 1 축을 따라 차례로 위치할 수 있다. 유사하게, 제 3 프로세서(2630), 제 3 및 제 7 범프 어레이들(2113, 2117) 중 하나, 제 4 및 제 8 범프 어레이들(2114, 2118) 중 하나, 그리고 제 4 프로세서(2640)는 제 1 축을 따라 차례로 위치할 수 있다.
제 1 및 제 5 범프 어레이들(2111, 2115)과 제 2 및 제 6 범프 어레이들(2112, 2116)은 제 2 축에 대해여 각각 서로 대칭일 수 있다. 유사하게, 제 3 및 제 7 범프 어레이들(2113, 2117)과 제 4 및 제 8 범프 어레이들(2114, 2118)은 제 2 축에 대해여 각각 서로 대칭일 수 있다. 제 2 축은 제 1 축과 수직하고, Y축에 평행하고, 그리고 메모리 장치(2100)의 밑면의 중심을 지날 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 도 8은 도 7을 참조하여 설명될 것이다. 전자 장치(3000)는 메모리 장치(3100), 제 1 프로세서(3610), 제 2 프로세서(3620), 제 3 프로세서(3630), 및 제 4 프로세서(3640)를 포함할 수 있다. 메모리 장치(3100), 제 1 프로세서(3610), 제 2 프로세서(3620), 제 3 프로세서(3630), 및 제 4 프로세서(3640)는 도 7에서 전술한 유사한 참조 번호를 갖는 구성 요소들과 유사하게 동작할 수 있다. 이하, 도 7의 전자 장치(2000)와 도 8의 전자 장치(3000)간의 차이점이 설명될 것이다.
도 8을 참조하면, 제 1 프로세서(3610)는 메모리 장치(3100)의 버퍼 다이의 제 1 변에 인접할 수 있다. 제 2 프로세서(3620)는 버퍼 다이의 제 2 변에 인접할 수 있다. 제 3 프로세서(3630)는 버퍼 다이의 제 3 변에 인접할 수 있다. 제 4 프로세서(3640)는 버퍼 다이의 제 4 변에 인접할 수 있다. 제 1 변과 제 2 변은 서로 대향할 수 있고 제 3 변과 제 4 변은 서로 대향할 수 있다. 제 1 및 제 5 범프 어레이들(3111, 3115), 제 2 및 제 6 범프 어레이들(3112, 3116), 제 3 및 제 7 범프 어레이들(3113, 3117), 그리고 제 4 및 제 8 범프 어레이들(3114, 3118)은 제 1 내지 제 4 변들에 각각 인접하여 배치될 수 있다.
제 1 프로세서(3610), 제 1 및 제 5 범프 어레이들(3111, 3115) 중 하나, 제 2 및 제 6 범프 어레이들(3112, 3116) 중 하나, 그리고 제 2 프로세서(3620)는 X축과 평행하고 메모리 장치(3100)의 밑면의 중심을 지나는 제 1 축을 따라 차례로 위치할 수 있다. 반면에, 제 3 프로세서(3630), 제 3 및 제 7 범프 어레이들(3113, 3117) 중 하나, 제 4 및 제 8 범프 어레이들(3114, 3118) 중 하나, 그리고 제 4 프로세서(3640)는 Y축과 평행하고 메모리 장치(3100)의 밑면의 중심을 지나는 제 2 축을 따라 차례로 위치할 수 있다. 제 1 축과 제 2 축은 서로 수직할 수 있으나, 제 1 축과 제 2 축간의 각도는 이에 한정되지 않는다.
전자 장치(2000)의 제 1 내지 제 8 범프 어레이들(2111~2118)의 배치 위치들과 전자 장치(3000)의 제 1 내지 제 8 범프 어레이들(3111~3118)의 배치 위치들은 서로 상이할 수 있다. 전자 장치(3000)의 제 1 내지 제 8 범프 어레이들(3111~3118)의 배치 위치들은 도 8에서 도시된 것으로 한정되지 않는다. 제 1 및 제 5 범프 어레이들(3111, 3115)은 제 1 프로세서(3610)와 인접하도록 전자 장치(3000)의 밑면 내에서 배치될 수 있다. 나머지 범프 어레이들(3112~3114, 3116~3118)도 제 1 및 제 5 범프 어레이들(3111, 3115)과 유사한 방식으로 배치될 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 전자 장치를 예시적으로 보여주는 블록도이다. 도 9는 도 1, 도 2, 및 도 4를 참조하여 설명될 것이다. 전자 장치(4000)는 제 1 내지 제 4 메모리 장치들(4100~4400) 및 제 1 내지 제 4 프로세서들(4610~4640)을 포함할 수 있다. 예를 들어, 제 1 내지 제 4 메모리 장치들(4100~4400) 각각은 도 4에서 전술한 메모리 장치(1100)일 수 있다.
도 4의 메모리 장치(1100)와 유사하게, 제 1 메모리 장치(4100)는 제 1, 제 3, 제 5, 및 제 7 채널들을 제 1 프로세서(4610)로 제공할 수 있고 제 2, 제 4, 제 6, 및 제 8 채널들을 제 2 프로세서(4620)로 제공할 수 있다. 범프 어레이들(4111)은 제 1 프로세서(4610)를 향하도록 제 1 메모리 장치(4100)의 밑면에서 배치될 수 있고 범프 어레이들(4112)은 제 2 프로세서(4620)를 향하도록 제 1 메모리 장치(4100)의 밑면에서 배치될 수 있다.
제 1 메모리 장치(4100)와 유사하게, 제 2 내지 제 4 메모리 장치들(4200~4400)은 채널들을 제 1 내지 제 4 프로세서들(4610~4640)로 제공할 수 있다. 좀 더 구체적으로, 제 2 메모리 장치(4200)는 제 1, 제 3, 제 5, 및 제 7 채널들을 제 1 프로세서(4610)로 제공할 수 있고 제 2, 제 4, 제 6, 및 제 8 채널들을 제 3 프로세서(4630)로 제공할 수 있다. 제 3 메모리 장치(4300)는 제 1, 제 3, 제 5, 및 제 7 채널들을 제 3 프로세서(4630)로 제공할 수 있고 제 2, 제 4, 제 6, 및 제 8 채널들을 제 4 프로세서(4640)로 제공할 수 있다. 제 4 메모리 장치(4400)는 제 1, 제 3, 제 5, 및 제 7 채널들을 제 2 프로세서(4620)로 제공할 수 있고 제 2, 제 4, 제 6, 및 제 8 채널들을 제 4 프로세서(4640)로 제공할 수 있다.
실시 예에 있어서, 제 1 프로세서(4610), 범프 어레이들(4111, 4112), 및 제 2 프로세서(4620)는 X축을 따라 위치할 수 있다. 제 3 프로세서(4630), 범프 어레이들(4311, 4312), 및 제 4 프로세서(4640)는 X축을 따라 위치할 수 있다. 제 1 프로세서(4610), 범프 어레이들(4211, 4212), 및 제 3 프로세서(4630)는 Y축을 따라 위치할 수 있다. 제 2 프로세서(4620), 범프 어레이들(4411, 4412), 및 제 4 프로세서(4640)는 Y축을 따라 위치할 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따른 전자 장치의 단면을 예시적으로 도시한다. 도 10은 도 4를 참조하여 설명될 것이다. 전자 장치(5000)는 메모리 장치(5100), 제 1 프로세서(5610), 제 2 프로세서(5620), 인터포저(interposer, 5700), 및 패키지 기판(5800)을 포함할 수 있다. 메모리 장치(5100), 제 1 프로세서(5610), 및 제 2 프로세서(5620)는 도 4에서 전술한 유사한 참조 번호를 갖는 구성 요소들과 유사하게 동작할 수 있다.
메모리 장치(5100)는 버퍼 다이(5110) 및 제 1 내지 제 4 메모리 다이들(5120~5150)을 포함할 수 있다. 버퍼 다이(5110)는 제 1 내지 제 3 범프 어레이들(5111~5113)을 포함할 수 있다. 제 1 범프 어레이(5111)를 통해 전술한 하나의 채널에 속하는 신호들이 전송될 수 있다. 제 2 범프 어레이(5112)를 통해서도 하나의 채널에 속하는 신호들이 전송될 수 있다. 반면에, 제 1 및 제 2 범프 어레이들(5111, 5112) 사이의 제 3 범프 어레이(5113)를 통해서 모든 채널들에 공통인 글로벌 신호들이 전송될 수 있다. 제 1 내지 제 4 메모리 다이들(5120~5150)은 버퍼 다이(5110) 상에 Z축의 방향으로 순차적으로 적층될 수 있다.
메모리 장치(5100)와 제 1 프로세서(5610) 사이의 경로들 및 메모리 장치(5100)와 제 2 프로세서(5620) 사이의 경로들이 인터포저(5700) 내에서 구현될 수 있다. 좀 더 구체적으로, 인터포저(5700)는 제 1 범프 어레이(5111)와 제 1 프로세서(5610) 사이의 채널의 경로들 및 제 2 범프 어레이(5112)와 제 2 프로세서(5620) 사이의 채널의 경로들을 포함할 수 있다. 물론, 인터포저(5700)는 다른 채널들의 경로들을 더 포함할 수 있다. 상술한 경로들은 도전성 물질로 인터포저(5700) 내에서 구현될 수 있다. 인터포저(5700)는 경로들을 감싸는 절연 물질을 포함할 수 있다. 절연 물질은 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 세라믹 등일 수 있다.
인터포저(5700) 상에 메모리 장치(5100), 제 1 프로세서(5610), 및 제 2 프로세서(5620)가 각각 적층될 수 있다. 인터포저(5700)와 메모리 장치(5100) 사이에는 제 1 내지 제 3 범프 어레이들(5111~5113)이 배치될 수 있다. 인터포저(5700)와 제 1 프로세서(5610) 사이에 적어도 하나의 범프가 배치될 수 있다. 인터포저(5700)와 제 2 프로세서(5620) 사이에 적어도 하나의 범프가 배치될 수 있다. 도시되진 않았지만, 인터포저(5700)는 패키지 기판(5800) 그리고 메모리 장치(5100), 제 1 및 제 2 프로세서들(5610, 5620)간의 전기적인 연결을 위해 Z축 방향으로 형성된 적어도 하나의 관통 전극을 더 포함할 수 있다.
패키지 기판(5800) 상에는 인터포저(5700)가 적층될 수 있다. 패키지 기판(5800)은 적어도 하나의 범프를 통해 인터포저(5700)와 전기적으로 연결될 수 있다. 예를 들어, 패키지 기판(5800) 상에는 도 10에서 도시되지 않은 다른 구성 요소들이 더 적층될 수 있다. 패키지 기판(5800)은 메모리 장치(5100), 제 1 및 제 2 프로세서들(5610, 5620)과 다른 구성 요소들간의 전기적인 연결을 제공할 수 있다. 예를 들어, 다른 구성 요소들은 디스플레이, 디스플레이 구동 회로, 센서, RF 칩, 임베디드/카드 스토리지, 스피커, 마이크, GPS 등을 포함할 수 있다.
실시 예에 있어서, 전자 장치(5000)는 서버, 컴퓨터, 스마트폰, 태블릿(tablet), PDA(personal digital assistant), 디지털 카메라(digital camera), PMP(portable multimediaplayer), 웨어러블(wearable) 장치, 사물 인터넷(internet of things; IoT) 장치 등일 수 있으나, 이에 한정되지는 않는다.
도 11은 도 10의 메모리 장치, 제 1 프로세서, 및 제 2 프로세서의 동작들을 예시적으로 보여주는 순서도이다. 도 11은 도 4 및 도 10을 참조하여 설명될 것이다. 예를 들어, 메모리 장치(5100)는 HBM 장치일 수 있다. 메모리 장치(5100), 제 1 프로세서(5610), 및 제 2 프로세서(5620)의 동작들은 노멀 동작(S110), 제 1 복사 동작(S130), 및 제 2 복사 동작(S150)으로 나뉘어질 수 있다. 노멀 동작(S110), 제 1 복사 동작(S130), 및 제 2 복사 동작(S150)의 순서는 도 11에서 도시된 것으로 한정되지 않는다.
S111 동작에서, 제 1 프로세서(5610)는 적어도 하나의 채널을 통해 적어도 하나의 명령을 전송하여 제 1 뱅크들을 접근할 수 있다. 적어도 하나의 채널은 도 4의 서로 독립적인 제 1, 제 3, 제 5, 및 제 7 채널들 중 적어도 하나일 수 있다. 제 1 뱅크들은 메모리 장치(5100)가 제 1 프로세서(5610)로 제공한 채널들로 할당될 수 있다. 제 1 프로세서(5610)는 동일한 시점에서 혹은 상이한 시점에서 적어도 두 개의 채널들을 통해 명령들을 제 1 메모리 장치(5100)로 전송할 수 있다.
유사하게, S112 동작에서, 제 2 프로세서(5620)는 적어도 하나의 채널을 통해 적어도 하나의 명령을 전송하여 제 2 뱅크들을 접근할 수 있다. 적어도 하나의 채널은 도 4의 서로 독립적인 제 2, 제 4, 제 6, 및 제 8 채널들 중 적어도 하나일 수 있다. 제 2 뱅크들은 메모리 장치(5100)가 제 2 프로세서(5620)로 제공한 채널들로 할당될 수 있다. 전술한대로, 제 1 프로세서(5610)로 제공된 채널들과 제 2 프로세서(5620)로 제공된 채널들은 서로 다르다. S111 동작과 S112 동작은 서로 독립적일 수 있고, S111, S112 동작들의 순서는 도 11에서 도시된 것으로 한정되지 않는다.
S116 동작에서, 메모리 장치(5100)는 적어도 하나의 채널을 통해 제 1 프로세서(5610)로부터 전송된 명령을 처리한 결과들을 제 1 프로세서(5610)로 전송할 수 있다. 유사하게, S117 동작에서, 메모리 장치(5100)는 적어도 하나의 채널을 통해 제 2 프로세서(5620)로부터 전송된 명령을 처리한 결과들을 제 2 프로세서(5620)로 전송할 수 있다. 유사하게, S116 동작과 S117 동작은 서로 독립적일 수 있고, S116, S117 동작들의 순서는 도 11에서 도시된 것으로 한정되지 않는다. 예를 들어, S116 동작은 메모리 장치(5100)가 S111 동작의 명령을 처리하는데 필요한 시간 이후에 수행될 수 있다. 유사하게, S117 동작은 메모리 장치(5100)가 S112 동작의 명령을 처리하는데 필요한 시간 이후에 수행될 수 있다.
실시 예에 있어서, 노멀 동작(S110)에서, 제 1 프로세서(5610)와 제 2 프로세서(5620)는 서로 독립적으로 메모리 장치(5100)를 접근할 수 있다. 제 1 프로세서(5610)는 제 1 뱅크들과 데이터를 교환하는 반면에 제 2 프로세서(5620)는 제 2 뱅크들을 리프레쉬하거나 제 2 뱅크들을 접근하지 않을 수 있다. 제 2 프로세서(5620)는 프리차지 파워-다운 명령, 액티브 파워-다운 명령, 또는 셀프 리프레쉬 명령 등을 메모리 장치(5100)로 전송할 수 있다. 반대로, 제 2 프로세서(5620)는 제 2 뱅크들과 데이터를 교환하는 반면에 제 1 프로세서(5610)는 제 1 뱅크들을 리프레쉬하거나 제 1 뱅크들을 접근하지 않을 수 있다.
실시 예에 있어서, 제 1 프로세서(5610)는 제 1 뱅크들에 저장된 데이터를 제 2 프로세서(5620)를 위한 제 2 뱅크들로 복사할 수 있다. S131 동작에서, 제 1 프로세서(5610)는 조회 명령을 메모리 장치(5100)로 전송할 수 있다. 조회 명령은 제 1 프로세서(5610)로 제공된 채널들 중 적어도 하나를 통해 전송될 수 있다. S133 동작에서, 메모리 장치(5100)의 버퍼 다이는 조회 명령에 응답하여 데이터가 저장되지 않은 제 2 뱅크들의 영역을 나타내는 어드레스를 제 1 프로세서(5610)로 전송할 수 있다. S135 동작에서, 제 1 프로세서(5610)는 복사 명령을 메모리 장치(5100)로 전송할 수 있다. S137 동작에서, 메모리 장치(5100)의 버퍼 다이는 복사 명령에 응답하여 제 1 뱅크들에 저장된 데이터를 데이터가 저장되지 않은 제 2 뱅크들의 영역에 저장할 수 있다.
제 2 복사 동작(S150)은 제 1 복사 동작(S130)과 유사하게 수행될 수 있다. S151 동작에서, 제 2 프로세서(5620)는 조회 명령을 메모리 장치(5100)로 전송할 수 있다. S153 동작에서, 메모리 장치(5100)의 버퍼 다이는 조회 명령에 응답하여 데이터가 저장되지 않은 제 1 뱅크들의 영역을 나타내는 어드레스를 제 2 프로세서(5620)로 전송할 수 있다. S155 동작에서, 제 2 프로세서(5620)는 복사 명령을 메모리 장치(5100)로 전송할 수 있다. S157 동작에서, 메모리 장치(5100)의 버퍼 다이는 복사 명령에 응답하여 제 2 뱅크들에 저장된 데이터를 데이터가 저장되지 않은 제 1 뱅크들의 영역에 저장할 수 있다.
제 1 및 제 2 복사 동작들(S130, S150)을 위해, 버퍼 다이는 데이터가 저장된 제 1 및 제 2 뱅크들의 영역들을 나타내는 어드레스들을 저장하는 적어도 하나의 레지스터를 포함할 수 있다. 버퍼 다이는 복사하고자 하는 데이터를 임시로 저장하는 적어도 하나의 레지스터를 포함할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
100: 메모리 장치;
110: 버퍼 다이;
111, 112: 제 1 및 제 2 범프 어레이들;
120~150: 제 1 내지 제 4 메모리 다이들;

Claims (10)

  1. 제 1 채널을 통해 제 1 프로세서와 통신하고 제 2 채널을 통해 제 2 프로세서와 통신하고, 상기 제 1 채널에 대한 제 1 범프 어레이와 상기 제 2 채널에 대한 제 2 범프 어레이를 포함하는 버퍼 다이; 및
    복수의 관통 전극들을 통해 상기 버퍼 다이 상에 적층되고, 상기 제 1 채널로 할당된 제 1 뱅크들 및 상기 제 2 채널로 할당된 제 2 뱅크들을 포함하는 복수의 메모리 다이들을 포함하되,
    상기 제 1 범프 어레이는 상기 제 1 프로세서와 인접한 상기 버퍼 다이의 제 1 변에 인접하여 배치되고, 그리고
    상기 제 2 범프 어레이는 상기 제 2 프로세서와 인접한 상기 버퍼 다이의 제 2 변에 인접하여 배치되는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 범프 어레이 및 상기 제 2 프로세서는 제 1 방향으로 서로 이격되어 배치되는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 변과 상기 제 2 변은 서로 대향하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 버퍼 다이는 제 3 채널에 대한 제 3 범프 어레이와 제 4 채널에 대한 제 4 범프 어레이를 더 포함하고,
    상기 복수의 메모리 다이들 중 제 1 메모리 다이는 상기 제 1 뱅크들 및 상기 제 2 뱅크들을 모두 포함하고, 그리고
    상기 복수의 메모리 다이들 중 제 2 메모리 다이는 상기 제 3 채널로 할당된 제 3 뱅크들과 상기 제 4 채널로 할당된 제 4 뱅크들을 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 버퍼 다이는 상기 제 3 채널을 통해 상기 제 1 프로세서와 더 통신하고 상기 제 4 채널을 통해 상기 제 2 프로세서와 더 통신하고,
    상기 제 3 범프 어레이는 상기 제 1 변에 인접하여 배치되고, 그리고
    상기 제 4 범프 어레이는 상기 제 2 변에 인접하여 배치되는 메모리 장치.
  6. 제 4 항에 있어서,
    상기 버퍼 다이는 상기 제 3 채널을 통해 상기 제 1 변에 인접한 제 3 프로세서와 더 통신하고 상기 제 4 채널을 통해 상기 제 2 변에 인접한 제 4 프로세서와 더 통신하고,
    상기 제 3 범프 어레이는 상기 제 1 변에 인접하여 배치되고, 그리고
    상기 제 4 범프 어레이는 상기 제 2 변에 인접하여 배치되는 메모리 장치.
  7. 제 4 항에 있어서,
    상기 버퍼 다이는 상기 제 3 채널을 통해 상기 버퍼 다이의 제 3 변에 인접한 제 3 프로세서와 더 통신하고 상기 제 4 채널을 통해 상기 버퍼 다이의 제 4 변에 인접한 제 4 프로세서와 더 통신하고,
    상기 제 3 범프 어레이는 상기 제 3 변에 인접하여 배치되고,
    상기 제 4 범프 어레이는 상기 제 4 변에 인접하여 배치되고, 그리고
    상기 제 3 변과 상기 제 4 변은 서로 대향하는 메모리 장치.
  8. 제 1 방향으로 서로 이격되어 배치되는 제 1 범프 어레이 및 제 2 범프 어레이를 포함하는 버퍼 다이;
    복수의 제 1 관통 전극들을 통해 상기 버퍼 다이 상에 적층되고, 뱅크들을 포함하는 제 1 메모리 다이; 및
    복수의 제 2 관통 전극들을 통해 상기 제 1 메모리 다이 상에 적층되고, 뱅크들을 포함하는 제 2 메모리 다이를 포함하되,
    상기 제 1 범프 어레이는, 상기 제 1 및 제 2 메모리 다이들과 제 1 프로세서 사이의 통신을 위한 제 1 채널을 위해 제공되고, 그리고
    상기 제 2 범프 어레이는 상기 제 1 및 제 2 메모리 다이들과 제 2 프로세서 사이의 통신을 위한 제 2 채널을 위해 제공되는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 범프 어레이를 통해 접근되는 상기 제 1 채널의 제 1 뱅크들은 상기 제 1 메모리 다이의 상기 뱅크들 중 적어도 하나 또는 상기 제 2 메모리 다이의 상기 뱅크들 중 적어도 하나를 포함하고,
    상기 제 2 범프 어레이를 통해 접근되는 상기 제 2 채널의 제 2 뱅크들은 상기 제 1 메모리 다이의 상기 뱅크들 중 적어도 하나 또는 상기 제 2 메모리 다이의 상기 뱅크들 중 적어도 하나를 포함하고, 그리고
    상기 제 1 뱅크들과 상기 제 2 뱅크들은 서로 다른 메모리 장치.
  10. 버퍼 다이 및 복수의 관통 전극들을 통해 상기 버퍼 다이 상에 적층되고 제 1 채널로 할당된 제 1 뱅크들과 제 2 채널로 할당된 제 2 뱅크들을 포함하는 복수의 메모리 다이들을 포함하는 메모리 장치;
    상기 제 1 채널을 통해 상기 제 1 뱅크들을 접근하는 제 1 프로세서; 및
    상기 제 2 채널을 통해 상기 제 2 뱅크들을 접근하는 제 2 프로세서를 포함하되,
    상기 버퍼 다이는:
    상기 제 1 프로세서와 인접한 상기 버퍼 다이의 제 1 변에 인접하여 배치되고, 상기 제 1 채널의 신호들의 송수신을 위한 범프들을 포함하는 제 1 범프 어레이; 및
    상기 제 2 프로세서와 인접한 상기 버퍼 다이의 제 2 변에 인접하여 배치되고, 상기 제 2 채널의 신호들의 송수신을 위한 범프들을 포함하는 제 2 범프 어레이를 포함하는 전자 장치.
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