KR20170077925A - 메모리 회로 및 이를 포함하는 적층형 메모리 시스템 - Google Patents

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Abstract

본 기술은 메모리 어레이; 외부에 노출된 프로브 패드 및 내부의 범프 패드와 연결되어, 메모리 회로 외부와 상기 메모리 어레이의 신호 입/출력을 위해 구성된 입/출력 패스 회로; 및 기준 전압과 테스트 스트로브 신호 중에서 적어도 하나의 스캐닝을 진행하면서 상기 범프 패드를 통해 출력되는 신호를 감지하여 감지 신호를 생성하도록 구성된 스캐닝 회로를 포함할 수 있다.

Description

메모리 회로 및 이를 포함하는 적층형 메모리 시스템{SEMICONDUCTOR CIRCUIT AND STACK-TYPE MEMORY SYSTEM}
본 발명은 반도체 회로에 관한 것으로서, 특히 메모리 회로 및 이를 포함하는 적층형 메모리 시스템에 관한 것이다.
반도체 메모리 기술의 발전에 따라 높은 대역폭(High-Bandwidth)을 가지는 메모리 장치가 요구되고 있으며, 관통 전극 예를 들어, TSV(Through Silicon Via)를 이용하여 복수의 메모리 칩과 메모리 컨트롤러 칩을 적층한 구조의 메모리 시스템이 개발되고 있다.
그러나 적층 구조의 메모리 시스템은 물리적 한계 즉, 관통 전극과 연결되어 리드/라이트와 같은 노멀 동작에서의 신호 입/출력을 위해 사용되는 입/출력 관련 구성 예를 들어, 범프 패드의 크기가 작아 외부에서 프로빙(Probing)이 불가하므로 해당 입/출력 관련 구성을 직접 테스트하기 어려운 문제가 있다.
본 발명의 실시예는 입/출력 관련 구성의 테스트 신뢰성을 높일 수 있는 메모리 회로 및 이를 포함하는 적층형 메모리 시스템을 제공한다.
본 발명의 실시예는 메모리 어레이; 외부에 노출된 프로브 패드 및 내부의 범프 패드와 연결되어, 메모리 회로 외부와 상기 메모리 어레이의 신호 입/출력을 위해 구성된 입/출력 패스 회로; 및 기준 전압과 테스트 스트로브 신호 중에서 적어도 하나의 스캐닝을 진행하면서 상기 범프 패드를 통해 출력되는 신호를 감지하여 감지 신호를 생성하도록 구성된 스캐닝 회로를 포함할 수 있다.
본 발명의 실시예는 메모리 컨트롤러 칩 상부에 적층된 복수의 메모리 칩을 포함하고, 상기 복수의 메모리 칩 각각에 관통 비아가 형성되며, 서로 다른 메모리 칩들의 관통 비아가 범프 패드를 통해 연결되고, 테스트를 위해 외부에 노출된 프로브 패드를 포함하며, 상기 복수의 메모리 칩 중에서 적어도 하나는 기준 전압과 테스트 스트로브 신호 중에서 적어도 하나의 스캐닝을 진행하면서 리드 명령에 따라 상기 범프 패드로 전송되는 신호를 감지하여 감지 신호를 생성하도록 구성될 수 있다.
본 기술은 메모리 회로 및 이를 포함하는 적층형 메모리 시스템의 입/출력 관련 구성의 테스트 신뢰성을 높일 수 있다.
도 1은 본 발명의 실시예에 따른 적층형 메모리 시스템(1)을 나타낸 도면,
도 2는 본 발명의 실시예에 따른 적층형 메모리 시스템(1)의 레이아웃도,
도 3은 본 발명의 실시예에 따른 메모리 회로(100)의 구성을 나타낸 도면,
도 4는 도 3의 감지 회로(133)의 구성을 나타낸 도면,
도 5는 본 발명의 실시예에 따른 메모리 회로 테스트 방법을 설명하기 위한 타이밍도,
도 6은 본 발명의 다른 실시예에 따른 메모리 회로(101)의 구성을 나타낸 도면,
도 7은 도 6의 보상 회로(800)의 구성을 나타낸 도면이고,
도 8은 본 발명의 다른 실시예에 따른 메모리 회로 테스트 방법을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 적층형 메모리 시스템(1)은 복수의 메모리 칩 및 메모리 컨트롤러 칩을 포함할 수 있다.
본 발명의 실시예에 따른 적층형 메모리 시스템(1)은 복수의 메모리 칩은 메모리 컨트롤러 칩 상부에 적층된 패키지 형태로 제작될 수 있다.
복수의 메모리 칩 각각에는 복수의 관통 비아 즉, TSV가 형성되고, 서로 다른 메모리 칩들의 TSV가 범프 패드를 통해 연결될 수 있다.
복수의 메모리 칩은 예를 들어, 제 1 내지 제 4 채널(CHA - CHD)로 구분될 수 있다.
패키지 내부의 범프 패드와는 달리, 패키지 외부에는 외부의 장비를 통해 직접적인 프로빙이 가능하도록 노출된 프로브 패드들이 구성될 수 있다.
도 2에 도시된 바와 같이, 적층형 메모리 시스템(1)은 제 1 내지 제 4 채널(CHA - CHD) 각각에 해당하는 메모리 어레이, 주변 회로, 범프 어레이 및 프로브 패드 어레이를 포함할 수 있다.
적층형 메모리 시스템(1)은 제 1 내지 제 4 채널(CHA - CHD)에 해당하는 메모리 어레이들(11 - 14), 주변 회로들(21 - 24), 범프 어레이들(31 - 34) 및 프로브 패드 어레이들(41 - 44)을 포함할 수 있다.
범프 어레이들(31 - 34) 각각은 TSV와 연결된 복수의 범프 패드를 포함할 수 있다.
프로브 패드 어레이들(41 - 44)은 외부에서 프로브를 통한 테스트가 불가한 범프 어레이들(31 - 34)의 범프에 비해 상대적으로 크게 만들어져 외부에서 프로브를 통한 테스트가 가능하도록 구성된 패드들이다.
이때 프로브 패드 어레이들(41, 42)의 프로브 패드들은 데이터 입/출력을 위한 패드들(51)을 포함할 수 있으며, 프로브 패드 어레이들(43, 44)의 프로브 패드들은 커맨드/어드레스 입력을 위한 패드들(52)을 포함할 수 있다.
일반적인 리드/라이트와 같은 노멀 동작에 따른 데이터 입/출력은 범프 어레이들(31 - 34), 주변 회로들(21 - 24) 및 메모리 어레이들(11 - 14) 사이의 노멀 패스를 통해 이루어질 수 있다.
한편, 외부 시스템 예를 들어, 장비의 프로브를 이용한 테스트 동작은 프로브 패드 어레이들(41 - 44), 주변 회로들(21 - 24) 및 메모리 어레이들(11 - 14) 사이의 프로브 테스트 패스를 통해 이루어질 수 있다.
본 발명의 실시예에 따른 메모리 회로(100)는 도 1의 복수의 메모리 칩 중에서 적어도 하나에 포함될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 회로(100)는 메모리 어레이(110), 입/출력 패스 회로(120), 스캐닝 회로(130) 및 패드들(140 - 160)을 포함할 수 있다.
패드(140)는 범프 패드로서 노멀 동작 시 데이터 입/출력을 위해 사용될 수 있다.
패드들(150, 160)은 프로브 패드로서 장비(1000)와 연결될 수 있다.
프로브 패드(150)는 테스트 동작 시 데이터 입/출력을 위해 사용될 수 있으며, 프로브 패드(160)는 데이터 입/출력, 커맨드/어드레스 입/출력을 위해 사용되는 프로브 패드들 중에서 하나일 수 있다.
메모리 어레이(110)는 도 2의 제 1 내지 제 4 채널(CHA - CHD)에 해당하는 메모리 어레이들(11 - 14) 중에서 하나 예를 들어, 제 1 채널(CHA)에 해당하는 메모리 어레이(11)일 수 있다.
메모리 어레이(110)는 글로벌 입/출력 라인들(GIO<0:n>)을 통해 입/출력 패스 회로(120)와 연결될 수 있다.
입/출력 패스 회로(120)는 파이프 래치(121), 제 1 송신부(122), 제 2 송신부(123), 제 1 수신부(124), 제 2 수신부(125), 다중화부(126) 및 데이터 정렬부(127)를 포함할 수 있다.
입/출력 패스 회로(120)는 테스트 입/출력 패스와 노멀 입/출력 패스로 구분될 수 있다.
테스트 입/출력 패스는 프로브 패드(150)와 연결된 패스로서, 파이프 래치(121) 및 제 2 송신부(123)를 경유하는 테스트 출력 패스와, 제 2 수신부(125), 다중화부(126) 및 데이터 정렬부(127)를 경유하는 테스트 입력 패스를 포함할 수 있다.
노멀 입/출력 패스는 범프 패드(140)와 연결된 패스로서, 파이프 래치(121) 및 제 1 송신부(122)를 경유하는 노멀 출력 패스와, 제 1 수신부(124), 다중화부(126) 및 데이터 정렬부(127)를 경유하는 노멀 입력 패스를 포함할 수 있다.
파이프 래치(121)는 리드 동작에 따라 메모리 어레이(110)에서 출력된 데이터를 테스트 모드 신호(PT)에 따라 제 1 송신부(122) 또는 제 2 송신부(123)로 전송할 수 있다.
파이프 래치(121)는 노멀 동작 모드 즉, 테스트 모드 신호(PT)가 기 설정된 비 활성화 레벨인 경우 메모리 어레이(110)에서 출력된 데이터를 제 1 송신부(122)로 전송할 수 있다.
파이프 래치(121)는 테스트 모드 즉, 테스트 모드 신호(PT)가 기 설정된 활성화 레벨인 경우 메모리 어레이(110)에서 출력된 데이터를 제 2 송신부(123)로 전송할 수 있다.
제 1 송신부(122)는 파이프 래치(121)에서 전송된 데이터를 범프 패드(140)로 전송할 수 있다.
제 2 송신부(123)는 파이프 래치(121)에서 전송된 데이터를 프로브 패드(150)로 전송할 수 있다.
제 1 수신부(124)는 범프 패드(140)를 통해 입력되는 데이터를 다중화부(126)로 전송할 수 있다.
제 2 수신부(125)는 프로브 패드(150)를 통해 입력되는 데이터를 다중화부(126)로 전송할 수 있다.
다중화부(126)는 제 1 수신부(124) 또는 제 2 수신부(125)를 통해 전송되는 데이터를 테스트 모드 신호(PT)에 따라 데이터 정렬부(127)로 전송할 수 있다.
다중화부(126)는 노멀 동작 모드 즉, 테스트 모드 신호(PT)가 기 설정된 비 활성화 레벨인 경우, 제 1 수신부(124)를 통해 전송되는 데이터를 데이터 정렬부(127)로 전송할 수 있다.
다중화부(126)는 테스트 모드 즉, 테스트 모드 신호(PT)가 기 설정된 활성화 레벨인 경우, 제 2 수신부(125)를 통해 전송되는 데이터를 데이터 정렬부(127)로 전송할 수 있다.
데이터 정렬부(126)는 다중화부(126)에서 전송되는 데이터를 정렬하여 메모리 어레이(110)로 전송할 수 있다.
스캐닝 회로(130)는 기준전압 발생부(131), 스트로브 조정부(132) 및 감지 회로(133)를 포함할 수 있다.
기준전압 발생부(131)는 기준 전압(VREF)의 레벨을 가변 시킬 수 있다.
스트로브 조정부(132)는 테스트 스트로브 신호(DQS_EXT)의 천이 타이밍을 쉬프트시킬 수 있다.
이때 모드 레지스터 셋(MRS) 또는 테스트 모드 신호(PT) 이외의 다른 테스트 모드 신호들을 이용하여 기준전압 발생부(131)의 기준 전압(VREF) 레벨 가변 및 스트로브 조정부(132)의 테스트 스트로브 신호(DQS_EXT) 천이 타이밍 쉬프트가 가능하다.
감지 회로(133)는 노멀 리드 데이터 즉, 입/출력 패스 회로(120)에서 범프 패드(140)로 출력되는 데이터(IN)를 기준 전압(VREF) 및 테스트 스트로브 신호(DQS_EXT)에 따라 감지하여 감지 신호(OUT)를 생성할 수 있다.
감지 신호(OUT)는 프로브 패드(160)를 통해 장비(1000)에 제공될 수 있다.
도 4에 도시된 바와 같이, 감지 회로(133)는 복수의 트랜지스터(171 - 179, 181, 182), 인버터(180) 및 래치(183, 184)를 포함할 수 있다.
감지 회로(133)는 기준 전압(VREF)을 기준으로 데이터(IN)를 비교하여 출력 신호들(LAT, LATB)를 생성하며, 출력 신호들(LAT, LATB)에 따라 트랜지스터들(181, 182)을 구동함으로써 전원 전압 레벨 또는 접지 전압 레벨을 래치하여 감지 신호(OUT)로서 출력할 수 있다.
테스트 스트로브 신호(DQS_EXT)가 로우 레벨인 구간 동안 출력 신호들(LAT, LATB)은 모두 하이 레벨로 프리차지 되고, 이후 테스트 스트로브 신호(DQS_EXT)가 하이 레벨로 천이함에 따라 기준 전압(VREF)과 데이터(IN)가 비교되어 출력 신호들(LAT, LATB)의 레벨이 바뀌게 되고, 그에 따라 감지 신호(OUT)가 하이 레벨 또는 로우 레벨로 출력될 수 있다.
따라서 스캔 동작 즉, 테스트 스트로브 신호(DQS_EXT)의 천이 타이밍을 쉬프트시키거나, 기준 전압(VREF)의 레벨을 가변시키는 동작에 의해 감지 신호(OUT)의 레벨 변동을 검출하는 테스트가 가능하다.
도 3 내지 도 5를 참조하여, 본 발명의 실시예에 따른 메모리 회로 테스트 방법을 설명하면 다음과 같다.
먼저, 테스트 모드 신호(PT)를 활성화 시킨 상태에서 도 3의 장비(1000)에서 프로브 패드(150)를 통해 정해진 테스트 데이터를 입력한다.
프로브 패드(150)를 통해 입력된 테스트 데이터는 테스트 입/출력 패스 즉, 제 2 수신부(125), 다중화부(126) 및 데이터 정렬부(127)를 통해 메모리 어레이(110)에 기록된다.
다음으로 테스트 모드 신호(PT)를 비 활성화 시킨 상태에서 리드 명령(RD)을 입력하면, 정해진 레이턴시(예를 들어, Read Latency) 이후에 메모리 어레이(110)에 기록되었던 테스트 데이터가 노멀 입/출력 패스 즉, 파이프 래치(121) 및 제 1 송신부(122)를 통해 범프 패드(140)로 전달됨과 동시에 스캐닝 회로(130)로 전달된다.
이어서 장비(1000)는 기준 전압(VREF) 및 테스트 스트로브 신호(DQS_EXT) 중에서 적어도 하나를 조정하는 스캔 동작을 반복 수행하면서 내부적으로 생성된 스트로브 신호(STRB)를 이용하여 메모리 회로의 출력 동작의 패스/패일 여부를 판정할 수 있다.
예를 들어, 기준 전압(VREF)을 정해진 값으로 설정하고, 테스트 스트로브 신호(DQS_EXT) 스캔(천이 타이밍 쉬프트)을 통해 메모리 회로의 출력 동작의 패스/패일 여부를 모니터링하고, 기준 전압(VREF)을 다른 값으로 설정한 후, 테스트 스트로브 신호(DQS_EXT) 스캔(천이 타이밍 쉬프트)을 통한 패스/패일 여부 모니터링을 반복할 수 있다.
상술한 스캔 동작에 의해 유효한 데이터 출력이 가능한 기준 전압 레벨 및 데이터 스트로브 신호 타이밍 등의 AC 파라미터 검증이 가능하다.
본 발명의 다른 실시예에 따른 메모리 회로(101)는 도 1의 복수의 메모리 칩 중에서 적어도 하나에 포함될 수 있다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 메모리 회로(101)는 입/출력 패스 회로(200), 스캐닝 회로(300), 패드들(400 - 700) 및 보상 회로(800)를 포함할 수 있다.
또한 메모리 회로(101)는 도 6에 도시되어 있지는 않으나, 도 3과 마찬가지로 메모리 어레이를 포함할 수 있다.
패드(400)는 범프 패드로서, 노멀 동작 시 데이터 스트로브 신호(DQS) 입/출력을 위해 사용될 수 있다.
패드들(500 - 700)은 프로브 패드로서, 프로브 패드(500)은 테스트 동작 시 데이터 스트로브 신호(DQS) 입/출력을 위해 사용될 수 있다.
프로브 패드(600)는 장비(1000)에서 제공되는 테스트 스트로브 신호(DQS_EXT)를 입력 받기 위해 사용될 수 있다.
프로브 패드(700)는 감지 신호(OUT)를 장비(1000)에 전달하기 위해 사용될 수 있다.
입/출력 패스 회로(200)는 데이터 스트로브 신호 생성부(210), 제 1 송신부(220), 제 2 송신부(230), 제 1 수신부(240), 제 2 수신부(250) 및 다중화부(260)를 포함할 수 있다.
입/출력 패스 회로(200)는 테스트 입/출력 패스와 노멀 입/출력 패스로 구분될 수 있다.
테스트 입/출력 패스는 프로브 패드(500)와 연결된 패스로서, 데이터 스트로브 신호 생성부(210) 및 제 2 송신부(230)를 경유하는 테스트 출력 패스와, 제 2 수신부(250) 및 다중화부(260)를 경유하는 테스트 입력 패스를 포함할 수 있다.
노멀 입/출력 패스는 범프 패드(400)와 연결된 패스로서, 데이터 스트로브 신호 생성부(210) 및 제 2 송신부(230)를 경유하는 노멀 출력 패스와, 제 1 수신부(240) 및 다중화부(260)를 경유하는 노멀 입력 패스를 포함할 수 있다.
데이터 스트로브 신호 생성부(210)는 리드 동작 시 사용되는 리드 클럭 신호(RD CLK) 및 패턴 데이터(DIN)에 따라 데이터 스트로브 신호(DQS)를 생성할 수 있다.
제 1 송신부(220)는 데이터 스트로브 신호 생성부(210)에서 생성된 데이터 스트로브 신호(DQS)를 범프 패드(400)로 전송할 수 있다.
제 2 송신부(230)는 데이터 스트로브 신호 생성부(210)에서 생성된 데이터 스트로브 신호(DQS)를 프로브 패드(500)로 전송할 수 있다.
제 1 수신부(240)는 범프 패드(400)를 통해 입력되는 데이터 스트로브 신호(DQS)를 다중화부(260)로 전송할 수 있다.
제 2 수신부(250)는 프로브 패드(500)를 통해 입력되는 데이터 스트로브 신호(DQS)를 다중화부(260)로 전송할 수 있다.
다중화부(260)는 제 1 수신부(240) 또는 제 2 수신부(250)를 통해 전송되는 신호를 테스트 모드 신호(PT)에 따라 지연된 데이터 스트로브 신호(DQS_D)로서 출력할 수 있다.
지연된 데이터 스트로브 신호(DQS_D)는 메모리 회로(101) 내부의 구성 예를 들어, 주변 회로에 제공될 수 있다.
스캐닝 회로(300)는 감지 회로(310) 및 기준전압 발생부(330)를 포함할 수 있다.
감지 회로(310)는 노멀 동작 시 노멀 입/출력 패스 즉, 데이터 스트로브 신호 생성부(210)에서 범프 패드(400)로 출력되는 데이터 스트로브 신호(DQS)를 기준 전압(VREF) 및 테스트 스트로브 신호(DQS_EXT)에 따라 감지하여 감지 신호(OUT)를 생성할 수 있다.
감지 신호(OUT)는 프로브 패드(700)를 통해 장비(1000)에 제공될 수 있다.
감지 회로(310)는 도 4와 같이 구성할 수 있다.
기준전압 발생부(330)는 기준 전압(VREF)의 레벨을 가변 시킬 수 있다.
이때 모드 레지스터 셋(MRS) 또는 테스트 모드 신호(PT) 이외의 다른 테스트 모드 신호들을 이용하여 기준전압 발생부(330)의 기준 전압(VREF) 레벨 가변이 가능하다.
보상 회로(800)는 테스트 모드 신호(TM)에 따라 데이터 스트로브 신호(DQS)를 전원 전압 레벨로 터미네이션 시킬 수 있다.
도 7에 도시된 바와 같이, 보상 회로(800)는 인버터(810) 및 트랜지스터(820)를 포함할 수 있다.
인버터(810)는 테스트 모드 신호(TM)를 반전시켜 TMB를 생성할 수 있다.
트랜지스터(820)는 TMB에 따라 데이터 스트로브 신호(DQS)를 전원 전압 레벨로 터미네이션 시킬 수 있다.
트랜지스터(820)는 데이터 스트로브 신호 생성부(210)에서 데이터 스트로브 신호(DQS)를 로우 레벨/하이 레벨로 드라이빙하기 위한 드라이버에 사용되는 트랜지스터들에 비해 구동 능력이 작은 것을 사용할 수 있다.
도 6 내지 도 8을 참조하여, 본 발명의 다른 실시예에 따른 메모리 회로 테스트 방법을 설명하면 다음과 같다.
먼저, 도 6의 장비(1000)에서 리드 명령(RD)을 입력하면, 정해진 레이턴시(예를 들어, Read Latency) 이후에 메모리 어레이에서 데이터가 출력됨과 함께 데이터 출력 타이밍을 알리기 위한 데이터 스트로브 신호(DQS)의 천이가 발생할 수 있다.
이어서 장비(1000)는 기준 전압(VREF) 및 테스트 스트로브 신호(DQS_EXT) 중에서 적어도 하나를 조정하는 스캔 동작을 반복 수행하면서 감지 신호(OUT)를 이용하여 데이터 스트로브 신호(DQS)와 관련된 각종 타이밍 파라미터들 예를 들어, tDQSCK, tRPRE, tRPST 등을 확인하는 테스트 동작을 수행할 수 있다.
이때 도 8을 참조하면, 점선 상부는 보상 회로(800)의 동작이 이루어지지 않는 경우 데이터 스트로브 신호(DQS)의 파형이다.
실질적인 리드 동작 즉, 데이터 출력이 이루어지는 구간을 제외한 나머지 구간에서는 데이터 스트로브 신호 생성부(210)가 동작하지 않으며, 이때 데이터 스트로브 신호(DQS)는 그 레벨을 알 수 없는 Hi-Z 상태이다.
데이터 스트로브 신호(DQS)가 하이 레벨 또는 로우 레벨로 천이하는 타이밍을 알 수 없으므로 데이터 스트로브 신호(DQS)와 관련된 각종 타이밍 파라미터들 예를 들어, tDQSCK, tRPRE, tRPST 등을 파악하기 어려울 수 있다.
따라서 리드 명령(RD)과 함께 테스트 모드 신호(TM)를 활성화시킴으로써 보상 회로(820)가 데이터 스트로브 신호(DQS)를 하이 레벨로 터미네이션 시키도록 한다(High Term)
이어서 데이터 출력 구간에 맞춰 데이터 스트로브 신호(DQS)가 로우 레벨로 천이하고, 데이터 출력 구간 이후에 다시 하이 레벨로 천이하게 된다.
이때 이미 언급한 바와 같이, 보상 회로(800)의 트랜지스터(820)는 데이터 스트로브 신호 생성부(210)에서 데이터 스트로브 신호(DQS)를 로우 레벨/하이 레벨로 드라이빙하기 위한 드라이버에 사용되는 트랜지스터들에 비해 구동 능력이 작은 것을 사용한다.
따라서 보상 회로(800)는 데이터 스트로브 신호 생성부(210)의 동작이 중지된 구간 동안 테스트 모드 신호(TM)에 따라 데이터 스트로브 신호(DQS)를 하이 레벨로 터미네이션시킬 뿐, 데이터 스트로브 신호 생성부(210)의 동작에 따른 데이터 스트로브 신호(DQS)의 천이를 방해하지 못한다.
장비(1000)는 기준 전압(VREF) 및 테스트 스트로브 신호(DQS_EXT) 중에서 적어도 하나를 조정하는 스캔 동작을 반복 수행하면서 감지 신호(OUT)를 이용하여 데이터 스트로브 신호(DQS)와 관련된 각종 타이밍 파라미터들 예를 들어, tDQSCK, tRPRE, tRPST 등을 확인하는 테스트 동작을 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 메모리 어레이;
    외부에 노출된 프로브 패드 및 내부의 범프 패드와 연결되어, 메모리 회로 외부와 상기 메모리 어레이의 신호 입/출력을 위해 구성된 입/출력 패스 회로; 및
    기준 전압과 테스트 스트로브 신호 중에서 적어도 하나의 스캐닝을 진행하면서 상기 범프 패드를 통해 출력되는 신호를 감지하여 감지 신호를 생성하도록 구성된 스캐닝 회로를 포함하는 메모리 회로.
  2. 제 1 항에 있어서,
    상기 입/출력 패스 회로는
    상기 범프 패드와 연결된 노멀 입/출력 패스, 및
    상기 프로브 패드와 연결된 테스트 입/출력 패스를 포함하는 메모리 회로.
  3. 제 2 항에 있어서,
    상기 노멀 입/출력 패스는
    상기 메모리 어레이와 연결된 파이프 래치 및 상기 파이프 래치와 상기 범프패드 사이에 연결된 송신부를 경유하는 노멀 출력 패스, 및
    상기 범프 패드와 연결된 수신부, 상기 수신부와 연결된 다중화부 및 상기 다중화부와 상기 메모리 어레이 사이에 연결된 데이터 정렬부를 경유하는 노멀 입력 패스를 포함하는 메모리 회로.
  4. 제 2 항에 있어서,
    상기 테스트 입/출력 패스는
    상기 메모리 어레이와 연결된 파이프 래치 및 상기 파이프 래치와 상기 프로브 패드 사이에 연결된 송신부를 경유하는 테스트 출력 패스, 및
    상기 프로브 패드와 연결된 수신부, 상기 수신부와 연결된 다중화부 및 상기 다중화부와 상기 메모리 어레이 사이에 연결된 데이터 정렬부를 경유하는 테스트 입력 패스를 포함하는 메모리 회로.
  5. 제 1 항에 있어서,
    상기 스캐닝 회로는
    상기 기준 전압의 레벨을 가변시키도록 구성된 기준전압 발생부,
    상기 테스트 스트로브 신호의 천이 타이밍을 쉬프트시키도록 구성된 스트로브 조정부, 및
    상기 입/출력 패스 회로에서 상기 범프 패드로 출력되는 데이터를 상기 기준 전압 및 상기 테스트 스트로브 신호에 따라 감지하여 상기 감지 신호를 생성하도록 구성된 감지 회로를 포함하는 메모리 회로.
  6. 제 5 항에 있어서,
    모드 레지스터 셋 신호 또는 테스트 모드 신호를 이용하여 상기 기준 전압의 레벨 가변 및 상기 테스트 스트로브 신호의 천이 타이밍 쉬프트가 이루어지는 메모리 회로.
  7. 제 1 항에 있어서,
    상기 메모리 회로는
    상기 프로브 패드를 통해 외부에서 테스트 데이터를 입력 받아 상기 메모리 어레이에 기록하고,
    리드 명령에 따라 상기 메모리 어레이에서 상기 범프 패드로 전송되는 상기 테스트 데이터를 상기 스캐닝 회로에 제공하도록 구성되는 메모리 회로.
  8. 제 2 항에 있어서,
    상기 노멀 입/출력 패스는
    상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 신호 생성부 및 상기 데이터 스트로브 신호 생성부와 상기 범프 패드 사이에 연결된 송신부를 경유하는 노멀 출력 패스, 및
    상기 범프 패드와 연결된 수신부 및 상기 수신부와 연결된 다중화부를 경유하는 노멀 입력 패스를 포함하는 메모리 회로.
  9. 제 2 항에 있어서,
    상기 테스트 입/출력 패스는
    상기 데이터 스트로브 신호를 생성하는 데이터 스트로브 신호 생성부 및 상기 데이터 스트로브 신호 생성부와 상기 프로브 패드 사이에 연결된 송신부를 경유하는 테스트 출력 패스, 및
    상기 프로브 패드와 연결된 수신부 및 상기 수신부와 연결된 다중화부를 경유하는 테스트 입력 패스를 포함하는 메모리 회로.
  10. 제 1 항에 있어서,
    상기 스캐닝 회로는
    상기 기준 전압의 레벨을 가변시키도록 구성된 기준전압 발생부, 및
    상기 입/출력 패스 회로에서 상기 범프 패드로 출력되는 데이터 스트로브 신호를 상기 기준 전압 및 상기 테스트 스트로브 신호에 따라 감지하여 상기 감지 신호를 생성하도록 구성된 감지 회로를 포함하는 메모리 회로.
  11. 제 10 항에 있어서,
    상기 테스트 스트로브 신호는
    메모리 회로 외부의 장비에서 제공되는 메모리 회로.
  12. 제 10 항에 있어서,
    모드 레지스터 셋 신호 또는 테스트 모드 신호를 이용하여 상기 기준 전압의 레벨 가변이 이루어지는 메모리 회로.
  13. 제 1 항에 있어서,
    데이터 스트로브 신호를 테스트 모드 신호에 따라 정해진 레벨로 터미네이션시키도록 구성된 보상 회로를 더 포함하는 메모리 회로.
  14. 메모리 컨트롤러 칩 상부에 적층된 복수의 메모리 칩을 포함하고,
    상기 복수의 메모리 칩 각각에 관통 비아가 형성되며, 서로 다른 메모리 칩들의 관통 비아가 범프 패드를 통해 연결되고, 테스트를 위해 외부에 노출된 프로브 패드를 포함하며,
    상기 복수의 메모리 칩 중에서 적어도 하나는
    기준 전압과 테스트 스트로브 신호 중에서 적어도 하나의 스캐닝을 진행하면서 리드 명령에 따라 상기 범프 패드로 전송되는 신호를 감지하여 감지 신호를 생성하도록 구성되는 적층형 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 복수의 메모리 칩 중에서 적어도 하나는
    상기 프로브 패드를 통해 외부에서 테스트 데이터를 입력 받아 상기 메모리 어레이에 기록하고,
    상기 기준 전압과 상기 테스트 스트로브 신호 중에서 적어도 하나의 스캐닝을 진행하면서 상기 리드 명령에 따라 상기 범프 패드로 출력되는 데이터를 감지하여 상기 감지 신호를 생성하도록 구성되는 적층형 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 복수의 메모리 칩 중에서 적어도 하나는
    상기 기준 전압과 상기 테스트 스트로브 신호 중에서 적어도 하나의 스캐닝을 진행하면서 상기 리드 명령에 따라 상기 범프 패드로 출력되는 데이터 스트로브 신호를 감지하여 상기 감지 신호를 생성하도록 구성되는 적층형 메모리 시스템.
  17. 제 14 항에 있어서,
    상기 복수의 메모리 칩 중에서 적어도 하나는
    메모리 어레이,
    상기 프로브 패드 및 상기 범프 패드와 연결되어, 메모리 칩 외부와 상기 메모리 어레이의 신호 입/출력을 위해 구성된 입/출력 패스 회로, 및
    상기 기준 전압과 상기 테스트 스트로브 신호 중에서 적어도 하나의 스캐닝을 진행하면서 상기 리드 명령에 따라 상기 범프 패드로 출력되는 신호를 감지하여 상기 감지 신호를 생성하기 위한 스캐닝 회로를 포함하는 적층형 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 스캐닝 회로는
    상기 기준 전압의 레벨을 가변시키도록 구성된 기준전압 발생부,
    상기 테스트 스트로브 신호의 천이 타이밍을 쉬프트시키도록 구성된 스트로브 조정부, 및
    상기 범프 패드로 출력되는 데이터를 상기 기준 전압 및 상기 테스트 스트로브 신호에 따라 감지하여 상기 감지 신호를 생성하도록 구성된 감지 회로를 포함하는 적층형 메모리 시스템.
  19. 제 17 항에 있어서,
    상기 스캐닝 회로는
    상기 기준 전압의 레벨을 가변시키도록 구성된 기준전압 발생부, 및
    상기 범프 패드로 출력되는 데이터 스트로브 신호를 상기 기준 전압 및 상기 테스트 스트로브 신호에 따라 감지하여 상기 감지 신호를 생성하도록 구성된 감지 회로를 포함하는 적층형 메모리 시스템.
  20. 제 17 항에 있어서,
    데이터 스트로브 신호를 테스트 모드 신호에 따라 정해진 레벨로 터미네이션시키도록 구성된 보상 회로를 더 포함하는 적층형 메모리 시스템.
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