KR20150097074A - 테스트 회로 및 이를 포함하는 반도체 장치 - Google Patents

테스트 회로 및 이를 포함하는 반도체 장치 Download PDF

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Abstract

본 기술은 복수의 패드; 복수의 패턴 선택신호에 응답하여 내부 테스트 패턴을 생성하도록 구성된 패턴 제너레이터; 및 상기 내부 테스트 패턴을 셀프 테스트 모드 신호에 응답하여 상기 복수의 패드를 통해 출력하고, 상기 복수의 패드를 통해 입력된 테스트 패턴과 상기 내부 테스트 패턴을 비교하여 테스트 판정값을 생성하도록 구성되는 복수의 테스트 유닛을 포함할 수 있다.

Description

테스트 회로 및 이를 포함하는 반도체 장치{TEST CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 테스트 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리는 집적도가 높아짐에 따라 단일 패키지의 용량을 증가시켜야 할 필요가 있다.
단일 패키지의 용량을 증가시키기 위한 방법으로서, 멀티 칩 패키지가 적용될 수 있으며, 멀티 칩 패키지를 구성하기 위한 하나의 예로서, 칩을 적층하여 패키징하는 방식이 사용될 수 있다.
이러한 적층 칩들은 신호 전송 소자를 통해 연결될 수 있으며, 신호 전송 소자로서, 관통 비아 예를 들어, TSV(Through Silicon Via) 및 범프 패드(이하, 범프)(Bump)를 이용할 수 있다.
적층 칩들은 관통 비아 및 범프를 통해 각종 신호 전송이 이루어지므로 이들이 정상적으로 연결되었는지 여부를 확인하기 위한 테스트가 필요하다.
본 발명의 실시예는 멀티 칩 패키지의 신호 전송 소자들의 연결 상태를 빠르게 테스트할 수 있는 테스트 회로 및 이를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 복수의 패드; 복수의 패턴 선택신호에 응답하여 내부 테스트 패턴을 생성하도록 구성된 패턴 제너레이터; 및 상기 내부 테스트 패턴을 셀프 테스트 모드 신호에 응답하여 상기 복수의 패드를 통해 출력하고, 상기 복수의 패드를 통해 입력된 테스트 패턴과 상기 내부 테스트 패턴을 비교하여 테스트 판정값을 생성하도록 구성되는 복수의 테스트 유닛을 포함할 수 있다.
본 발명의 실시예에서 상기 복수의 테스트 유닛은 상기 복수의 패드를 통해 입력된 테스트 패턴과 상기 내부 테스트 패턴을 상기 셀프 테스트 모드 신호에 따라 비교하여 상기 테스트 판정값을 생성하도록 구성되는 판단부, 제 1 테스트 모드 제어신호에 응답하여 상위 테스트 유닛의 출력신호 또는 상기 판단부의 출력신호를 선택하도록 구성되는 다중화기, 상기 다중화기의 출력을 저장하였다가 하위 테스트 유닛으로 전송하도록 구성되는 플립플롭, 제 2 테스트 모드 제어신호에 응답하여 상기 플립플롭의 출력신호 또는 노멀 모드 송신 데이터를 선택하도록 구성되는 제 2 다중화기, 및 상기 제 2 다중화기의 출력신호 또는 상기 내부 테스트 패턴을 선택하여 상기 복수의 패드로 전송하도록 구성된 제 3 다중화기를 포함할 수 있다.
본 발명의 실시예는 복수의 신호 전송 소자를 통해 서로 연결되는 복수의 슬라이스를 포함하며, 제 1 테스트 모드에 진입하여 상기 복수의 슬라이스 중에서 어느 하나의 슬라이스가 내부적으로 생성한 내부 테스트 패턴을 다른 슬라이스들에게 복수의 패드를 통해 전송하고, 상기 다른 슬라이스들은 상기 내부 테스트 패턴과 자신이 생성한 테스트 패턴을 비교하여 생성한 테스트 판정값을 외부 시스템으로 출력하도록 구성될 수 있다.
본 발명의 실시예에서 상기 복수의 슬라이스는 각각 상기 복수의 패드, 복수의 패턴 선택신호에 응답하여 상기 내부 테스트 패턴을 생성하도록 구성된 패턴 제너레이터, 및 상기 내부 테스트 패턴을 셀프 테스트 모드 신호에 응답하여 상기 복수의 패드를 통해 출력하고, 상기 복수의 패드를 통해 입력된 테스트 패턴과 상기 내부 테스트 패턴을 비교하여 테스트 판정값을 생성하도록 구성되는 복수의 테스트 유닛을 포함할 수 있다.
본 발명의 실시예에서 상기 복수의 슬라이스는 각각 직렬 데이터 입력 패드 및 직렬 데이터 출력 패드를 포함하고, 상기 제 1 테스트 모드와 제 2 테스트 모드를 선택적으로 수행 가능하도록 구성되며, 상기 제 2 테스트 모드는 상기 복수의 슬라이스 중에서 어느 하나의 슬라이스가 외부 시스템에서 제공되는 테스트 데이터를 상기 직렬 데이터 입력 패드를 통해 제공받아 상기 복수의 패드를 통해 다른 슬라이스들로 제공하며, 상기 다른 슬라이스들은 상기 테스트 데이터를 상기 직렬 데이터 출력 패드를 통해 상기 외부 시스템으로 출력하도록 구성될 수 있다.
본 기술은 반도체 장치의 테스트 시간을 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 단면도,
도 2는 본 발명의 실시예에 따른 테스트 회로(101)의 구성을 나타낸 블록도,
도 3은 본 발명의 다른 실시예에 따른 테스트 회로(102)의 구성을 나타낸 블록도,
도 4는 도 3의 패턴 제너레이터(PG)(501)의 구성을 나타낸 블록도,
도 5는 도 4의 제 1 패턴 생성 유닛(SELA)의 구성을 나타낸 회로도,
도 6은 도 4의 제 2 패턴 생성 유닛(SELB)의 구성을 나타낸 회로도,
도 7은 도 3의 범프 어레이의 데이터 패턴 적용예를 보여주기 위한 도면,
도 8은 도 3의 판단부(280)의 구성을 나타낸 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 적층된 복수의 칩(이하, 슬라이스)(Slice0 - Slice3)을 포함할 수 있다.
복수의 슬라이스(Slice0 - Slice3)는 복수의 신호 전송 소자를 통해 서로 연결될 수 있다.
신호 전송 소자로서, 관통 비아(TSV) 및 범프 패드(이하, 범프)(Bump)를 사용할 수 있다.
복수의 슬라이스(Slice0 - Slice3) 각각의 내부에는 복수의 관통 비아(TSV)가 형성될 수 있다.
복수의 슬라이스(Slice0 - Slice3)는 각각의 관통 비아들(TSV)이 복수의 범프(Bump)를 통해 상부의 슬라이스의 관통 비아들(TSV) 또는/및 하부의 슬라이스의 관통 비아들(TSV)과 서로 연결될 수 있다.
최하위의 슬라이스(Slice0)는 CPU와 GPU 등의 메모리 컨트롤러 또는 테스트 장비와 연결될 수 있다.
본 발명의 실시예에 따른 반도체 장치(100)는 관통 비아 및 범프가 정상적으로 연결되었는지 여부를 확인하기 위한 테스트 회로 예를 들어, 바운더리 스캔 테스트(Boundary Scan Test) 회로를 포함할 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 테스트 회로(101)는 복수의 슬라이스(Slice0 - Slice3) 각각에 포함될 수 있다.
테스트 회로(101)는 복수의 패드(SDI, CA, DQ<0:n>, SDO, SCTRL<0:n>, SCK), 복수의 테스트 유닛(200, 300), 모드 제너레이터(600), 입력 버퍼(700) 및 출력 버퍼(800)를 포함할 수 있다.
복수의 패드(SDI, CA, DQ<0:n>, SDO, SCTRL<0:n>, SCK)는 복수의 범프와 일대일 연결될 수 있다.
복수의 패드 중에서 SDI는 직렬 데이터 입력 패드이고, CA는 커맨드/어드레스 패드이고, DQ<0:n>는 데이터 입/출력 패드들이고, SDO는 직렬 데이터 출력 패드이고, SCTRL<0:n> 및 SCK는 테스트 모드 제어를 위한 제어 패드들이다.
커맨드/어드레스 패드(CA)는 복수 개 구비될 수 있으며, 그에 따라 테스트 유닛(300) 또한 복수개가 구비될 수 있다.
모드 제너레이터(600)는 제어 패드들(SCTRL<0:n>, SCK)을 통해 제공되는 외부 신호 및 클럭 신호에 응답하여 복수의 테스트 모드 제어신호 즉, 제 1 테스트 모드 제어신호(BST_SFTB), 제 2 테스트 모드 제어신호(BST_OEB) 및 클럭 신호(BST_SCK)를 생성하도록 구성될 수 있다.
입력 버퍼(700)는 직렬 데이터 입력 패드(SDI)를 통해 입력되는 직렬 데이터를 테스트 유닛(300)에 전송하도록 구성될 수 있다.
출력 버퍼(800)는 테스트 유닛(200)에서 출력되는 데이터를 직렬 데이터 출력 패드(SDO)로 전송하도록 구성될 수 있다.
복수의 테스트 유닛(200, 300)은 직렬 데이터 입력 패드(SDI) 또는 복수의 패드(CA, DQ<0:n>)를 통해 전송되는 테스트 데이터를 제 1 테스트 모드 제어신호(BST_SFTB) 및 클럭 신호(BST_SCK)에 응답하여 저장하도록 구성될 수 있다.
복수의 테스트 유닛(200, 300)은 기 저장된 테스트 데이터를 제 1 테스트 모드 제어신호(BST_SFTB) 및 클럭 신호(BST_SCK)에 응답하여 외부로 출력하거나, 제 2 테스트 모드 제어신호(BST_OEB)에 응답하여 복수의 패드(CA, DQ<0:n>)를 통해 다른 슬라이스로 전송하도록 구성될 수 있다.
복수의 테스트 유닛(200)은 서로 동일하게 구성할 수 있으며, 각각 입력 버퍼(210), 출력 버퍼(240), 제 1 다중화기(220), 플립플롭(230) 및 제 2 다중화기(250)를 포함할 수 있다.
입력 버퍼(210)는 데이터 입/출력 패드(DQ)를 통해 입력된 신호를 제 1 다중화기(220)에 전송하도록 구성될 수 있다.
제 1 다중화기(220)는 제 1 테스트 모드 제어신호(BST_SFTB)에 응답하여 상위 테스트 유닛(300 또는 200)의 출력신호 또는 입력 버퍼(210)의 출력신호를 선택하도록 구성될 수 있다.
플립플롭(230)은 제 1 다중화기(220)의 출력신호를 클럭 신호(BST_SCK)에 응답하여 저장하였다가 쉬프트 즉, 하위의 테스트 유닛(200)으로 전송하도록 구성될 수 있다.
제 2 다중화기(250)는 제 2 테스트 모드 제어신호(BST_OEB)에 응답하여 플립플롭(230)의 출력신호 또는 노멀 모드의 송신 데이터(리드 데이터)(NRM TX data)를 선택하여 출력 버퍼(240)에 전송하도록 구성될 수 있다.
출력 버퍼(240)는 제 2 다중화기(250)의 출력신호를 데이터 입/출력 패드(DQ)로 출력하도록 구성될 수 있다.
복수의 테스트 유닛(300)은 제 2 다중화기(250)를 제외하고 테스트 유닛(200)과 동일하게 구성될 수 있다.
테스트 유닛(300)은 커맨드/어드레스 패드(CA)와 연결되는 구성으로서, 복수의 슬라이스(Slice0 - Slice3)는 커맨드/어드레스를 외부로 송신할 필요가 없으므로 제 2 다중화기(250)가 제외된다.
복수의 테스트 유닛(300)은 서로 동일하게 구성할 수 있으며, 각각 입력 버퍼(210), 출력 버퍼(240), 제 1 다중화기(220) 및 플립플롭(230)을 포함할 수 있다.
입력 버퍼(210)는 커맨드/어드레스 패드(CA)를 통해 입력된 신호를 제 1 다중화기(220)에 전송하도록 구성될 수 있다.
노멀 모드에서는 입력 버퍼(210)의 출력 즉, 커맨드/어드레스가 노멀 모드 수신 데이터(NRM RX data)로서 노멀 동작을 위한 내부의 회로 구성(도시 생략)으로 전송될 수 있다.
제 1 다중화기(220)는 제 1 테스트 모드 제어신호(BST_SFTB)에 응답하여 입력 버퍼(700)의 출력신호 또는 입력 버퍼(210)의 출력신호를 선택하도록 구성될 수 있다.
플립플롭(230)은 제 1 다중화기(220)의 출력신호를 클럭 신호(BST_SCK)에 응답하여 저장하였다가 쉬프트 즉, 하위의 테스트 유닛(200)으로 전송하도록 구성될 수 있다.
출력 버퍼(240)는 플립플롭(230)의 출력신호를 커맨드/어드레스 패드(CA)로 출력하도록 구성될 수 있다.
상술한 본 발명의 실시예에 따른 테스트 동작을 설명하면 다음과 같다.
테스트 모드 예를 들어, 바운더리 스캔 테스트 모드로 진입함에 따라 직렬 테스트 데이터 저장 동작이 이루어지며, 이때 제 1 테스트 모드 제어신호(BST_SFTB) 및 제 2 테스트 모드 신호(BST_OEB)는 테스트 모드에 맞는 레벨로 천이될 수 있다.
직렬 테스트 데이터 저장 동작은 직렬 데이터 입력 패드(SDI)를 통해 테스트 데이터를 복수의 슬라이스(Slice0 - Slice3) 중에서 어느 하나 예를 들어, 최하위 슬라이스(Slice0)의 플립플롭들(230)에 저장하는 동작이다.
최하위 슬라이스(Slice0)의 직렬 데이터 입력 패드(SDI)를 통해 외부에서 제공되는 테스트 데이터가 제 1 테스트 모드 제어신호(BST_SFTB)(예를 들어, 로우 레벨) 및 클럭 신호(BST_SCK)에 따라 테스트 유닛(300)의 플립플롭(230)에 저장된다.
클럭 신호(BST_SCK)의 토글이 반복됨에 따라 테스트 유닛(300)의 플립플롭(230)에 래치된 데이터가 순차적으로 하위의 테스트 유닛들(200)로 전송되고 해당 플립플롭(230)에 저장된다.
이와 같이 테스트 유닛(300, 200)의 모든 플립플롭(230)에 테스트 데이터가 저장되는 직렬 테스트 데이터 동작이 완료된 이후에 병렬 테스트 데이터 출력 동작이 이루어진다.
병렬 테스트 데이터 출력 동작은 최하위의 슬라이스(Slice0)의 플립플롭(230)에 저장된 데이터를 복수의 패드(CA, DQ<0:n>)를 통해 상위의 슬라이스들(Slice1 - Slice3)에 전송하는 동작이다.
최하위의 슬라이스(Slice0)의 플립플롭(230)에 저장된 테스트 데이터는 제 2 테스트 모드 제어신호(BST_OEB)에 따라 제 2 다중화기(250) 및 출력 버퍼(240)를 경유하여 복수의 패드(CA, DQ<0:n>)를 통해 상위의 슬라이스들(Slice1 - Slice3)에 전송된다.
상위의 슬라이스들(Slice1 - Slice3)은 복수의 패드(CA, DQ<0:n>)를 통해 전송된 테스트 데이터를 제 1 테스트 모드 제어신호(BST_SFTB)(예를 들어, 하이 레벨) 및 클럭 신호(BST_SCK)에 따라 플립플롭(230)에 저장한다.
상위의 슬라이스들(Slice1 - Slice3) 모두 또는 그 중 어느 하나의 슬라이스는 플립플롭(230)에 저장된 테스트 데이터를 제 1 테스트 모드 제어신호(BST_SFTB)(예를 들어, 로우 레벨) 및 클럭 신호(BST_SCK)에 따라 순차적으로 쉬프트시켜 직렬 데이터 출력 패드(SDO)를 통해 반도체 장치 외부로 출력한다.
이때 복수의 슬라이스(Slice0 - Slice3)의 직렬 데이터 출력 패드들(SDO)이 독립적으로 반도체 장치 외부의 시스템(예를 들어, 테스트 장비 또는 메모리 컨트롤러 등)과 연결되는 경우에는 상위의 슬라이스들(Slice1 - Slice3)이 동시에 테스트 데이터를 직렬 데이터 출력 패드들(SDO)을 통해 동시에 출력할 수 있다.
한편, 복수의 슬라이스(Slice0 - Slice3)의 직렬 데이터 출력 패드들(SDO)이 반도체 장치 외부의 시스템과 공통 연결되는 경우에는 상위의 슬라이스들(Slice1 - Slice3) 중에서 선택된 슬라이스가 테스트 데이터를 직렬 데이터 출력 패드(SDO)를 통해 출력할 수 있다.
반도체 장치 외부의 시스템은 자신이 제공한 테스트 데이터의 값을 알고 있으므로, 직렬 데이터 출력 패드(SDO)를 통해 출력되는 데이터의 값에 따라 관통 비아들(TSV) 및 범프의 정상적인 연결(Pass) 또는 불량(Fail)을 판단할 수 있다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 테스트 회로(102)는 복수의 슬라이스(Slice0 - Slice3) 각각에 포함될 수 있다.
본 발명의 다른 실시예에 따른 테스트 회로(102)는 제 1 테스트 모드 즉, 셀프 테스트 모드와 제 2 테스트 모드 즉, 상술한 도 2의 직렬 데이터 입력 패드(SDI)를 통한 테스트 모드를 선택적으로 수행할 수 있도록 구성된 것이다.
이때 셀프 테스트 모드는 외부의 테스트 데이터 입력 없이 자체적으로 생성한 테스트 패턴을 이용한 테스트 및 테스트 결과 자체 판정까지 가능하도록 한 것이다.
테스트 회로(102)는 복수의 패드(SDI, CA, DQ<0:n>, SDO, SCTRL<0:n>, SCK), 복수의 테스트 유닛(201, 301), 패턴 제너레이터(501), 모드 제너레이터(601), 입력 버퍼(700) 및 출력 버퍼(800)를 포함할 수 있다.
복수의 패드(SDI, CA, DQ<0:n>, SDO, SCTRL<0:n>, SCK)는 복수의 범프와 일대일 연결될 수 있다.
복수의 패드 중에서 SDI는 직렬 데이터 입력 패드이고, CA는 커맨드/어드레스 패드이고, DQ<0:n>는 데이터 입/출력 패드들이고, SDO는 직렬 데이터 출력 패드이고, SCTRL<0:n> 및 SCK는 테스트 모드 제어를 위한 제어 패드들이다.
커맨드/어드레스 패드(CA)는 복수 개 구비될 수 있다.
패턴 제너레이터(PG)(501)는 제 1 패턴 선택신호(SEL<0:3>) 및 제 2 패턴 선택신호(TSEL)에 응답하여 다양한 형태의 테스트 패턴(TD<0:n>)을 생성하도록 구성될 수 있다.
모드 제너레이터(601)는 제어 패드들(SCTRL<0:n>, SCK)을 통해 제공되는 외부 신호 및 클럭 신호에 응답하여 복수의 테스트 모드 제어신호 즉, 제 1 테스트 모드 제어신호(BST_SFTB), 제 2 테스트 모드 제어신호(BST_OEB) 및 클럭 신호(BST_SCK)를 생성하도록 구성될 수 있다.
입력 버퍼(700)는 직렬 데이터 입력 패드(SDI)를 통해 입력되는 직렬 데이터를 테스트 유닛(300)에 전송하도록 구성될 수 있다.
출력 버퍼(800)는 테스트 유닛(201)에서 출력되는 데이터를 직렬 데이터 출력 패드(SDO)로 전송하도록 구성될 수 있다.
복수의 테스트 유닛(201, 301)은 내부적으로 생성된 테스트 패턴(TD<0:n>)을 셀프 테스트 모드 신호(TMEN)에 응답하여 복수의 패드(CA, DQ<0:n>)를 통해 다른 슬라이스들로 전송하도록 구성될 수 있다.
복수의 테스트 유닛(201, 301)은 복수의 패드(CA, DQ<0:n>)를 경유하여 입력된 입력신호(DIN) 즉, 다른 슬라이스로부터 전송된 테스트 패턴과 자신이 속한 슬라이스에서 생성된 테스트 패턴(TD<0:n>)을 셀프 테스트 모드 신호(TMEN)에 따라 비교하여 생성한 테스트 판정값을 출력신호(DOUT)로서 생성하도록 구성될 수 있다.
복수의 테스트 유닛(201, 301)은 출력신호(DOUT)를 제 1 테스트 모드 제어신호(BST_SFTB) 및 클럭 신호(BST_SCK)에 응답하여 저장 및 외부로 출력하도록 구성될 수 있다.
복수의 테스트 유닛(201)은 서로 동일하게 구성할 수 있으며, 각각 입력 버퍼(210), 출력 버퍼(240), 제 1 다중화기(220), 제 2 다중화기(250), 플립플롭(230), 제 3 다중화기(270) 및 판단부(280)를 포함할 수 있다.
입력 버퍼(210)는 다른 슬라이스로부터 데이터 입/출력 패드(DQ)를 통해 입력된 입력신호(DIN)를 판단부(280)에 전송하도록 구성될 수 있다.
판단부(280)는 입력신호(DIN) 즉, 다른 슬라이스로부터 전송된 테스트 패턴과 자신이 속한 슬라이스에서 생성된 테스트 패턴(TD<m:n>)을 활성화된 셀프 테스트 모드 신호(TMEN)에 따라 비교하여 생성한 테스트 판정값을 출력신호(DOUT)로서 생성하도록 구성될 수 있다.
판단부(280)는 셀프 테스트 모드 신호(TMEN)가 비 활성화된 경우에는 입력신호(DIN)를 출력신호(DOUT)로서 생성하도록 구성될 수 있다.
노멀 모드에서는 판단부(280)의 출력이 노멀 모드 수신 데이터(NRM RX data)로서 노멀 동작을 위한 내부의 회로 구성(도시 생략)으로 전송될 수 있다.
제 1 다중화기(220)는 제 1 테스트 모드 제어신호(BST_SFTB)에 응답하여 플립플롭(230)의 출력신호 또는 판단부(280)의 출력신호를 선택하도록 구성될 수 있다.
플립플롭(230)은 제 1 다중화기(220)의 출력을 클럭 신호(BST_SCK)에 응답하여 저장하였다가 쉬프트 즉, 하위의 테스트 유닛(201)으로 전송하도록 구성될 수 있다.
제 2 다중화기(250)는 제 2 테스트 모드 제어신호(BST_OEB)에 응답하여 플립플롭(230)의 출력 또는 노멀 모드 송신 데이터(리드 데이터)(NRM TX data)를 선택하여 제 3 다중화기(270)에 전송하도록 구성될 수 있다.
제 3 다중화기(270)는 제 2 다중화기(250)의 출력 또는 자신이 속한 슬라이스에서 생성된 테스트 패턴(TD<m:n>)을 선택하여 출력 버퍼(240)로 전송하도록 구성될 수 있다.
출력 버퍼(240)는 제 3 다중화기(270)의 출력신호를 데이터 입/출력 패드(DQ)로 출력하도록 구성될 수 있다.
복수의 테스트 유닛(301)은 제 2 다중화기(250)를 제외하고 테스트 유닛(201)과 동일하게 구성될 수 있다.
테스트 유닛(301)은 커맨드/어드레스 패드(CA)와 연결되는 구성으로서, 복수의 슬라이스(Slice0 - Slice3)는 커맨드/어드레스를 외부로 송신할 필요가 없으므로 제 2 다중화기(250)가 제외될 수 있다.
복수의 테스트 유닛(301)은 서로 동일하게 구성할 수 있으며, 각각 입력 버퍼(210), 출력 버퍼(240), 제 1 다중화기(220), 플립플롭(230), 제 3 다중화기(270) 및 판단부(280)를 포함할 수 있다.
입력 버퍼(210)는 커맨드/어드레스 패드(CA)를 통해 입력되는 입력신호를 판단부(280)에 전송하도록 구성될 수 있다.
노멀 모드에서는 입력 버퍼(210)의 출력 즉, 커맨드/어드레스가 노멀 모드 수신 데이터(NRM RX data)로서 노멀 동작을 위한 내부의 회로 구성(도시 생략)으로 전송될 수 있다.
판단부(280)는 복수의 패드(DQ<0:n>)를 경유하여 입력된 입력신호(DIN) 즉, 다른 슬라이스로부터 전송된 테스트 패턴과 자신이 속한 슬라이스에서 생성된 테스트 패턴(TD<0:m-1>)을 셀프 테스트 모드 신호(TMEN)에 따라 비교하여 생성한 테스트 판정값을 출력신호(DOUT)로서 생성하도록 구성될 수 있다.
제 1 다중화기(220)는 제 1 테스트 모드 제어신호(BST_SFTB)에 응답하여 입력 버퍼(700) 또는 판단부(280)의 출력을 선택하도록 구성될 수 있다.
플립플롭(230)은 제 1 다중화기(220)의 출력을 클럭 신호(BST_SCK)에 응답하여 저장하였다가 쉬프트 즉, 하위의 테스트 유닛(201)으로 전송하도록 구성될 수 있다.
제 3 다중화기(270)는 플립플롭(230)의 출력 또는 자신이 속한 슬라이스에서 생성된 테스트 패턴(TD<0:m-1>)을 선택하여 출력 버퍼(240)로 전송하도록 구성될 수 있다.
출력 버퍼(240)는 제 3 다중화기(270)의 출력을 커맨드/어드레스 패드(CA)로 출력하도록 구성될 수 있다.
도 4에 도시된 바와 같이, 패턴 제너레이터(501)는 제 1 패턴 생성부(510) 및 제 2 패턴 생성부(520)를 포함할 수 있다.
제 1 패턴 생성부(510)는 제 1 패턴 선택신호(SEL<0:3>)에 응답하여 테스트 패턴(TD<0:n>)(이때 n은 7로 가정) 중에서 일부 TD<0:3>를 생성하도록 구성될 수 있다.
제 1 패턴 생성부(510)는 복수의 제 1 패턴 생성 유닛(SELA)을 포함할 수 있다.
제 2 패턴 생성부(520)는 제 1 패턴 선택신호(SEL<0:3>) 및 제 2 패턴 선택신호(TSEL)에 응답하여 테스트 패턴(TD<0:n>) 중에서 나머지 TD<4:7>를 생성하도록 구성될 수 있다.
제 2 패턴 생성부(520)는 복수의 제 1 패턴 생성 유닛(SELA) 및 복수의 제 2 패턴 생성 유닛(SELB)을 포함할 수 있다.
제 1 패턴 선택신호(SEL<0:3>) 및 제 2 패턴 선택신호(TSEL)는 테스트 모드를 이용하여 생성할 수 있다.
패턴 제너레이터(PG)(501)는 제 1 패턴 선택신호(SEL<0:3>) 및 제 2 패턴 선택신호(TSEL)의 조합에 의해 다양한 형태의 테스트 패턴(TD<0:n>)을 생성할 수 있다.
도 5에 도시된 바와 같이, 제 1 패턴 생성 유닛(SELA)은 복수의 트랜스미션 게이트(511, 512) 및 복수의 인버터(513, 514)를 포함할 수 있다.
제 1 패턴 생성 유닛(SELA)은 제 1 패턴 선택신호(SEL0)의 값에 따라 전원 전압(VDD) 레벨 또는 접지 전압(VSS) 레벨의 테스트 패턴(TD0)을 생성하도록 구성될 수 있다.
도 6에 도시된 바와 같이, 제 2 패턴 생성 유닛(SELB)은 복수의 트랜스미션 게이트(521, 522) 및 복수의 인버터(523, 524)를 포함할 수 있다.
제 2 패턴 생성 유닛(SELB)은 제 2 패턴 선택신호(TSEL)의 값에 따라 제 1 패턴 선택신호(SEL0) 또는 제 1 패턴 선택신호(SEL0)를 반전시킨 신호를 출력 신호(SELD0)로서 생성하도록 구성될 수 있다.
도 7에 도시된 바와 같이, 복수의 패드(CA, DQ<0:n>)에는 범프 어레이가 연결될 수 있다. 따라서 범프 어레이에는 복수의 패드(CA, DQ<0:n>)를 통해 상술한 테스트 패턴(TD<0:n>)(이때 n은 7로 가정)이 인가될 수 있다.
도 7의 테스트 패턴(TD<0:n>)은 일 예를 든 것일 뿐, 제 1 패턴 선택신호(SEL<0:3>) 및 제 2 패턴 선택신호(TSEL)의 조합에 의해 패턴 제너레이터(PG)(501)가 생성한 다양한 형태의 테스트 패턴(TD<0:n>)이 인가될 수 있다.
도 8에 도시된 바와 같이, 판단부(280)는 XNOR 게이트(281), 복수의 트랜스미션 게이트(282, 283) 및 인버터(284)를 포함할 수 있다.
판단부(280)는 테스트 모드 즉, 셀프 테스트 모드 신호(TMEN)가 활성화된 경우에는 입력 버퍼(210)의 출력 신호(DIN) 즉, 다른 슬라이스로부터 전송된 테스트 패턴과 자신이 속한 슬라이스에서 생성된 테스트 패턴(TDm)을 비교한 결과 즉, 테스트 판정값을 출력신호(DOUT)로서 생성하고, 노멀 모드 즉, 셀프 테스트 모드 신호(TMEN)가 비 활성화된 경우에는 입력 버퍼(210)의 출력 신호(DIN) 즉, 커맨드/어드레스 또는 라이트 데이터를 출력신호(DOUT)로서 생성하도록 구성될 수 있다.
테스트 모드에서 출력신호(DOUT)가 예를 들어, 하이 레벨인 경우 해당 패드와 연결된 관통 비아 및 범프가 정상적으로 연결된 것(Pass)을 정의하고, 로우 레벨인 경우 해당 패드와 연결된 관통 비아 및 범프 중에서 적어도 하나의 연결상태가 불량(Fail)인 것을 정의할 수 있다.
상술한 본 발명의 다른 실시예에 따른 테스트 동작을 설명하면 다음과 같다.
본 발명의 다른 실시예는 직렬 데이터 입력 패드(SDI)를 이용한 테스트 모드 및 셀프 테스트 모드를 선택적으로 수행할 수 있다.
먼저, 셀프 테스트 모드에 대하여 설명하기로 한다.
셀프 테스트 모드로 진입함에 따라 셀프 테스트 모드 신호(TMEN)가 활성화된다.
셀프 테스트 모드 신호(TMEN)가 활성화됨에 따라 복수의 슬라이스(Slice0 - Slice3) 중에서 어느 하나 예를 들어, 최하위 슬라이스(Slice0)는 패턴 제너레이터(501)에서 생성된 테스트 패턴(TD<0:n>)을 제 3 다중화기(270), 출력 버퍼(240) 및 복수의 패드(CA, DQ<0:n>)를 통해 상위의 슬라이스들(Slice1 - Slice3)에 전송한다.
상위의 슬라이스들(Slice1 - Slice3)은 복수의 패드(CA, DQ<0:n>)를 통해 최하위 슬라이스(Slice0)에서 전송된 테스트 패턴(TD<0:n>)을 입력 버퍼(210)를 통해 입력신호(DIN)로서 제공받는다.
상위의 슬라이스들(Slice1 - Slice3)은 셀프 테스트 모드 신호(TMEN)가 활성화 상태이므로 입력신호(DIN)와 자신이 속한 슬라이스에서 생성된 테스트 패턴(TD<0:n>)을 비교하여 서로의 값이 일치하면 예를 들어 하이 레벨, 그렇지 않으면 로우 레벨의 테스트 판정값을 출력신호(DOUT)로서 생성한다.
상위의 슬라이스들(Slice1 - Slice3)은 출력신호(DOUT)를 제 1 테스트 모드 제어신호(BST_SFTB)(예를 들어, 하이 레벨) 및 클럭 신호(BST_SCK)에 따라 플립플롭(230)에 저장한다.
상위의 슬라이스들(Slice1 - Slice3) 모두 또는 그 중 어느 하나의 슬라이스는 플립플롭(230)에 저장된 테스트 판정값을 제 1 테스트 모드 제어신호(BST_SFTB)(예를 들어, 로우 레벨) 및 클럭 신호(BST_SCK)에 따라 순차적으로 쉬프트시켜 직렬 데이터 출력 패드(SDO)를 통해 반도체 장치 외부로 출력한다.
이때 복수의 슬라이스(Slice0 - Slice3)의 직렬 데이터 출력 패드들(SDO)이 독립적으로 반도체 장치 외부의 시스템(예를 들어, 메모리 컨트롤러)과 연결되는 경우에는 상위의 슬라이스들(Slice1 - Slice3)이 동시에 테스트 판정값을 직렬 데이터 출력 패드들(SDO)을 통해 출력할 수 있다.
한편, 복수의 슬라이스(Slice0 - Slice3)의 직렬 데이터 출력 패드들(SDO)이 반도체 장치 외부의 시스템과 공통 연결되는 경우에는 상위의 슬라이스들(Slice1 - Slice3) 중에서 선택된 슬라이스가 테스트 판정값을 직렬 데이터 출력 패드(SDO)를 통해 출력할 수 있다.
직렬 데이터 출력 패드(SDO)를 통해 출력되는 신호는 테스트 판정값 즉, 테스트 결과를 판정한 값이다. 따라서 본 발명의 다른 실시예는 외부의 시스템에서 별도의 테스트 판정을 수행할 필요가 없게 된다.
다음으로, 직렬 데이터 입력 패드(SDI)를 이용하여 외부의 테스트 데이터를 제공받는 테스트 모드에 대하여 설명하기로 한다.
직렬 데이터 입력 패드(SDI)를 이용한 테스트 모드의 경우에는 셀프 테스트 모드 신호(TMEN)가 비 활성화된다.
셀프 테스트 모드 신호(TMEN)가 비 활성화 상태이므로 판단부(280)는 단순히 입력 버퍼(210)의 출력신호(DIN)를 바이패스시켜 출력신호(DOUT)를 생성하고, 제 3 다중화부(270)는 플립플롭(230)의 출력신호를 선택하여 출력 버퍼(240)에 전송한다.
최하위 슬라이스(Slice0)의 직렬 데이터 입력 패드(SDI)를 통해 외부에서 제공되는 테스트 데이터가 제 1 테스트 모드 제어신호(BST_SFTB)(예를 들어, 로우 레벨) 및 클럭 신호(BST_SCK)에 따라 테스트 유닛(301)의 플립플롭(230)에 저장된다.
클럭 신호(BST_SCK)의 토글이 반복됨에 따라 테스트 유닛(301)의 플립플롭(230)에 래치된 데이터가 순차적으로 하위의 테스트 유닛들(201)로 전송되고 해당 플립플롭(230)에 저장된다.
이와 같이 테스트 유닛(301, 201)의 모든 플립플롭(230)에 테스트 데이터가 저장되는 직렬 테스트 데이터 동작이 완료된 이후에 병렬 테스트 데이터 출력 동작이 이루어진다.
병렬 테스트 데이터 출력 동작은 최하위의 슬라이스(Slice0)의 플립플롭(230)에 저장된 데이터를 복수의 패드(CA, DQ<0:n>)를 통해 상위의 슬라이스들(Slice1 - Slice3)에 전송하는 동작이다.
최하위의 슬라이스(Slice0)의 플립플롭(230)에 저장된 테스트 데이터는 제 2 테스트 모드 제어신호(BST_OEB)에 따라 제 2 다중화기(250), 제 3 다중화기(270) 및 출력 버퍼(240)를 경유하여 복수의 패드(CA, DQ<0:n>)를 통해 상위의 슬라이스들(Slice1 - Slice3)에 전송된다.
상위의 슬라이스들(Slice1 - Slice3)은 복수의 패드(CA, DQ<0:n>)를 통해 전송된 테스트 데이터를 제 1 테스트 모드 제어신호(BST_SFTB)(예를 들어, 하이 레벨) 및 클럭 신호(BST_SCK)에 따라 플립플롭(230)에 저장한다.
상위의 슬라이스들(Slice1 - Slice3) 모두 또는 그 중 어느 하나의 슬라이스는 플립플롭(230)에 저장된 테스트 데이터를 제 1 테스트 모드 제어신호(BST_SFTB)(예를 들어, 로우 레벨) 및 클럭 신호(BST_SCK)에 따라 순차적으로 쉬프트시켜 직렬 데이터 출력 패드(SDO)를 통해 반도체 장치 외부로 출력한다.
이때 복수의 슬라이스(Slice0 - Slice3)의 직렬 데이터 출력 패드들(SDO)이 독립적으로 반도체 장치 외부의 시스템(예를 들어, 테스트 장비 또는 메모리 컨트롤러 등)과 연결되는 경우에는 상위의 슬라이스들(Slice1 - Slice3)이 동시에 테스트 데이터를 직렬 데이터 출력 패드들(SDO)을 통해 동시에 출력할 수 있다.
한편, 복수의 슬라이스(Slice0 - Slice3)의 직렬 데이터 출력 패드들(SDO)이 반도체 장치 외부의 시스템과 공통 연결되는 경우에는 상위의 슬라이스들(Slice1 - Slice3) 중에서 선택된 슬라이스가 테스트 데이터를 직렬 데이터 출력 패드(SDO)를 통해 출력할 수 있다.
반도체 장치 외부의 시스템은 자신이 제공한 테스트 데이터의 값을 알고 있으므로, 직렬 데이터 출력 패드(SDO)를 통해 출력되는 테스트 데이터의 값에 따라 관통 비아들(TSV) 및 범프의 정상적인 연결(Pass) 또는 불량(Fail)을 판단할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 복수의 패드;
    복수의 패턴 선택신호에 응답하여 내부 테스트 패턴을 생성하도록 구성된 패턴 제너레이터; 및
    상기 내부 테스트 패턴을 셀프 테스트 모드 신호에 응답하여 상기 복수의 패드를 통해 출력하고, 상기 복수의 패드를 통해 입력된 테스트 패턴과 상기 내부 테스트 패턴을 비교하여 테스트 판정값을 생성하도록 구성되는 복수의 테스트 유닛을 포함하는 테스트 회로.
  2. 제 1 항에 있어서,
    상기 복수의 패드는
    커맨드/어드레스 패드 및 데이터 입/출력 패드를 포함하는 테스트 회로.
  3. 제 1 항에 있어서,
    상기 패넌 제너레이터는
    제 1 패턴 선택신호에 응답하여 상기 내부 테스트 패턴 중에서 일부를 생성하도록 구성되는 제 1 패턴 생성부, 및
    상기 제 1 패턴 선택신호 및 제 2 패턴 선택신호에 응답하여 상기 내부 테스트 패턴 중에서 나머지를 생성하도록 구성되는 제 2 패턴 생성부를 포함하는 테스트 회로.
  4. 제 1 항에 있어서,
    상기 복수의 테스트 유닛은
    테스트 모드 제어신호에 응답하여 상기 테스트 판정값을 저장 및 외부로 출력하도록 구성되는 테스트 회로.
  5. 제 4 항에 있어서,
    상기 복수의 패드를 통해 제공되는 외부 신호에 응답하여 상기 테스트 모드 제어신호를 생성하도록 구성되는 모드 제너레이터를 더 포함하는 테스트 회로.
  6. 제 1 항에 있어서,
    상기 복수의 테스트 유닛은
    상기 복수의 패드를 통해 입력된 테스트 패턴과 상기 내부 테스트 패턴을 상기 셀프 테스트 모드 신호에 따라 비교하여 상기 테스트 판정값을 생성하도록 구성되는 판단부,
    제 1 테스트 모드 제어신호에 응답하여 상위 테스트 유닛의 출력신호 또는 상기 판단부의 출력신호를 선택하도록 구성되는 다중화기,
    상기 다중화기의 출력을 저장하였다가 하위 테스트 유닛으로 전송하도록 구성되는 플립플롭,
    제 2 테스트 모드 제어신호에 응답하여 상기 플립플롭의 출력신호 또는 노멀 모드 송신 데이터를 선택하도록 구성되는 제 2 다중화기, 및
    상기 제 2 다중화기의 출력신호 또는 상기 내부 테스트 패턴을 선택하여 상기 복수의 패드로 전송하도록 구성된 제 3 다중화기를 포함하는 테스트 회로.
  7. 복수의 신호 전송 소자를 통해 서로 연결되는 복수의 슬라이스를 포함하며,
    제 1 테스트 모드에 진입하여 상기 복수의 슬라이스 중에서 어느 하나의 슬라이스가 내부적으로 생성한 내부 테스트 패턴을 다른 슬라이스들에게 복수의 패드를 통해 전송하고, 상기 다른 슬라이스들은 상기 내부 테스트 패턴과 자신이 생성한 테스트 패턴을 비교하여 생성한 테스트 판정값을 외부 시스템으로 출력하도록 구성되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 복수의 패드는 상기 복수의 신호 전송 소자와 연결되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 복수의 신호 전송 소자는 관통 비아를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 복수의 신호 전송 소자는 상기 관통 비아와 연결되는 범프 패드를 더 포함하는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 복수의 슬라이스는 각각
    상기 복수의 패드,
    복수의 패턴 선택신호에 응답하여 상기 내부 테스트 패턴을 생성하도록 구성된 패턴 제너레이터, 및
    상기 내부 테스트 패턴을 셀프 테스트 모드 신호에 응답하여 상기 복수의 패드를 통해 출력하고, 상기 복수의 패드를 통해 입력된 테스트 패턴과 상기 내부 테스트 패턴을 비교하여 테스트 판정값을 생성하도록 구성되는 복수의 테스트 유닛을 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 복수의 패드는
    커맨드/어드레스 패드 및 데이터 입/출력 패드를 포함하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 패넌 제너레이터는
    제 1 패턴 선택신호에 응답하여 상기 내부 테스트 패턴 중에서 일부를 생성하도록 구성되는 제 1 패턴 생성부, 및
    상기 제 1 패턴 선택신호 및 제 2 패턴 선택신호에 응답하여 상기 내부 테스트 패턴 중에서 나머지를 생성하도록 구성되는 제 2 패턴 생성부를 포함하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 복수의 테스트 유닛은
    테스트 모드 제어신호에 응답하여 상기 테스트 판정값을 외부로 출력하도록 구성되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 복수의 패드를 통해 제공되는 외부 신호에 응답하여 상기 테스트 모드 제어신호를 생성하도록 구성되는 모드 제너레이터를 더 포함하는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 복수의 테스트 유닛은
    상기 복수의 패드를 통해 입력된 테스트 패턴과 상기 내부 테스트 패턴을 상기 셀프 테스트 모드 신호에 따라 비교하여 상기 테스트 판정값을 생성하도록 구성되는 판단부,
    제 1 테스트 모드 제어신호에 응답하여 상위 테스트 유닛의 출력신호 또는 상기 판단부의 출력신호를 선택하도록 구성되는 다중화기,
    상기 다중화기의 출력을 저장하였다가 하위 테스트 유닛으로 전송하도록 구성되는 플립플롭,
    제 2 테스트 모드 제어신호에 응답하여 상기 플립플롭의 출력신호 또는 노멀 모드 송신 데이터를 선택하도록 구성되는 제 2 다중화기, 및
    상기 제 2 다중화기의 출력신호 또는 상기 내부 테스트 패턴을 선택하여 상기 복수의 패드로 전송하도록 구성된 제 3 다중화기를 포함하는 반도체 장치.
  17. 제 7 항에 있어서,
    상기 복수의 슬라이스는 선택적으로 상기 테스트 판정값을 출력하거나, 동시에 상기 테스트 판정값을 출력하도록 구성되는 반도체 장치.
  18. 제 7 항에 있어서,
    상기 복수의 슬라이스는 각각 직렬 데이터 입력 패드 및 직렬 데이터 출력 패드를 포함하고, 상기 제 1 테스트 모드와 제 2 테스트 모드를 선택적으로 수행 가능하도록 구성되며,
    상기 제 2 테스트 모드는 상기 복수의 슬라이스 중에서 어느 하나의 슬라이스가 외부 시스템에서 제공되는 테스트 데이터를 상기 직렬 데이터 입력 패드를 통해 제공받아 상기 복수의 패드를 통해 다른 슬라이스들로 제공하며,
    상기 다른 슬라이스들은 상기 테스트 데이터를 상기 직렬 데이터 출력 패드를 통해 상기 외부 시스템으로 출력하도록 구성되는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 복수의 슬라이스는 선택적으로 상기 테스트 데이터를 출력하거나, 동시에 상기 테스트 데이터를 출력하도록 구성되는 반도체 장치.
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