KR20220058872A - 반도체 메모리 및 이를 이용한 메모리 시스템 - Google Patents

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Abstract

본 기술은 복수의 채널을 포함하며, 상기 복수의 채널 중에서 어느 하나의 채널을 제외한 나머지 채널들은 제 1 테스트 패턴에 포함된 리드 동작 시 자신들의 데이터 입/출력단을 통해 데이터 출력이 이루어지지 않는 더미(Dummy) 테스트 동작을 수행하고, 상기 어느 하나의 채널은 제 2 테스트 패턴에 포함된 리드 명령에 따라 자신의 데이터 입/출력단을 통해 데이터 출력이 이루어지는 테스트 동작을 수행하도록 구성될 수 있다.

Description

반도체 메모리 및 이를 이용한 메모리 시스템{SEMICONDUCTOR MEMORY AND MEMORY SYSTEM USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 반도체 메모리 및 이를 이용한 메모리 시스템에 관한 것이다.
반도체 장치는 하나의 패키지에 복수의 반도체 칩을 평면 또는 입체적으로 적층한 형태로 구성될 수 있다.
복수의 반도체 칩 각각은 독립적인 데이터 입/출력 패드를 사용하는 채널일 수 있다. 즉, 반도체 장치는 복수의 채널을 포함할 수 있다.
반도체 장치는 그 동작이 정상적으로 이루어지는 지를 검증하기 위한 테스트가 필수적이다.
그러나 테스트 장비는 한 번에 테스트할 수 있는 채널의 수가 한정되므로 실제 동작 환경과 다르게 동일한 테스트 패턴을 이용하여 복수의 채널들을 순차적으로 테스트해야 하는 등 테스트 다양성 및 테스트 성능이 저하되는 문제가 있다.
본 발명의 실시예는 테스트 성능을 향상시킬 수 있는 반도체 메모리 및 메모리 시스템을 제공한다.
본 발명의 실시예는 복수의 채널을 포함하며, 상기 복수의 채널 중에서 어느 하나의 채널을 제외한 나머지 채널들은 제 1 테스트 패턴에 포함된 리드 동작 시 자신들의 데이터 입/출력단을 통해 데이터 출력이 이루어지지 않는 더미(Dummy) 테스트 동작을 수행하고, 상기 어느 하나의 채널은 제 2 테스트 패턴에 포함된 리드 명령에 따라 자신의 데이터 입/출력단을 통해 데이터 출력이 이루어지는 테스트 동작을 수행하도록 구성될 수 있다.
본 기술은 테스트의 다양성 및 테스트 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템(100)의 구성을 나타낸 도면,
도 2는 도 1의 반도체 칩(101)의 구성을 나타낸 도면,
도 3은 도 2의 제 1 테스트 패턴 설정 회로(301)의 구성을 나타낸 도면,
도 4 및 도 5는 본 발명의 실시예에 따른 더미 테스트 패턴 프로그램 방법을 설명하기 위한 타이밍도이고,
도 6은 본 발명의 실시예에 따른 메모리 시스템(100)의 테스트 방법을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(100)은 복수의 반도체 칩(101 - 104)을 포함할 수 있다. 본 발명의 일 실시예에 따르면 상기 복수의 반도체 칩(101 - 104)는 하나의 패키지(PKG)내에 구비될 수 있고, 또 다른 일 실시예에 의하면 둘 이상의 패키지들내에 구비될 수도 있다.
복수의 반도체 칩(101 - 104)은 어드레스 신호(ADD), 명령 신호(CMD) 및 클럭 신호(CLK)를 공통 제공 받을 수 있다.
복수의 반도체 칩(101 - 104)은 칩 선택 신호들(CS_0 - CS_3) 및 리셋 신호들(RST_b0 - RST_b3)을 각각 하나씩 독립적으로 제공받을 수 있다.
복수의 반도체 칩(101 - 104)은 칩 선택 신호들(CS_0 - CS_3) 중에서 자신에 해당하는 칩 선택 신호에 따라 활성화될 수 있다.
복수의 반도체 칩(101 - 104)은 리셋 신호들(RST_b0 - RST_b3) 중에서 자신에 해당하는 리셋 신호에 따라 초기화될 수 있다.
복수의 반도체 칩(101 - 104)은 명령 신호(CMD), 어드레스 신호(ADD), 클럭 신호(CLK), 칩 선택 신호들(CS_0 - CS_3) 및 리셋 신호들(RST_b0 - RST_b3)을 외부 장치 예를 들어, CPU, GPU와 같은 컨트롤러(미 도시)로부터 제공받을 수 있다.
복수의 반도체 칩(101 - 104)은 별도의 데이터 입/출력단(DQ)을 포함하고, 독립적인 동작을 수행하도록 구성될 수 있다. 본 발명의 일실시예에 의하면 각각의 반도체 칩(101-104)은 하나의 채널에 대응하는 것으로 취급될 수 있다. 따라서, 본 발명의 일 실시예에 의하면, 복수의 반도체 칩(101 - 104)은 제 1 내지 제 4 채널(CH0 - CH3)이라 칭할 수 있다.
제 1 내지 제 4 채널(CH0 - CH3)은 동일하게 구성될 수 있다.
본 발명의 실시예에 따른 메모리 시스템(100)은 제 1 내지 제 4 채널(CH0 - CH3)이 서로 다른 테스트 패턴을 이용하여 동시 동작하도록 구성될 수 있다.
이때 테스트 패턴은 명령 신호(CMD), 어드레스 신호(ADD) 및 칩 선택 신호들(CS_0 - CS_3)의 조합이 정해진 횟수만큼 순차적으로 반복되는 것으로 정의될 수 있다.
메모리 시스템(100)은 제 1 내지 제 4 채널(CH0 - CH3)에 대하여 서로 다른 테스트 패턴을 미리 프로그래밍하여 제 1 테스트 패턴으로서 저장하고, 제 1 내지 제 4 채널(CH0 - CH3) 중에서 원하는 채널에 대해서는 제 2 테스트 패턴에 따른 테스트를 수행하고, 테스트가 수행되는 동안 나머지 채널들에 대해서는 제 1 테스트 패턴에 따른 더미 동작을 반복적으로 수행하도록 구성될 수 있다.
제 1 테스트 패턴은 실제 테스트를 위한 테스트 패턴이 아니며 더미(Dummy) 동작을 위한 테스트 패턴으로서 더미 테스트 패턴이라 칭할 수 있으며, 제 2 테스트 패턴은 실제 테스트를 위하여 외부에서 실시간으로 입력되는 테스트 패턴으로서 외부 테스트 패턴이라 칭할 수 있다.
메모리 시스템(100)에 대한 테스트는 실제 동작 환경과 동일할수록 그 테스트 신뢰성을 높일 수 있다.
그러나 실제 테스트 환경에서는 테스트 장비의 물리적 한계로 제 1 내지 제 4 채널(CH0 - CH3) 중에서 어느 하나의 채널에 대한 테스트가 이루어지고 나머지 채널들은 아무런 동작도 수행하지 않는다.
따라서 본 발명의 실시예는 제 1 내지 제 4 채널(CH0 - CH3) 중에서 어느 하나의 채널에 대해서는 테스트 패턴을 제공하여 실제 데이터 입/출력이 이루어지는 테스트를 수행하고, 나머지 채널들에 대해서는 미리 프로그래밍된 서로 다른 더미 테스트 패턴을 이용하여 실제 동작 환경과 유사한 더미 동작이 이루어지도록 한 것이며, 자세한 내용은 이후 도면들을 참조하여 설명하기로 한다.
도 2에 도시된 바와 같이, 반도체 칩(101) 즉, 제 1 채널(CH0)은 메모리 블록(200), 테스트 패턴 설정부(300) 및 스위칭부(500)를 포함할 수 있다.
메모리 블록(200)은 제 1 테스트 패턴 즉, 더미 테스트 패턴 또는 제 2 테스트 패턴 즉, 외부 테스트 패턴에 따른 동작 예를 들어, 리드, 라이트, 프리차지 등을 수행하도록 구성될 수 있다.
내부 명령신호(iCMD), 내부 어드레스 신호(iADD) 및 내부 칩 선택신호(iCS_0)가 외부 테스트 패턴 또는 더미 테스트 패턴으로서 메모리 블록(200)에 제공될 수 있다.
스위칭부(500)는 제 1 테스트 모드 신호(TM_PGM) 및 제 2 테스트 모드 신호(TM_PTN)에 따라 외부 테스트 패턴 또는 더미 테스트 패턴을 메모리 블록(200)에 제공하도록 구성될 수 있다.
스위칭부(500)는 제 1 내지 제 3 역다중화기(501 - 503) 및 제 1 내지 제 3 다중화기(601 - 603)를 포함할 수 있다.
제 1 내지 제 3 역다중화기(501 - 503)는 제 1 테스트 모드 신호(TM_PGM)에 따라 명령 신호(CMD), 어드레스 신호(ADD) 및 칩 선택 신호(CS_0)를 테스트 패턴 소스 신호 또는 외부 테스트 패턴으로서 출력할 수 있다.
제 1 내지 제 3 역다중화기(501 - 503)는 제 1 테스트 모드 신호(TM_PGM)가 예를 들어, 하이 레벨이면 명령 신호(CMD), 어드레스 신호(ADD) 및 칩 선택 신호(CS_0)를 테스트 패턴 소스 신호로서 테스트 패턴 설정부(300)에 제공할 수 있다.
제 1 내지 제 3 역다중화기(501 - 503)는 제 1 테스트 모드 신호(TM_PGM)가 로우 레벨이면 명령 신호(CMD), 어드레스 신호(ADD) 및 칩 선택 신호(CS_0)를 외부 테스트 패턴으로서 제 1 내지 제 3 다중화기(601 - 603)에 선택적으로 제공할 수 있다.
제 1 역다중화기(501)는 제 1 테스트 모드 신호(TM_PGM)가 하이 레벨이면 명령 신호(CMD)를 테스트 패턴 설정부(300)에 제공하고, 제 1 테스트 모드 신호(TM_PGM)가 로우 레벨이면 명령 신호(CMD)를 제 1 다중화기(601)에 제공할 수 있다.
제 2 역다중화기(502)는 제 1 테스트 모드 신호(TM_PGM)가 하이 레벨이면 어드레스 신호(ADD)를 테스트 패턴 설정부(300)에 제공하고, 제 1 테스트 모드 신호(TM_PGM)가 로우 레벨이면 어드레스 신호(ADD)를 제 2 다중화기(602)에 제공할 수 있다.
제 3 역다중화기(503)는 제 1 테스트 모드 신호(TM_PGM)가 하이 레벨이면 칩 선택 신호(CS_0)를 테스트 패턴 설정부(300)에 제공하고, 제 1 테스트 모드 신호(TM_PGM)가 로우 레벨이면 칩 선택 신호(CS_0)를 제 3 다중화기(603)에 제공할 수 있다.
제 1 내지 제 3 다중화기(601 - 603)는 제 2 테스트 모드 신호(TM_PTN)에 따라 더미 테스트 패턴 또는 외부 테스트 패턴을 내부 명령 신호(iCMD), 내부 어드레스 신호(iADD) 및 내부 칩 선택 신호(iCS_0)로서 메모리 블록(200)에 제공할 수 있다.
제 1 내지 제 3 다중화기(601 - 603)는 제 2 테스트 모드 신호(TM_PTN)가 예를 들어, 하이 레벨이면 더미 테스트 패턴을 메모리 블록(200)에 제공할 수 있다.
제 1 내지 제 3 다중화기(601 - 603)는 제 2 테스트 모드 신호(TM_PTN)가 로우 레벨이면 외부 테스트 패턴 즉, 제 1 내지 제 3 역다중화기(501 - 503)의 출력을 내부 명령 신호(iCMD), 내부 어드레스 신호(iADD) 및 내부 칩 선택 신호(iCS_0)로서 메모리 블록(200)에 제공할 수 있다.
테스트 패턴 설정부(300)는 테스트 패턴 소스 신호 즉, 제 1 내지 제 3 역다중화기(501 - 503)를 통해 제공된 명령 신호(CMD), 어드레스 신호(ADD) 및 칩 선택 신호(CS_0)를 그 내부에 저장하여 더미 테스트 패턴으로서 출력할 수 있다. 본 발명의 일 실시예에 의하면, 테스트 패턴 설정부(300)는 상기 테스트 패턴 소스 신호를 제 3 테스트 모드 신호(TM<0:n>)에 따라 가변되는 피드백 루프로 구성될 수 있다. 일례로, 테스트 패턴 설정부(300)는 제 1 내지 제 3 프로그래머블 파이프 래치(301 - 303)를 포함할 수 있다.
제 1 프로그래머블 파이프 래치(301)는 제 1 역다중화기(501)를 통해 제공된 명령 신호(CMD)를 제 3 테스트 모드 신호(TM<0:n>)에 따라 가변된 피드백 루프에 저장 및 출력할 수 있다.
제 2 프로그래머블 파이프 래치(302)는 제 2 역다중화기(502)를 통해 제공된 어드레스 신호(ADD)를 제 3 테스트 모드 신호(TM<0:n>)에 따라 가변된 피드백 루프에 저장 및 출력할 수 있다.
제 3 프로그래머블 파이프 래치(303)는 제 3 역다중화기(503)를 통해 제공된 칩 선택 신호(CS_0)를 제 3 테스트 모드 신호(TM<0:n>)에 따라 가변된 피드백 루프에 저장 및 출력할 수 있다.
제 1 내지 제 3 프로그래머블 파이프 래치(301 - 303)는 클럭 신호(CLK)에 동기되어 동작하며, 리셋 신호들(RST_b0 - RST_b3) 각각에 따라 내부 저장 값이 초기화될 수 있다.
제 1 내지 제 3 프로그래머블 파이프 래치(301 - 303)는 동일하게 구성될 수 있다.
도 3에 도시된 바와 같이, 제 1 프로그래머블 파이프 래치(301)는 복수의 플립플롭(311 - 315) 및 복수의 다중화기(411 - 414)를 포함할 수 있다.
복수의 플립플롭(311 - 315)은 클럭 신호(CLK)에 따라 입력 신호(D)를 다음단의 플립플롭으로 순차적으로 쉬프트시킬 수 있다.
복수의 플립플롭(311 - 315)은 리셋 신호(RST_b0)에 따라 출력 값이 초기화될 수 있다.
복수의 다중화기(411 - 414)는 제 3 테스트 모드 신호(TM<0:n>)의 신호 비트 각각에 따라 선택된 다중화기가 이전 플립플롭의 출력 또는 최종 플립플롭(315)의 출력을 피드백시킬 수 있다.
복수의 다중화기(411 - 414)는 제 3 테스트 모드 신호(TM<0:n>)에 따라 피드백 루프의 길이 즉, 더미 테스트 패턴에 포함되는 단위 패턴의 수를 가변시킬 수 있다.
결국, 제 3 테스트 모드 신호(TM<0:n>)의 값을 조정함으로써 도 1의 제 1 내지 제 4 채널(CH0 - CH3) 각각의 더미 테스트 패턴이 동일한 값을 가지도록 할 수 있고, 서로 다른 값을 갖도록 할 수도 있다.
예를 들어, 제 3 테스트 모드 신호(TM<0:n>)의 'n'이 6이고, 제 3 테스트 모드 신호(TM<0:n>) 중에서 TM<0>이 하이 레벨이며, TM<1:n>이 로우 레벨이라 가정하면, 제 1 프로그래머블 파이프 래치(301)는 7단 피드백 루프(편의상, Loop_7)를 구성하고, 7개의 단위 패턴이 반복되는 더미 테스트 패턴을 생성할 수 있다.
이하, 도 4 및 도 5를 참조하여 더미 테스트 패턴 프로그래밍 방법을 설명하기로 한다.
더미 테스트 패턴 프로그래밍은 도 1의 제 1 내지 제 4 채널(CH0 - CH3)에 대하여 동시 또는 선택적으로 수행될 수 있다.
칩 선택 신호들(CS_0 - CS_3)을 이용하여 제 1 내지 제 4 채널(CH0 - CH3) 중에서 하나, 일부 또는 모두를 선택할 수 있다.
예를 들어, 제 1 채널(CH0)에 대하여 더미 테스트 패턴을 프로그래밍하는 방법을 설명하면 다음과 같다.
먼저 칩 선택 신호(CS_0)를 활성화시켜 제 1 채널(CH0)을 선택할 수 있으며, 제 3 테스트 모드 신호(TM<0:n>) 중에서 TM<0>이 활성화된 것으로 가정한다.
도 4와 같이, 리셋 신호(RST_b0)에 의해 제 1 채널(CH0)의 더미 테스트 패턴 값이 초기화될 수 있다.
제 1 테스트 모드 신호(TM_PGM)가 하이 레벨로 설정된 상태에서 명령 신호 및 해당 어드레스 신호(ADD/CMD)가 테스트 패턴 소스 신호로서 NOP(No Operation), PCG(Precharge), NOP, RD(Read), NOP, WT(Write), ACT(Active) 순으로 입력될 수 있다.
이때 TM<0>이 활성화된 상태이므로 NOP, PCG, NOP, RD, NOP, WT 및 ACT가 도 3의 제 1 프로그래머블 파이프 래치(301)에 형성된 7단 피드백 루프(Loop_7)에 저장됨으로써 더미 테스트 패턴 프로그래밍이 완료될 수 있다.
이후, 제 2 테스트 모드 신호(TM_PTN)가 하이 레벨로 천이되면 7단 피드백 루프(Loop_7)에 저장된 더미 테스트 패턴 NOP, PCG, NOP, RD, NOP, WT 및 ACT가 내부 어드레스 신호 및 내부 명령 신호(iADD/iCMD)로서 반복적으로 도 2의 메모리 블록(200)에 제공될 수 있다.
따라서 제 1 채널(CH0)은 7개의 단위 패턴을 반복하는 더미 테스트 패턴 즉, NOP, PCG, NOP, RD, NOP, WT, ACT, NOP, …, ACT, …에 따른 더미 동작을 반복적으로 수행할 수 있다.
한편, 다른 예를 들어, 제 2 채널(CH1)에 대하여 제 1 채널(CH0)과 다른 더미 테스트 패턴을 프로그래밍하는 방법을 설명하면 다음과 같다.
먼저 칩 선택 신호(CS_1)를 활성화시켜 제 2 채널(CH1)을 선택할 수 있으며, 제 3 테스트 모드 신호(TM<0:n>) 중에서 TM<2>가 활성화된 것으로 가정한다.
도 5와 같이, 리셋 신호(RST_b1)에 의해 제 2 채널(CH1)의 더미 테스트 패턴 값이 초기화될 수 있다.
제 1 테스트 모드 신호(TM_PGM)가 하이 레벨로 설정된 상태에서 명령 신호 및 해당 어드레스 신호(ADD/CMD)가 테스트 패턴 소스 신호로서 제 1 채널(CH0)과 동일한 값 즉, NOP, PCG, NOP, RD, NOP, WT, ACT 순으로 입력될 수 있다.
이때 TM<2>가 활성화된 상태이므로 NOP, PCG, NOP, RD, NOP, WT 및 ACT 중에서 5개의 단위 패턴 즉, NOP, PCG, NOP, RD, NOP가 도 3의 제 1 프로그래머블 파이프 래치(301)에 형성된 5단 피드백 루프(Loop_5)에 저장됨으로써 더미 테스트 패턴 프로그래밍이 완료될 수 있다.
이후, 제 2 테스트 모드 신호(TM_PTN)가 하이 레벨로 천이되면 5단 피드백 루프(Loop_5)에 저장된 더미 테스트 패턴 NOP, PCG, NOP, RD, NOP가 내부 어드레스 신호 및 내부 명령 신호(iADD/iCMD)로서 반복적으로 도 2의 메모리 블록(200)에 제공될 수 있다.
따라서 제 2 채널(CH1)은 5개의 단위 패턴을 반복하는 더미 테스트 패턴 즉, NOP, PCG, NOP, RD, NOP, NOP, …, NOP, …에 따른 더미 동작을 반복적으로 수행할 수 있다.
이하, 도 6을 참조하여, 더미 테스트 패턴 프로그래밍이 완료된 이후 제 1 내지 제 4 채널(CH0 - CH3) 중에서 제 3 채널(CH2)에 대한 테스트를 수행하고, 나머지 채널들(CH0, CH1, CH3)에 대해서는 더미 동작을 수행하도록 하는 방법을 설명하기로 한다.
이때 제 1 채널(CH0) 및 제 2 채널(CH1)의 경우, 도 4 및 5를 참조하여 설명한 것과 동일한 더미 테스트 패턴 프로그래밍이 수행된 것으로 가정하고, 제 4 채널(CH3)의 더미 동작 타이밍의 도시는 생략하였다.
더미 테스트 패턴 프로그래밍이 완료된 상태이므로 제 1 내지 제 3 채널(CH0 - CH2)에 따른 제 1 테스트 모드 신호들(TM_PGM_CH0 - TM_PGM_CH2)는 모두 로우 레벨이다.
제 1 테스트 모드 신호들(TM_PGM_CH0 - TM_PGM_CH2)이 모두 로우 레벨로 설정된 상태에서 명령 신호 및 해당 어드레스 신호(ADD/CMD)가 외부 테스트 패턴으로서 NOP, NOP, PCG, NOP, RD, RD, RD, RD, NOP, ACT, NOP, PCG, NOP, WT, NOP, ACT 순으로 입력될 수 있다.
제 1 채널(CH0) 및 제 2 채널(CH1)은 더미 동작을 수행하므로 그에 해당하는 제 2 테스트 모드 신호들(TM_PTN_CH0, TM_PTN_CH1)이 하이 레벨로 설정된 반면, 제 3 채널(CH2)은 정상적인 테스트 동작을 수행하므로 그에 해당하는 제 2 테스트 모드 신호(TM_PTN_CH2)는 로우 레벨로 설정될 수 있다.
따라서 제 1 채널(CH0)은 도 4와 같이 프로그래밍된 더미 테스트 패턴 NOP, PCG, NOP, RD, NOP, WT, ACT, NOP, …, ACT, …에 따른 더미 동작을 반복적으로 수행하고, 이와 동시에 제 2 채널(CH1)은 도 5와 같이 제 1 채널(CH0)와 다른 더미 테스트 패턴 NOP, PCG, NOP, RD, NOP, NOP, …, NOP, …에 따른 더미 동작을 반복적으로 수행한다.
한편, 제 3 채널(CH2)은 제 2 테스트 모드 신호(TM_PTN_CH2)가 로우 레벨로 설정되어 있으므로 이미 프로그래밍된 더미 테스트 패턴을 사용하지 않고, 현재 입력되는 외부 테스트 패턴 NOP, NOP, PCG, NOP, RD, RD, RD, RD, NOP, ACT, NOP, PCG, NOP, WT, NOP, ACT에 따른 테스트 동작을 수행하고, 테스트 동작에 따른 실제 데이터 입/출력을 수행한다.
이때 제 3 채널(CH2)은 정상적인 테스트 동작을 수행하여, 더미 테스트 패턴이 필요 없으므로 제 3 테스트 모드 신호(TM<0:n>)을 모두 로우 레벨로 설정하여 테스트 패턴 설정부(300)의 제 1 내지 제 3 프로그래머블 파이프 래치(301 - 303)의 피드백 루프 동작을 차단하여 전류 소모가 발생하지 않도록 할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(100)은 복수의 채널 중에서 정상적인 테스트가 이루어지는 채널을 제외한 나머지 채널들에 대하여 서로 다른 더미 테스트 패턴을 이용하여 실제 동작환경과 유사한 더미 동작을 수행하도록 함으로써 테스트의 다양성 및 신뢰성을 높일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (4)

  1. 복수의 채널을 포함하며,
    상기 복수의 채널 중에서 어느 하나의 채널을 제외한 나머지 채널들은 제 1 테스트 패턴에 포함된 리드 동작 시 자신들의 데이터 입/출력단을 통해 데이터 출력이 이루어지지 않는 더미(Dummy) 테스트 동작을 수행하고,
    상기 어느 하나의 채널은 제 2 테스트 패턴에 포함된 리드 명령에 따라 자신의 데이터 입/출력단을 통해 데이터 출력이 이루어지는 테스트 동작을 수행하도록 구성되는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 더미 테스트 동작은 상기 어느 하나의 채널에 대한 테스트 동작이 수행되는 동안 수행되는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 나머지 채널들을 서로 다른 값을 갖는 상기 제 1 테스트 패턴에 따라 동작시키도록 구성되는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 복수의 채널 각각은
    상기 제 1 테스트 패턴 또는 상기 제 2 테스트 패턴에 따른 동작을 수행하도록 구성된 메모리 블록,
    제 1 테스트 모드 신호 및 제 2 테스트 모드 신호에 따라 상기 제 1 테스트 패턴 또는 상기 제 2 테스트 패턴을 상기 메모리 블록에 제공하도록 구성되는 스위칭부, 및
    제 3 테스트 모드 신호에 따라 피드백 루프의 단 수를 가변시키고, 상기 피드백 루프에 테스트 패턴 소스 신호를 저장하여 상기 제 1 테스트 패턴으로서 출력하도록 구성된 테스트 패턴 설정부를 포함하는 메모리 시스템.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180024961A (ko) * 2016-08-31 2018-03-08 에스케이하이닉스 주식회사 노광 마스크의 디스토션 제어방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010104719A (ko) * 1999-03-01 2001-11-26 이고르 와이. 칸드로스 단일 테스터 채널을 이용하여 다수의 디바이스의 테스트를병행하기 위한 분산형 인터페이스
KR20080089015A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 테스트 코드롬을 구비한 반도체 메모리 장치
KR20110052777A (ko) * 2009-11-13 2011-05-19 삼성전자주식회사 비오티 장치 및 이를 포함하는 테스트 시스템
KR20140001542A (ko) * 2012-06-27 2014-01-07 에스케이하이닉스 주식회사 반도체 장치의 빌트 인 셀프 테스트 장치
KR20140050975A (ko) * 2012-10-22 2014-04-30 삼성전자주식회사 메모리 셀을 리페어 하는 방법과 장치 및 이를 포함하는 메모리 시스템
KR20150021785A (ko) * 2013-08-21 2015-03-03 삼성전자주식회사 반도체 메모리 테스트 방법
KR20150097074A (ko) * 2014-02-18 2015-08-26 에스케이하이닉스 주식회사 테스트 회로 및 이를 포함하는 반도체 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891328B1 (ko) 2007-01-04 2009-03-31 삼성전자주식회사 병렬 타입 반도체 집적회로 테스트 시스템 및 병렬 타입반도체 집적회로 테스트 방법
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US8386867B2 (en) * 2009-07-02 2013-02-26 Silicon Image, Inc. Computer memory test structure
KR20140002914A (ko) * 2012-06-28 2014-01-09 에스케이하이닉스 주식회사 반도체 메모리 장치의 테스트 회로 및 이를 포함하는 반도체 메모리 시스템

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010104719A (ko) * 1999-03-01 2001-11-26 이고르 와이. 칸드로스 단일 테스터 채널을 이용하여 다수의 디바이스의 테스트를병행하기 위한 분산형 인터페이스
KR20080089015A (ko) * 2007-03-30 2008-10-06 주식회사 하이닉스반도체 테스트 코드롬을 구비한 반도체 메모리 장치
KR20110052777A (ko) * 2009-11-13 2011-05-19 삼성전자주식회사 비오티 장치 및 이를 포함하는 테스트 시스템
KR20140001542A (ko) * 2012-06-27 2014-01-07 에스케이하이닉스 주식회사 반도체 장치의 빌트 인 셀프 테스트 장치
KR20140050975A (ko) * 2012-10-22 2014-04-30 삼성전자주식회사 메모리 셀을 리페어 하는 방법과 장치 및 이를 포함하는 메모리 시스템
KR20150021785A (ko) * 2013-08-21 2015-03-03 삼성전자주식회사 반도체 메모리 테스트 방법
KR20150097074A (ko) * 2014-02-18 2015-08-26 에스케이하이닉스 주식회사 테스트 회로 및 이를 포함하는 반도체 장치

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