KR20150130605A - 반도체 메모리 장치 - Google Patents
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Abstract
복수개의 데이터 저장 영역, 상기 복수개의 데이터 저장 영역 각각에 서로 다른 복수개의 제어 신호를 전달하기 위한 제 1 인터페이스, 및 테스트 모드 신호에 응답하여 상기 복수개의 데이터 저장 영역 각각에 동일한 테스트 제어 신호를 전달하기 위한 타이밍을 제어하는 제 2 인터페이스를 포함한다.
Description
본 발명은 반도체집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 대용량화되면서, 반도체 다이를 적층하여 이용하는 기술이 개발되었다. 또한 적층된 반도체 다이 각각을 서로 독립적으로 동작하도록 구성함으로써, 반도체 메모리 장치의 응답 속도를 향상시켰다.
하지만, 이러한 반도체 메모리 장치를 테스트하기에는 어려움이 있다. 이유는 반도체 다이 각각을 테스트하는 것보다 적층된 이후 각 반도체 다이를 테스트하기에는 핀의 수가 제한적이기 때문이다. 따라서 복수개의 적층된 반도체 다이를 포함하는 반도체 메모리 장치는 노멀 동작과 동일하게 각 반도체 다이가 서로 다른 동작을 수행하는 테스트를 수행하는 것이 어렵다.
본 발명은 제한된 핀의 개수를 이용하여 각 반도체 다이를 특정 타이밍에 서로 다른 동작을 수행할 수 있도록 하는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 데이터 저장 영역, 상기 복수개의 데이터 저장 영역 각각에 서로 다른 복수개의 제어 신호를 전달하기 위한 제 1 인터페이스, 및 테스트 모드 신호에 응답하여 상기 복수개의 데이터 저장 영역 각각에 동일한 테스트 제어 신호를 전달하기 위한 타이밍을 제어하는 제 2 인터페이스를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 데이터 저장 영역, 상기 복수개의 데이터 저장 영역 각각에 동작 모드를 각각 설정하기 위한 노멀 신호 전달 패스, 및 테스트시 상기 복수개의 데이터 저장 영역이 모두 동일한 동작 패턴으로 동작하되, 상기 복수개의 데이터 저장 영역이 동시에 서로 다른 동작 모드로 동작하도록 제어하는 테스트 신호 전달 패스를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 적층된 복수개의 반도체 다이를 포함하며, 상기 적층된 복수개의 반도체 다이 중 하나는 컨트롤러로부터 각 반도체 다이의 동작 모드를 설정하기 위한 제어 신호를 입력 받는 제 1 인터페이스, 및 외부 테스트 장비로부터 상기 적층된 복수개의 반도체 다이의 동작 모드를 설정하기 위한 테스트 제어 신호를 지연시켜 지연량이 다른 상기 테스트 제어 신호를 상기 적층된 복수개의 반도체 다이 각각에 전달하는 제 2 인터페이스를 포함한다.
본 발명에 따른 반도체 메모리 장치는 복수개의 적층된 반도체 다이를 특정 타이밍에 서로 다른 동작을 수행하게 함으로써, 테스트시 실제 노멀 동작과 동일한 동작을 수행할 수 있다.
도 1는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2은 도 1의 지연 제어부의 실시예에 따른 구성도,
도 3는 도 1의 지연 제어부의 실시예에 따른 구성도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2은 도 1의 지연 제어부의 실시예에 따른 구성도,
도 3는 도 1의 지연 제어부의 실시예에 따른 구성도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 제 1 인터페이스(111), 제 2 인터페이스(112), 및 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)을 포함한다. 이때, 상기 제 1 및 제 2 인터페이스(111, 112)는 반도체 메모리 장치에서 신호를 송수신하는 모든 내부 회로를 포함할 수도 있다. 이하 설명에서 상기 제 1 및 제 2 인터페이스(111, 112)는 모두 내부 회로로 대체될 수 있다.
상기 제 1 인터페이스(111)는 제 1 내지 제 3 제어 신호(CH1_infi, CH2_infi, CH3_infi) 각각을 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)에 전달한다. 예를 들어, 상기 제 1 인터페이스(111)는 컨트롤러(도 5에 도시, 300)와 연결되어, 컨트롤러(300)로부터 입력된 제 1 내지 제3 외부 제어 신호(CH1_infe, CH2_infe, CH3_infe)를 입력 받아 상기 제 1 내지 제 3 제어 신호(CH1_infi, CH2_infi, CH3_infi)로서 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)에 출력한다. 상기 제 1 내지 제 3 제어 신호(CH1_infi, CH2_infi, CH3_infi) 각각은 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)의 동작을 설정하기 위한 신호(클럭, 어드레스, 및 커맨드등)일 수 있다.
상기 제 2 인터페이스(112)는 외부 테스트 장비(미도시)와 연결되어, 외부 테스트 장비로부터 테스트 제어 신호(DA_infe)를 입력 받아 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140) 각각에 입력 타이밍만 다르고, 동일한 테스트 제어 신호(DA_infe)를 전달한다. 이때, 상기 제 1 데이터 저장 영역(120)에 전달되는 상기 테스트 제어 신호(DA_infe)를 제 1 지연 테스트 제어 신호(DA_infd1)라고 하고, 상기 제 2 데이터 저장 영역(130)에 전달되는 상기 테스트 제어 신호(DA_infe)를 제 2 지연 테스트 제어 신호(DA_infd2)라고 하며, 상기 제 3 데이터 저장 영역(140)에 전달되는 상기 테스트 제어 신호(DA_infe)를 제 3 지연 테스트 제어 신호(DA_infd3)라고 한다. 상기 제 1 내지 제 3 지연 테스트 제어 신호(DA_infd1, DA_infd2, DA_infd3)는 상기 테스트 제어 신호(DA_infe)를 지연시킨 신호이다. 더욱 상세하게는 상기 제 2 인터페이스(112)는 지연 제어부(113)를 포함하고, 상기 지연 제어부(113)는 테스트 모드 신호(Test)에 응답하여 상기 테스트 제어 신호(DA_infe)를 지연시켜, 서로 다른 지연 시간으로 지연된 상기 제 1 내지 제 3 지연 테스트 제어 신호(DA_infd1, DA_infd2, DA_infd3)로서 출력할 수 있다. 또한 상기 제 2 인터페이스(112)는 상기 제 1 내지 제 3 데이터 저장 영역(120~140)에 공통으로 연결된 테스트 데이터 라인(DA_DQ_line)을 이용하여 데이터를 송수신할 수 있다.
상기 제 1 데이터 저장 영역(120)은 상기 제 1제어 신호(CH1_infi), 및 상기 제 1 지연 테스트 제어 신호(DA_infd1)에 응답하여 동작한다. 예를 들어, 상기 제 1 데이터 저장 영역(120)은 상기 제 1 제어 신호(CH1_infi), 및 상기 제 1 지연 테스트 제어 신호(DA_infd1) 각각에 응답하여 액티브, 라이트, 프리차지, 리드, 및 리프레쉬등의 동작을 수행할 수 있다.
상기 제 2 데이터 저장 영역(130)은 상기 제 2 제어 신호(CH2_infi) 및 상기 제 2 지연 테스트 제어 신호(DA_infd2)에 응답하여 동작한다. 예를 들어, 상기 제 2 데이터 저장 영역(130)은 상기 제 2 제어 신호(CH2_infi) 및 상기 제 2 지연 테스트 제어 신호(DA_infd2) 각각에 응답하여 액티브, 라이트, 프리차지, 리드 및 리프레쉬등의 동작을 수행할 수 있다.
상기 제 3 데이터 저장 영역(140)은 상기 제 3 제어 신호(CH3_infi) 및 상기 제 3 지연 테스트 제어 신호(DA_infd3)에 응답하여 동작한다. 예를 들어, 상기 제 3 데이터 저장 영역(130)은 상기 제 3 제어 신호(CH3_infi) 및 상기 제 3 지연 테스트 제어 신호(DA_infd3) 각각에 응답하여 액티브, 라이트, 프리차지, 리드 및 리프레쉬등의 동작을 수행할 수 있다. 이때, 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)는 서로 다른 동작을 수행할 수 있는 다른 채널로 구성될 수 있다.
상기 지연 제어부(113)는 도 2에 도시된 바와 같이, 지연 체인(113-1), 및 선택부(113-2)를 포함할 수 있다.
상기 지연 체인(113-1)은 직렬로 연결된 제 1 내지 제 4 지연부(113-1-1, 113-1-2, 113-1-3, 113-1-4)를 포함한다. 상기 제 1 지연부(113-1-1)는 상기 테스트 제어 신호(DA_infe)를 입력 받아 지연시켜 제 1 지연 신호(D1)로서 출력한다. 상기 제 2 지연부(113-1-2)는 상기 제 1 지연 신호(D1)를 입력 받아 지연시켜 제 2 지연 신호(D2)로서 출력한다. 상기 제 3 지연부(113-1-3)는 상기 제 2 지연 신호(D2)를 입력 받아 지연시켜 제 3 지연 신호(D3)로서 출력한다. 상기 제 4 지연부(113-1-4)는 상기 제 3 지연 신호(D3)를 입력 받아 지연시켜 제4지연 신호(D4)로서 출력한다. 상기 제 1 내지 제 4 지연부(113-1-1, 113-1-2, 113-1-3, 113-1-4) 각각은 클럭에 응답하여 입력 신호를 지연시키는 동기식 지연부, 예를 들어 플립플롭을 포함할 수 있고, 클럭에 응답하지 않고 입력 신호를 지연시키는 직렬로 연결된 복수개의 인버터, 또는 RC 지연 회로일 수 있다.
상기 선택부(113-2)는 상기 테스트 모드 신호(Test)에 응답하여 상기 제 1 내지 제 4 지연부(113-1-1, 113-1-2, 113-1-3, 113-1-4)의 각 출력(D1, D2, D3, D4)을 선택하여 상기 제 1 내지 제3 데이터 저장 영역(120, 130, 140)에 각각 출력한다.
상기 선택부(113-2)는 제 1 및 제 2 스위칭부(113-2-1, 113-2-2)를 포함한다.
상기 제 1 스위칭부(113-2-1)는 상기 테스트 모드 신호(Test)에 응답하여 상기 테스트 제어 신호(DA_infe), 상기 제 1 지연 신호(D1), 및 상기 제 2 지연 신호(D2) 각각을 상기 제 1 지연 테스트 제어 신호(DA_infd1), 상기 제 2 지연 테스트 제어 신호(DA_infd2), 및 상기 제 3 지연 테스트 제어 신호(DA_infd3)로서 출력한다. 예를 들어, 상기 제 1 스위칭부(113-2-1)는 상기 테스트 모드 신호(Test)가 인에이블되면 상기 테스트 제어 신호(DA_infe)를 상기 제 1 지연 테스트 제어 신호(DA_infd1)로서 출력하고, 상기 제 1 지연 신호(D1)를 상기 제 2 지연 테스트 제어 신호(DA_infd2)로서 출력하며, 상기 제 2 지연 신호(D2)를 상기 제 3 지연 테스트 제어 신호(DA_infd3)로서 출력한다.
상기 제 2 스위칭부(113-2-2)는 상기 테스트 모드 신호(Test)에 응답하여 상기 테스트 제어 신호(DA_infe), 상기 제 2 지연 신호(D2), 및 상기 제 4 지연 신호(D4) 각각을 상기 제 1 지연 테스트 제어 신호(DA_infd1), 상기 제 2 지연 테스트 제어 신호(DA_infd2), 및 상기 제 3 지연 테스트 제어 신호(DA_infd3)로서 출력한다. 예를 들어, 상기 제 2 스위칭부(113-2-2)는 상기 테스트 모드 신호(Test)가 디스에이블되면 상기 테스트 제어 신호(DA_infe)를 상기 제 1 지연 테스트 제어 신호(DA_infd1)로서 출력하고, 상기 제 2 지연 신호(D2)를 상기 제 2 지연 테스트 제어 신호(DA_infd2)로서 출력하며, 상기 제 4 지연 신호(D4)를 상기 제 3 지연 테스트 제어 신호(DA_infd3)로서 출력한다.
상기 지연 제어부(113)는 도 3과 같이도 구성될 수 있다. 상기 지연 제어부(113)는 제 1 내지 제 3 선택 출력부(114, 115, 116)를 포함할 수 있다.
상기 제 1 선택 출력부(114)는 제 1 지연 체인(114-1), 및 제 1 선택부(114-2)를 포함한다. 상기 제 1 지연 체인(114-1)는 직렬로 연결된 제 1 내지 제 4 지연부(114-1-1, 114-1-2, 114-1-3, 114-1-4)를 포함한다. 상기 제 1 지연부(114-1-1)는 상기 테스트 제어 신호(DA_infe)를 입력 받아 지연시킨다. 상기 제 2 지연부(114-1-2)는 상기 제 1 지연부(114-1-1)의 출력을 입력 받아 지연시킨다. 상기 제 3 지연부(114-1-3)는 상기 제 2 지연부(114-1-2)의 출력을 입력 받아 지연시킨다. 상기 제 4 지연부(114-1-4)는 상기 제 3 지연부(114-1-3)의 출력을 입력 받아 지연시킨다. 상기 제 1 선택부(114-2)는 제 1 테스트 모드 신호(Test1)에 응답하여 상기 제 1 내지 제 4 지연부(114-1-1, 114-1-2, 114-1-3, 114-1-4)의 출력들 중 하나를 상기 제 1 지연 테스트 제어 신호(DA_infd1)로서 출력한다.
상기 제 2 출력 선택부(115)는 제 2 지연 체인(115-1), 및 제 2 선택부(115-2)를 포함한다. 상기 제 2 지연 체인(115-1)는 직렬로 연결된 제 5 내지 제 8 지연부(115-1-1, 115-1-2, 115-1-3, 115-1-4)를 포함한다. 상기 제 5 지연부(115-1-1)는 상기 테스트 제어 신호(DA_infe)를 입력 받아 지연시킨다. 상기 제 6 지연부(115-1-2)는 상기 제 5 지연부(115-1-1)의 출력을 입력 받아 지연시킨다. 상기 제 7 지연부(115-1-3)는 상기 제 6 지연부(115-1-2)의 출력을 입력 받아 지연시킨다. 상기 제 8 지연부(115-1-4)는 상기 제 7 지연부(115-1-3)의 출력을 입력 받아 지연시킨다. 상기 제 2 선택부(115-2)는 제 2 테스트 모드 신호(Test2)에 응답하여 상기 제 5 내지 제 8 지연부(115-1-1, 115-1-2, 115-1-3, 115-1-4)의 출력들 중 하나를 상기 제 2 지연 테스트 제어 신호(DA_infd2)로서 출력한다.
상기 제 3 출력 선택부(116)는 제 3 지연 체인(116-1), 및 제 3 선택부(116-2)를 포함한다. 상기 제 3 지연 체인(116-1)는 직렬로 연결된 제 9 내지 제 12 지연부(116-1-1, 116-1-2, 116-1-3, 116-1-4)를 포함한다. 상기 제 9 지연부(116-1-1)는 상기 테스트 제어 신호(DA_infe)를 입력 받아 지연시킨다. 상기 제 10 지연부(116-1-2)는 상기 제 9 지연부(116-1-1)의 출력을 입력 받아 지연시킨다. 상기 제 11 지연부(116-1-3)는 상기 제 10 지연부(116-1-2)의 출력을 입력 받아 지연시킨다. 상기 제 12 지연부(116-1-4)는 상기 제 11 지연부(116-1-3)의 출력을 입력 받아 지연시킨다. 상기 제 3 선택부(116-2)는 제 3 테스트 모드 신호(Test3)에 응답하여 상기 제 9 내지 제 12 지연부(116-1-1, 116-1-2, 116-1-3, 116-1-4)의 출력들 중 하나를 상기 제 3 지연 테스트 제어 신호(DA_infd3)로서 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
제 1 인터페이스(111)를 통해 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)을 제어하는 동작을 설명한다. 이때, 상기 제 1 인터페이스(111)를 통해 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)을 제어하는 신호 전달 패스를 노멀 신호 전달 패스라고 한다.
외부로부터 입력되는 제 1 내지 제 3 외부 제어 신호(CH1_infe, CH2_infe, CH3_infe)가 상기 제 1 인터페이스(111)를 통하여 제 1 내지 제 3 제어 신호(CH1_infi, CH2_infi, CH3_infi)로서 출력된다.
제 1 데이터 저장 영역(120)은 상기 제 1 제어 신호(CH1_infi)에 응답하여 액티브, 라이트, 프리차지, 리드, 및 리프레쉬 등의 데이터 저장, 데이터 출력, 데이터 입력, 및 데이터 유지에 관련한 동작을 수행할 수 있다.
제 2 데이터 저장 영역(130)은 상기 제 2 제어 신호(CH2_infi)에 응답하여 액티브, 라이트, 프리차지, 리드, 및 리프레쉬 등의 데이터 저장, 데이터 출력, 데이터 입력, 및 데이터 유지에 관련한 동작을 수행할 수 있다.
제 3 데이터 저장 영역(140)은 상기 제 3 제어 신호(CH3_infi)에 응답하여 액티브, 라이트, 프리차지, 리드, 및 리프레쉬 등의 데이터 저장, 데이터 출력, 데이터 입력, 및 데이터 유지에 관련한 동작을 수행할 수 있다.
제 2 인터페이스(112)를 통해 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)을 제어하는 동작을 설명한다. 이때, 상기 제 2 인터페이스(112)를 통해 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)을 제어하는 신호 전달 패스를 테스트 신호 전달 패스라고 한다.
테스트 제어 신호(DA_infe)가 외부로부터 상기 제 2 인터페이스(112)에 입력되어 제 1 내지 제 3 지연 테스트 제어 신호(DA_infd1, DA_infd2, DA_infd3)로서 출력된다. 이때, 상기 제 2 인터페이스(112)는 테스트 모드 신호(Test)에 응답하여 상기 테스트 제어 신호(DA_infe)의 지연 시간을 결정하고, 결정된 지연 시간에 따라 지연시켜 상기 제1 내지 제 3 지연 테스트 제어 신호(DA_infd1, DA_infd2, DA_infd3)로서 출력한다. 상기 제 1 내지 제 3 지연 테스트 제어 신호(DA_infd1, DA_infd2, DA_infd3)는 모두 상기 테스트 제어 신호(DA_infe)를 지연시킨 신호로서, 지연 시간이 서로 다를 수도 있고 동일할 수 도 있다.
도 2 및 도 3을 참조하여, 상기 테스트 모드 신호(Test)에 응답하여 상기 테스트 제어 신호(DA_infe)를 지연시켜 상기 제1 내지 제 3 지연 테스트 제어 신호(DA_infd1, DA_infd2, DA_infd3)를 생성하는 과정을 설명한다.
도 2를 참조하면, 상기 테스트 제어 신호(DA_infe)가 지연 체인(113-1)에 입력된다. 상기 지연 체인(113-1)은 직렬로 연결된 제 1 내지 제 4 지연부(113-1-1, 113-1-2, 113-1-3, 113-1-4)를 포함한다. 제 1 스위칭부(113-2-1)는 테스트 모드 신호(Test)가 인에이블되면 상기 테스트 제어 신호(DA_infe)를 제 1 지연 테스트 제어 신호(DA_infd1)로서 출력하고, 상기 제 1 지연부(113-1-1)의 출력을 제 2 지연 테스트 제어 신호(DA_infd2)로서 출력하며, 상기 제 2 지연부(113-1-2)의 출력을 제 3 지연 테스트 제어 신호(DA_infd3)로서 출력한다. 제 2 스위칭부(113-2-2)는 상기 테스트 모드 신호(Test)가 디스에이블되면 상기 테스트 제어 신호(DA_infe)를 상기 제 1 지연 테스트 제어 신호(DA_infd1)로서 출력하고, 상기 제 2 지연부(113-1-2)의 출력을 상기 제 2 지연 테스트 제어 신호(DA_infd2)로서 출력하며, 상기 제 4 지연부(113-1-4)의 출력을 상기 제 3 지연 테스트 제어 신호(DA_infd3)로서 출력한다.
즉, 도2에 도시된 상기 제 2 인터페이스(112)가 포함하는 지연 제어부(113)는 상기 테스트 모드 신호(Test)에 따라 상기 제 1 내지 제 3 지연 테스트 제어 신호(DA_infd1, DA_infd2, DA_infd3) 각각이 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)에 입력되는 타이밍이 1개의 지연부에 의한 지연 시간만큼 차이가 날 수 있고, 2개의 지연부에 의한 지연 시간만큼 차이가 날 수 있다.
도 3을 참조하면, 테스트 제어 신호(DA_infe)가 제 1 내지 제 3 지연 체인(114-1, 115-1, 116-1)에 입력된다. 상기 제 1 내니 제 3 지연 체인(114-1, 115-1, 116-1) 각각은 4개의 지연부(114-1-1~114-1-4, 115-1-1~115-1-4, 116-1-1~116-1-4)를 포함한다. 제 1 선택부(114-2)는 제 1 테스트 모드 신호(Test1)에 응답하여 상기 제 1 지연 체인(114-1)이 포함하는 4개의 지연부(114-1-1~114-1-4)의 각 출력과 상기 테스트 제어 신호(DA_infe) 중 하나를 선택하고, 선택된 신호를 제 1 지연 테스트 제어 신호(DA_infd1)로서 출력한다. 제 2 선택부(115-2)는 제 2 테스트 모드 신호(Test2)에 응답하여 상기 제 2 지연 체인(115-1)이 포함하는 4개의 지연부(115-1-1~115-1-4)의 각 출력과 상기 테스트 제어 신호(DA_infe) 중 하나를 선택하고, 선택된 신호를 제 2 지연 테스트 제어 신호(DA_infd2)로서 출력한다. 상기 제 3 선택부(116-2)는 제 3 테스트 모드 신호(Test3)에 응답하여 상기 제 3 지연 체인(116-1)이 포함하는 4개의 지연부(116-1-1~116-1-4)의 각 출력과 상기 테스트 제어 신호(DA_infe) 중 하나를 선택하고, 선택된 신호를 제 3 지연 테스트 제어 신호(DA_infd3)로서 출력한다.
즉, 도 3에 도시된 제 2 인터페이스(112)가 포함하는 지연 제어부(113)는 상기 제 1 내지 제 3 테스트 모드 신호(Test1, Test2, Test3) 각각에 응답하여 상기 테스트 제어 신호(DA_infe)의 지연 시간을 각각 결정할 수 있고, 각 결정된 지연 시간으로 상기 테스트 제어 신호(DA_infe)를 지연시켜 상기 제 1 내지 제 3 지연 테스트 제어 신호(DA_infd1, DA_infd2, DA_infd3)를 출력할 수 있다. 다시 설명하면, 상기 제 1 내지 제 3 지연 테스트 제어 신호(DA_infd1, DA_infd2, DA_infd3) 각각이 지연된 지연 시간이 서로 다를 수도 있고 서로 동일할 수가 있다. 그러므로 상기 제 1 내지 제 3 지연 테스트 제어 신호(DA_infd1, DA_infd2, DA_infd3) 각각이 해당하는 데이터 저장 영역에 입력되는 타이밍은 서로 다를 수도 있고, 동일할 수도 있다.
이와 같이, 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)의 동작을 제어하는 상기 테스트 제어 신호(DA_infe)가 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)에 입력되는 타이밍을 제어하면, 도 4에 도시된 바와 같이 동일한 타이밍(t1)에 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)이 서로 다른 동작을 수행하게 할 수 있다. 또한 상기 제 1 내지 제 3 데이터 저장 영역(120, 130, 140)이 모두 동일한 동작을 수행하게 할 수도 있다.
도 4에 도시된 바와 같이, 상기 테스트 제어 신호(DA_infe)가 각 데이터 저장 영역(120, 130, 140)을 액티브(Active) 동작 모드, 라이트(Write) 동작 모드, 프리차지(Precharge) 동작 모드, 리드(Read) 동작 모드, 프리차지(Precharge) 동작 모드, 및 리프레쉬(Refresh) 동작 모드의 순서로 동작하도록 동작 패턴이 입력된다고 가정한다.
도 4의 A)를 참조하면, 상기 제 1 내지 제 3 데이터 저장 영역 각각은 액티브, 라이트, 프리차지, 리드, 프리차지, 및 리프레쉬 동작 모드의 순서대로 동일한 동작 패턴으로 동작하지만, 제 2 데이터 저장 영역은 제 1 데이터 저장 영역보다 늦게 동작하고, 제 3 데이터 저장 영역은 제 2 데이터 저장 영역보다 늦게 동작한다. 이때, 어느 한 시점(t1)에서 살펴보면, 제 1 데이터 저장 영역이 리드 동작 모드를 수행할 때 상기 제 2 데이터 저장 영역은 프리차지 동작 모드를 수행하고, 제 3 데이터 저장 영역은 라이트 동작 모드를 수행한다. 즉, 3개의 데이터 저장 영역이 서로 다른 동작 모드를 수행한다. 또한 상기 제 1 내지 제 3 데이터 저장 영역 각각은 리드 동작의 타이밍이 서로 달라 도 1과 같이 공통으로 이용되는 테스트 데이터 라인(DA_DQ_line)를 통해 3개의 데이터 저장 영역의 리드 결과를 순차적으로 얻을 수 있다.
도 4의 B)를 참조하면, 테스트 제어 신호(DA_infe)가 지연되지 않고 상기 제1 내지 제 3 데이터 저장 영역에 입력되어, 상기 제 1 내지 제 3 데이터 저장 영역은 동일한 타이밍(t1)에 동일한 동작 모드를 수행한다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 동일한 동작 패턴(예를 들어, 액티브, 라이트, 프리차지, 리드, 프리차지, 및 리프레쉬 동작 모드 순서로 동작)으로 각 데이터 저장 영역이 서로 다른 타이밍에 동작하게 함으로써, 특정 시점에서는 각 데이터 저장 영역이 서로 다른 동작 모드를 수행하게 할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 것으로, 적층된 복수개의 반도체 다이에 관한 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 적층된 제 1 내지 제4 반도체 다이(110, 120, 130, 140)를 포함한다.
상기 제 1 반도체 다이(110)는 인터포저(interposer, 200)에 접속될 수 있다.
상기 제 2 반도체 다이(120)는 상기 제 1 반도체 다이(120)에 적층될 수 있다.
상기 제 3 반도체 다이(130)는 상기 제 2 반도체 다이(120)에 적층될 수 있다.
상기 제 4 반도체 다이(140)는 상기 제 3 반도체 다이(130)에 적층될 수 있다. 이때, 상기 제 1 내지 제 4 반도체 다이(110, 120, 130, 140)는 데이터를 저장하도록 구성될 수 있고, 상기 제 1 내지 제 4 반도체 다이(110, 120, 130, 140) 중 제 2 내지 제 4 반도체 다이(120, 130, 140)만이 데이터를 저장하도록 구성될 수 있다. 또한 상기 제 1 내지 제 4 반도체 다이(110,120, 130, 140)는 서로 전기적으로 연결된다.
상기 제 1 내지 제 4 반도체 다이(110, 120, 130, 140) 중 어느 한 반도체 다이 예를 들어, 상기 제1 반도체 다이(110)는 상기 인터포저(200)를 통해 컨트롤러(300)와 전기적으로 연결된 제 1 인터페이스(111)를 포함할 수 있다. 또한 상기 제 1 반도체 다이(110)는 상기 인터포저(200)를 통해 외부 장비(예를 들어, 외부 테스트 장비)와 전기적으로 연결된 제 2 인터페이스(112)를 포함할 수 있다. 이때, 상기 제 2 인터페이스(112)는 도 2 또는 도 3에 도시된 지연 제어부(113)를 포함할 수 있다.
노멀 동작시 상기 인터포저(200), 및 상기 제 1 인터페이스(111)를 통해 컨트롤러(300)로부터 전달되는 제어 신호들에 응답하여 상기 제 1 내지 제 4 반도체 다이(110, 120, 130, 140) 각각이 동작 모드를 결정한다.
테스트 동작시 상기 인터포저(200), 및 상기 제 2 인터페이스(112)를 통해 외부 장비로부터 전달되는 테스트 제어 신호를 지연시켜 상기 제 1 내지 제 4 반도체 다이(110, 120, 130, 140)에 전달되고, 각 반도체 다이(110, 120, 130, 140)는 입력된 상기 테스트 제어 신호에 따라 동작 모드를 결정한다.
상기 제 2 인터페이스(112)는 도 2 또는 도 3에 도시된 바와 같이, 테스트 모드 신호(Test 또는 Test1, Test2, Test3)에 응답하여 상기 제 1 내지 제 4 반도체 다이(110, 120, 130, 140)에 전달되는 테스트 제어 신호(DA_infe)의 입력 타이밍을 결정한다. 즉, 상기 제 2 인터페이스(1120)에 포함된 상기 지연 제어부(113)는 상기 테스트 모드 신호(Test, 또는 Test1, Test2, Test3)에 응답하여 각 반도체 다이(110, 120, 130, 140)에 입력되는 테스트 제어 신호(DA_infe)의 지연 시간을 결정한다.
예를 들어, 도4와 같이 상기 테스트 제어 신호(DA_infe)가 각 반도체 다이(110, 120, 130, 140)를 액티브 동작 모드, 라이트 동작 모드, 프리차지 동작 모드, 리드 동작 모드, 프리차지 동작 모드, 리프레쉬 동작 모드의 순서대로 동작하라는 동작 패턴이라 가정한다.
상기 제 1 반도체 다이(110, 제 1 데이터 저장 영역에 대응)는 상기 테스트 제어 신호(DA_infe)와 동일한 타이밍으로 동작한다.
상기 제 2 반도체 다이(120, 제 2 데이터 저장 영역에 대응)는 상기 제 1 반도체 다이(110)보다 늦은 타이밍으로 동작한다.
상기 제 3 반도체 다이(130, 제 3 데이터 저장 영역에 대응)는 상기 제 2 반도체 다이(120)보다 늦은 타이밍으로 동작한다.
상기 제 4 반도체 다이(140, 도 4에 미도시)는 상기 제 3 반도체 다이(130)보다 늦은 타이밍으로 동작하게 할 수 있다.
이때, 특정시점(t1)에서 상기 제 1 내지 제 4 반도체 다이(110, 120, 130, 140)는 서로 다른 동작 모드로 동작할 수 있다.
이와 같이, 도 1 내지 도 3에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치는 도 5에 도시된 바와 같은 반도체 다이가 적층된 형태의 반도체 메모리 장치에도 적용 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (16)
- 복수개의 데이터 저장 영역;
상기 복수개의 데이터 저장 영역 각각에 서로 다른 복수개의 제어 신호를 전달하기 위한 제 1 내부 회로; 및
테스트 모드 신호에 응답하여 상기 복수개의 데이터 저장 영역 각각에 입력되는 동일한 테스트 제어 신호의 타이밍을 제어하여 전달하기 위한 제 2 내부 회로를 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 내부 회로는
반도체 메모리 장치를 제어하는 컨트롤러와 연결되어 상기 복수개의 제어 신호를 상기 컨트롤러로부터 전달받는 제 1 인터페이스를 포함하고,
상기 제 2 내부 회로는
외부 테스트 장비와 연결되어 상기 테스트 제어 신호를 상기 외부 테스트 장비로부터 전달받는 제 2 인터페이스를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 2 내부 회로는
상기 테스트 모드 신호에 응답하여 상기 복수개의 데이터 저장 영역 각각에 입력되는 상기 테스트 제어 신호의 타이밍을 제어 하는 지연 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 지연 제어부는
상기 테스트 모드 신호에 응답하여 상기 복수개의 데이터 저장 영역 각각에 상기 테스트 제어 신호를 서로 다른 타이밍에 전달하는 것을 특징으로 하는 반도체 메모리 장치. - 제 4 항에 있어서,
상기 지연 제어부는
복수개의 지연부가 직렬로 연결된 지연 체인, 및
상기 테스트 모드 신호에 응답하여 상기 복수개의 지연부의 각 출력을 선택하여 상기 복수개의 데이터 저장 영역에 각각 출력하는 선택부를 포함하며,
상기 지연 체인은 상기 테스트 제어 신호를 입력 받는 것을 특징으로 하는 반도체 메모리 장치. - 제 5 항에 있어서,
상기 지연부는
클럭에 응답하여 동작하는 동기 지연부, 및 상기 클럭에 응답하지 않는 비동기 지연부 중 하나를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 지연 제어부는
복수개의 지연부가 직렬로 연결된 복수개의 지연 체인, 및
상기 테스트 모드 신호에 응답하여 상기 복수개의 지연 체인 각각이 포함하는 복수개의 지연부의 출력들 중 하나를 출력하는 복수개의 선택부를 포함하며,
상기 복수개의 지연 체인은 상기 테스트 제어 신호를 입력 받는 것을 특징으로 하는 반도체 메모리 장치. - 복수개의 데이터 저장 영역;
상기 복수개의 데이터 저장 영역 각각에 동작 모드를 각각 설정하기 위한 노멀 신호 전달 패스; 및
테스트시 상기 복수개의 데이터 저장 영역이 모두 동일한 동작 패턴으로 동작하되, 상기 복수개의 데이터 저장 영역이 동시에 서로 다른 동작 모드로 동작하도록 제어하는 테스트 신호 전달 패스를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 노멀 신호 전달 패스는
상기 복수개의 데이터 저장 영역 각각에 동작 모드를 각각 설정하기 위한 복수개의 제어 신호를 컨트롤러로부터 입력 받아 전달하는 것을 특징으로 하는 반도체 메모리 장치. - 제 8 항에 있어서,
상기 테스트 신호 전달 패스는
외부 테스트 장비로부터 상기 복수개의 데이터 저장 영역의 동작 모드를 설정하기 위한 테스트 제어 신호를 입력 받아 상기 테스트 제어 신호를 지연시켜 상기 복수개의 데이터 저장 영역 각각에 서로 다른 지연 값으로 지연된 상기 테스트 제어 신호를 전달하는 것을 특징으로 하는 반도체 메모리 장치. - 제 10 항에 있어서,
상기 테스트 신호 전달 패스는
테스트 모드 신호에 응답하여 상기 테스트 제어 신호의 지연량을 결정하는 것을 특징으로 하는 반도체 메모리 장치. - 제 11 항에 있어서,
상기 테스트 신호 전달 패스는
직렬로 연결된 복수개의 지연부, 및
상기 테스트 모드 신호에 응답하여 상기 복수개의 지연부 중 하나의 출력 신호를 상기 복수개의 데이터 저장 영역 하나에 전달하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 적층된 복수개의 반도체 다이를 포함하며,
상기 적층된 복수개의 반도체 다이 중 하나는
노멀 동작시 컨트롤러로부터 상기 적층된 복수개의 반도체 다이 각각의 동작 모드를 설정하기 위한 제 1 인터페이스, 및
테스트 동작시 외부 테스트 장비로부터 입력되는 테스트 제어 신호를 지연시켜 지연량이 다른 상기 테스트 제어 신호를 상기 적층된 복수개의 반도체 다이 각각에 전달하는 제 2 인터페이스를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 2 인터페이스는
테스트 모드 신호에 응답하여 상기 테스트 제어 신호의 지연량을 결정하여 상기 적층된 복수개의 반도체 다이 각각에 서로 다른 지연량으로 지연된 상기 테스트 제어 신호를 전달하는 지연 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 14 항에 있어서,
상기 지연 제어부는
상기 테스트 제어 신호를 입력 받아 지연시키는 직렬로 연결된 복수개의 지연부를 포함하는 지연 체인, 및
상기 테스트 모드 신호에 응답하여 상기 직렬로 연결된 복수개의 지연부의 출력 신호들 선택하여 상기 적층된 복수개의 반도체 다이 각각에 출력하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 적층된 반도체 다이는
서로 다른 채널로 동작하는 것을 특징으로 하는 반도체 메모리 장치.
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2014
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