KR101190683B1 - 반도체 장치, 그의 신호 지연 방법, 적층 반도체 메모리 장치 및 그의 신호 생성 방법 - Google Patents

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Abstract

본 발명의 반도체 장치는 소스 신호를 지연하여 기준 지연 신호를 생성하는 기준 지연치 확인부, 소스 신호를 지연하여 공정 지연 신호를 생성하는 공정 지연치 확인부 및 기준 지연 신호 및 공정 지연 신호에 따라 입력 신호를 가변 지연하여 출력 신호를 생성하는 신호 생성부를 포함한다.

Description

반도체 장치, 그의 신호 지연 방법, 적층 반도체 메모리 장치 및 그의 신호 생성 방법{Semiconductor Apparatus, Method for Delaying Signal thereof, Stacked Semicionductor Memory Apparatus and Method for Generating Signal}
본 발명은 반도체 장치에 관한 것으로 더 상세하게는 적층 반도체 메모리 장치에 관한 것이다.
반도체 메모리의 집적도 향상을 위해, 복수의 메모리 칩을 적층한 입체 구조 배치 방식이 사용된다. 이러한 입체 구조 배치 방식이 적용된 반도체 메모리 장치를 적층 반도체 메모리 장치(Stacked Semiconductor Memory Apparatus)라고 한다.
적층 반도체 메모리 장치에서, 복수의 메모리 칩 각각은 슬라이스(Slice)라고 부르며, 각 슬라이스는 적층 반도체 메모리 장치의 적층 방식에 따라 달리 연결된다. 적층 반도체 메모리 장치의 적층 방식에는 SIP(System in Pakage), POP(Package on Package) 및 TSV(Through Silicon Via) 등이 사용되고 있고, 이러한 적층 방식에 따라 각 슬라이스는 볼(Ball), 와이어(Wire) 또는 범프(Bump)를 사용하여 전기적으로 연결될 수 있다. 이러한 반도체 메모리 장치의 적층 방식 중에서도 TSV 방식이 컨트롤러와의 거리에 따른 전송 속도 열화나 데이터 대역폭의 취약점 및 패키지 상의 다양한 변수에 의한 데이터의 전송 특성 열화를 극복하기 위한 해결책으로 제시되고 있다.
도 1은 TSV 방식을 사용하는 적층 반도체 메모리 장치의 개략적인 도면이다. 도 1에 도시된 적층 반도체 메모리 장치는 마스터 칩(Master)이 복수 개의 슬레이브 칩(Slave)을 제어하는 방식으로 구성되었다. 도 1에 도시된 적층 반도체 메모리 장치는 다음과 같은 방식으로 동작한다.
적층 반도체 메모리 장치의 마스터 칩(Master)에서 리드 또는 라이트 커맨드가 생성되면, 마스터 칩(Master)은 복수 개의 슬레이브 칩(Slave)으로 제 1 타이밍 신호(AYP)를 전송한다. 제 1 타이밍 신호(AYP)는 복수 개의 슬레이브 칩(Slave)이 리드 및 라이트 동작을 위해 생성하는 각종 타이밍 신호들의 소스 신호가 된다. 또한 제 1 타이밍 신호(AYP)는 복수 개의 슬레이브 칩(Slave) 마다 개별적으로 존재할 수도 있고, 하나의 제 1 타이밍 신호(AYP)를 복수 개의 슬레이브 칩(Slave)이 하나의 경로(TSV 방식에서는 TSV)를 통해 공유할 수도 있다. TSV 방식을 사용하는 적층 반도체 메모리 장치는 레이아웃 및 면적 측면에서 유리할 수 있도록 TSV 개수를 줄이는 추세이고, 이러한 추세에 따라 도 1에 도시된 제 1 타이밍 신호(AYP)는 복수 개의 슬레이브 칩(Slave)이 하나의 경로(예를 들어 TSV)를 공유하여 전송되는 하나의 신호로 구성되었다.
다음으로 제 1 타이밍 신호(AYP)를 수신한 복수 개의 슬레이브 칩(Slave)은 각각의 타이밍 신호 생성부(100)를 통해 리드 및 라이트 동작을 위한 각종 타이밍 신호들을 생성한다. 이러한 각종 타이밍 신호들에 대해서는 도 2를 참조하여 아래에서 다시 설명하기로 한다. 복수 개의 슬레이브 칩(Slave)은 리드 동작을 위해 제 2 타이밍 신호(PIN)를 생성한다. 제 2 타이밍 신호(PIN)는 복수 개의 슬레이브 칩(Slave)이 마스터 칩(Master)으로 데이터(Data)를 전송하기 위한 동기화 정보를 가진 타이밍 신호이다. 마스터 칩(Master)은 복수 개의 슬레이브 칩(Slave)이 전송해오는 데이터(Data)를 제 2 타이밍 신호(PIN)에 동기화 하여 수신한다. 도 1에 도시된 적층 반도체 메모리 장치는 복수 개의 슬레이브 칩(Slave)에서 마스터 칩(Master)으로 전송되는 각 제 2 타이밍 신호(PIN)를 위해 하나의 경로를 공유한다. 또한 복수 개의 슬레이브 칩(Slave)으로부터 마스터 칩(Master)으로 전송되는 각 데이터(Data)를 위해 하나의 경로를 공유한다. 따라서 제 2 타이밍 신호(PIN)는 보다 정확한 타이밍에 활성화 되어야 한다. 좀더 자세히 설명하면, 복수 개의 슬레이브 칩(Slave) 및 마스터 칩(Master)은 전송하는 데이터(Data)를 위한 경로 및 제 2 타이밍 신호(PIN)를 위한 경로를 공유하기 때문에, 복수 개의 슬레이브 칩(Slave) 각각은 경로를 사용하도록 할당된 시간 안에 정확하게 데이터(Data) 및 제 2 타이밍 신호(PIN)를 전송하여야 한다. 여기서 제 2 타이밍 신호(PIN)에 대한 스큐(Skew)가 문제점으로 적용된다. 각 슬레이브 칩(Slave)는 제 1 타이밍 신호(AYP)를 수신한 시점부터 소정 시간 이후 제 2 타이밍 신호(PIN)를 생성한다. 하지만 각 슬레이브 칩(Slave)이 생성하는 제 2 타이밍 신호(PIN)는 PVT 변화(Process, Voltage, Temperature Variation)에 따라 목표 시점에서 벗어나도록 생성될 수 있다. 더욱이 각 슬레이브 칩은 동일한 웨이퍼(Wafer)가 아닌 서로 다른 웨이퍼(Wafer)에서 생산될 수 있으므로, 제 2 타이밍 신호(PIN)는 공정(Process) 변화에 따른 영향을 크게 받는다. 이러한 제 2 타이밍 신호(PIN)의 스큐는 타이밍 마진을 감소시키게 되므로 데이터(Data)의 아이(Eye)와 같은 데이터의 유효 영역을 감소시키게 된다.
비단 제 2 타이밍 신호(PIN)뿐만 아니라 각 슬레이브 칩(Slave)의 내부 신호들에 대한 스큐는 적층 반도체 메모리 장치의 동작 특성을 열화시키게 된다. 또한 반도체 메모리 장치가 고속화 됨에 따라 각종 내부 신호의 타이밍 마진은 보다 줄어드는 추세이므로, 각 슬레이브 칩(Slave)간 내부 신호의 스큐를 보상할 수 있는 적층 반도체 메모리 장치에 대한 필요성이 커지고 있다.
도 2는 도 1에 도시된 타이밍 신호 생성부(100)의 보다 상세한 블록도이다.
위에서 언급된 것처럼, 복수 개의 슬레이브 칩(Slave) 각각이 포함하는 타이밍 신호 생성부(100)는 각 슬레이브 칩(Slave)의 리드 및 라이트 동작에 필요한 내부 타이밍 신호들을 생성한다. 이러한 내부 타이밍 신호는 제 1 인가 신호(YI), 제 2 인가 신호(BWEN), 제 3 인가 신호(IOSTBP) 및 제 2 타이밍 신호(PIN)이다. 제 1 인가 신호(YI)는 라이트 또는 리드 동작 시 세그먼트 입출력 라인(Segment Input/Output Line) 및 비트 라인 쌍(Bitline and Bitbar line)을 전기적으로 연결하는 것을 관장하는 신호이다. 제 2 인가 신호(BWEN)는 라이트 동작 시 서로 다른 입출력 라인을 전기적으로 연결하는 것을 관장하는 신호이다. 제 3 인가 신호(IOSTBP)는 리드 동작 시 서로 다른 입출력 라인을 전기적으로 연결하는 것을 관장하는 신호이다. 제 2 타이밍 신호(PIN)는 타이밍 신호 생성부(100)의 마지막 단에서 출력되는 신호 이고, 위에서 언급한 것처럼 복수 개의 슬레이브 칩(Slave)이 마스터 칩(Master)으로 데이터(Data)를 전송하기 위한 동기화 정보를 가진 타이밍 신호이다. 타이밍 신호 생성부(100)는 복수 개의 지연 회로(110~140)를 포함하여 구성되고, 제 1 타이밍 신호(AYP)를 수신하면 각 지연 회로(110~140)이 출력부에서 제 1 내지 제 3 인가 신호(YI, BWEN, IOSTBP) 및 제 2 타이밍 신호(PIN)를 출력한다. 위에서 언급한 것처럼 제 2 타이밍 신호(PIN)는 타이밍 신호 생성부(100)를 구성하는 지연 회로의 마지막 단에서 출력되는 신호이다. 이것은 제 1 타이밍 신호(AYP)가 수신되고, 제 2 타이밍 신호(PIN)가 생성되기 까지 제 1 내지 제 3 인가 신호(YI, BWEN, IOSTBP)보다 많은 트랜지스터들을 거쳐야 한다는 것을 의미하고, 따라서 제 2 타이밍 신호(PIN)는 PVT 변화에 따른 스큐가 가장 크게 발생하는 신호이다.
도 1에 도시된 제 3 타이밍 신호(Pre_AYP)는 마스터 칩(Master)에서 복수 개의 슬레이브 칩(Slave)로 송신하는 신호로서, 제 1 타이밍 신호(AYP)보다 선행하는 신호이고, 마스터 칩(Master)에서 복수 개의 슬레이브 칩(Slave)으로 송신하는 어드레스 신호(미도시)를 수신하는 타이밍 정보를 가진 신호이다.
본 발명은 PVT 변화에 따른 영향을 보상할 수 있는 적층 반도체 메모리 장치를 제공하는 데에 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 반도체 장치는 소스 신호를 지연하여 기준 지연 신호를 생성하는 기준 지연치 확인부, 상기 소스 신호를 지연하여 공정 지연 신호를 생성하는 공정 지연치 확인부 및 상기 기준 지연 신호 및 상기 공정 지연 신호에 따라 상기 입력 신호를 가변 지연하여 상기 출력 신호를 생성하는 신호 생성부를 포함한다.
또한 본 발명의 일 실시예에 따른 신호 지연 방법은 기준 지연치 및 공정 지연치를 비교하는 단계 및 상기 비교 결과에 따라 입력 신호를 가변 지연하여 출력 신호를 생성하는 단계를 포함한다.
또한 본 발명의 일 실시예에 따른 적층 반도체 메모리 장치는 본 발명의 마스터 칩 및 복수 개의 슬레이브 칩을 구비하는 적층 반도체 메모리 장치에서, 상기 복수 개의 슬레이브 칩은 상기 마스터 칩으로부터 입력 신호를 공통으로 입력받고, 상기 복수 개의 슬레이브 칩은 각각 기준 지연치 및 공정 지연치에 따라 상기 입력 신호를 가변 지연하여 출력 신호를 생성하는 가변 지연부를 포함한다.
또한 본 발명의 일 실시예에 따른 적층 반도체 메모리 장치의 신호 생성 방법은 마스터 칩에서 복수 개의 슬레이브 칩으로 AYP 소스 신호를 전송하는 단계, 복수 개의 슬레이브 칩 각각에서 기준 지연치 및 공정 지연치를 비교하는 단계 및 복수 개의 슬레이브 칩 각각에서 상기 비교 결과에 따라 AYP 소스 신호를 가변 지연하여 AYP를 생성하는 단계를 포함한다.
또한 본 발명의 일 실시예에 따른 적층 반도체 메모리 장치는 마스터 칩 및 복수 개의 슬레이브 칩을 구비하는 적층 반도체 메모리 장치에서, 상기 복수 개의 슬레이브 칩은 상기 마스터 칩으로부터 입력 신호를 공통으로 입력받고, 각각의 상기 슬레이브 칩은 공정 무관 지연 값을 갖는 제 1 지연 회로부 및 공정 영향 지연 값을 갖는 제 2 지연 회로부 및 상기 공정 무관 지연 값 및 상기 공정 영향 지연 값을 비교하여 상기 입력 신호의 지연 값을 보상하는 지연 보상 회로부를 포함한다.
본 발명은 PVT 변화에 따른 적층 반도체 메모리 장치의 슬레이브 칩 간 내부 타이밍 신호 스큐를 보상하는 효과를 창출한다.
또한 본 발명은 적층 반도체 메모리 장치에서 마스터 칩 및 복수 개의 슬레이브 칩간 신호 경로 필요를 줄일 수 있는 효과를 창출한다.
도 1은 TSV 방식을 사용하는 적층 반도체 메모리 장치의 개략적인 도면,
도 2는 도 1에 도시된 타이밍 신호 생성부(100)의 보다 상세한 블록도,
도 3은 본 발명의 일 실시예에 따른 적층 반도체 메모리 장치의 개략적인 도면,
도 4는 도 3에 도시된 상기 타이밍 신호 생성부(100) 및 상기 가변 지연부(200)의 보다 상세한 블록도,
도 5는 도 3 및 도 4에 도시된 상기 가변 지연부(200)의 일 실시예에 따른 회로도이다.
본 발명에 따른 적층 반도체 메모리 장치는 각 슬레이브 칩(Slave)에 적용된 PVT 변화에 따라 상기 제 1 타이밍 신호(AYP)를 가변 지연함으로써 각 슬레이브 칩(Slave) 별로 발생할 수 있는 스큐(Skew)를 보상할 수 있다.
도 3은 본 발명의 일 실시예에 따른 적층 반도체 메모리 장치의 개략적인 도면이다. 도 3에 도시된 적층 반도체 메모리 장치는 상기 마스터 칩(Master)에서 상기 복수 개의 슬레이브 칩(Slave)로 제공하는 상기 제 1 타이밍 신호(AYP)의 수신 단자(t1) 및 상기 타이밍 신호 생성부(100) 사이에 가변 지연부(200)를 추가로 포함한다.
상기 가변 지연부(200)는 각 슬레이브 칩(Slave)의 PVT 변화 정도를 감지하고, 이에 따라 상기 제 1 타이밍 신호(AYP)를 가변 지연하여 지연 타이밍 신호(AYP1)를 생성하고, 상기 지연 타이밍 신호(AYP1)를 상기 타이밍 신호 생성부(100)로 공급한다.
상기 가변 지연부(200)가 각 슬레이브 칩(Slave)의 PVT 변화 정도를 감지하는 것은 상기 각 슬레이브 칩(Slave)이 상기 제 1 타이밍 신호(AYP)를 수신하기 전에 수행되는 것이 바람직하며, 따라서 상기 가변 지연부(200)의 각 슬레이브 칩(Slave)의 PVT 변화를 감지하는 동작은 상기 제 1 타이밍 신호(AYP) 이전에 활성화되는 신호(예를 들어 제 3 타이밍 신호(Pre_AYP)에 응답하여 수행되는 것이 바람직하다.
상기 가변 지연부(200)가 상기 PVT 변화 정도에 따라 상기 제 1 타이밍 신호(AYP)를 가변 지연하여 지연 타이밍 신호(AYP1)로서 상기 타이밍 신호 생성부(100)로 공급함을 따라, 상기 복수 개의 슬레이브 칩(Slave) 각각이 포함하는 상기 타이밍 신호 생성부(100)는 보다 목표 시점에 활성화되는 상기 제 2 타이밍 신호(PIN)를 생성할 수 있다, 즉 상기 제 2 타이밍 신호(PIN)를 포함한 내부 타이밍 신호들의 스큐를 줄일 수 있다. 상기 가변 지연부(200)를 통해 상기 복수 개의 슬레이브 칩(Slave)의 내부 타이밍 신호들의 스큐를 줄일 수 있는 점은 적층 반도체 메모리 장치의 신호 전달 과정에 타이밍 마진을 증가 시킬 수 있고, 따라서 적층 반도체 메모리 장치의 고속 동작에 장점으로 적용된다. 뿐만 아니라, 내부 타이밍 신호들의 과도한 스큐로 인해 상기 복수 개의 슬레이브 칩(Slave)이 상기 제 2 타이밍 신호(PIN)를 전송하기 위한 경로를 하나로 공유하지 못하고 복수 개의 경로를 사용하여야 하는 필요성도 줄일 수 있다. TSV 방식을 사용하는 적층 반도체 메모리 장치에서, 불필요한 경로에 대한 필요를 줄이는 것은 레이아웃, 면적 및 집적도의 측면에서 장점으로 적용된다.
도 4는 도 3에 도시된 상기 타이밍 신호 생성부(100) 및 상기 가변 지연부(200)의 보다 상세한 블록도이다. 도 3에 도시된 것과 같이 상기 가변 지연부(200)는 상기 복수 개의 슬레이브 칩(Slave) 각각에 포함되고, 상기 제 1 타이밍 신호(AYP)의 수신 단 및 상기 타이밍 신호 생성부(100)의 입력 단 사이에 연결되는 것이 바람직하다. 위에서 언급한 것처럼 상기 가변 지연부(200)는 해당 슬레이브 칩(Slave)의 PVT 변화를 감지하고, 이에 따라 상기 제 1 타이밍 신호(AYP)를 가변 지연하여 지연 타이밍 신호(AYP1)로서 상기 타이밍 신호 생성부(100)에 공급한다. 상기 타이밍 신호 생성부(100)는 도 2에 도시된 타이밍 신호 생성부(100)와 동일하게 구성될 수 있으며, 도 2에 도시된 타이밍 신호 생성부(100)가 상기 제 1 타이밍 신호(AYP)를 수신하는 것과 달리 상기 가변 지연부(200)로부터 상기 지연 타이밍 신호(AYP1)를 수신하는 것을 제외하고는 동일하게 동작하므로 상세한 설명은 생략한다.
도 5는 도 3 및 도 4에 도시된 상기 가변 지연부(200)의 일 실시예에 따른 회로도이다.
상기 가변 지연부(200)는 해당 슬레이브 칩(Slave)에 대한 PVT 변화량을 감지하고, 상기 PVT 변화량에 따라 입력 신호(in)를 가변 지연하여 출력 신호(out)를 생성한다. 도 3 및 도 4에서, 상기 입력 신호(in)는 상기 제 1 타이밍 신호(AYP)에 해당하고, 상기 출력 신호(out)는 상기 지연 타이밍 신호(AYP1)에 해당한다.
상기 해당 슬레이브 칩(Slave)에 대한 PVT 변화량을 감지하는 것은 기준 지연치 및 공정 지연치를 비교함으로써 수행될 수 있다. 좀더 자세히 설명하면, 상기 가변 지연부(200)는 소스 신호(source)를 두 가지 방식의 지연 회로를 통해 각각 딜레이 한다. 상기 두 가지 방식의 지연 회로는 상기 PVT 변화량에 따라 지연 값이 변화하는 정도가 다른 회로를 포함하여 구성하는 것이 바람직하다. 반도체 메모리 장치에서, 일반적으로 지연 회로는 두 가지 방식으로 구성될 수 있다. 하나는 RC 딜레이를 이용한 지연 회로이다. 나머지 하나는 복수 개의 인버터(inverter)를 이용한 지연 회로이다. RC 딜레이를 이용한 지연회로는 저항(Resistance) 및 커패시터(Capacitance)의 곱에 비례한 지연 시간을 갖고, 복수 개의 인버터를 이용한 지연회로는 인버터를 구성하는 트랜지스터의 전류량 및 구성되는 인버터의 개수에 따른 지연 시간을 갖는다. 따라서 복수 개의 인버터를 이용한 지연 회로는 트랜지스터의 동작 특성에 따라 그 지연 시간이 크게 영향을 받는다. RC 딜레이를 이용한 지연 회로의 지연 시간은 복수 개의 인버터(inverter)를 이용한 지연 회로의 지연 시간에 비해 PVT 변화에 따라 둔감하게(30% 가량 둔감함) 변화한다. 따라서, RC 딜레이를 이용한 지연 회로 및 복수 개의 인버터를 이용한 지연 회로는 상기 가변 지연부(200)의 상기 두 가지 방식의 지연 회로로 사용되기 적합하다. PVT 변화에 보다 둔감한 지연 시간 변화량을 갖는 RC 딜레이를 이용한 지연 회로의 지연 시간을 기준 지연치(또는 공정 무관 지연 값), 상기 RC 딜레이를 이용한 지연 회로보다 PVT 변화에 보다 민감한 지연 시간 변화량을 갖는 복수 개의 인버터를 이용한 지연 회로의 지연 시간을 공정 지연치(또는 공정 영향 지연 값)라고 칭한다. 상기 두 가지 방식의 지연 회로는 PVT 변화에 따라 서로 다른 지연 시간 변화량을 가진 모든 지연회로를 포함하여 구성될 수 있다. 따라서 상기 두 가지 방식(도 5의 210, 220 참조)의 지연 회로가 RC 딜레이를 이용한 지연 회로 및 복수 개의 인버터를 이용한 지연회로를 포함하여 구성된 것이 본 발명의 구현을 위한 필수 요소를 제한하려는 의도가 아님을 명시한다.
상기 가변 지연부(200)는 도 5에 도시된 것처럼, 기준 지연치 확인부(210), 공정 지연치 확인부(220) 및 신호 생성부(230)를 포함하여 구성될 수 있다.
상기 기준 지연치 확인부(210)는 상기 소스 신호(source)를 지연하여 기준 지연 신호(d1)를 생성한다. 상기 기준 지연치 확인부(210)는 도 5에 도시된 것처럼 저항(R) 및 커패시터(C)를 구비하는 지연 회로를 포함하여 구성될 수 있다.
상기 공정 지연치 확인부(220)는 상기 소스 신호(source)를 지연하여 공정 지연 신호(d2)를 생성한다. 상기 공정 지연치 확인부(220)는 도 5에 도시된 것처럼 복수 개의 인버터(IV)를 구비하는 지연 회로를 포함하여 구성될 수 있다.
상기 신호 생성부(230)는 상기 기준 지연 신호(d1) 및 상기 공정 지연 신호(d2)에 따라 상기 입력 신호(in)를 가변 지연하여 상기 출력 신호(out)를 생성한다.
상기 소스 신호(source)는 상기 입력 신호(in) 보다 선행하는 신호를 사용하여 구성하는 것이 바람직하며, 도 3 및 도 4에서, 상기 소스 신호(source)는 상기 제 3 타이밍 신호(Pre_AYP)에 해당할 수 있다. 도 3 및 도 4에서 상기 소스 신호(soucrce)로서 상기 제 3 타이밍 신호(Pre_AYP)를 사용한 것이 본 발명을 실시하기 위한 필수 요소를 제한하기 위함이 아님을 명시한다.
상기 기준 지연치 확인부(210) 및 상기 공정 지연치 확인부(220)는 상기 소스 신호(source)를 동일하게 수신하여 지연한다. 따라서 상기 기준 지연치 확인부(210) 및 상기 공정 지연치 확인부(220)가 생성하는 상기 기준 지연 신호(d1) 및 상기 공정 지연 신호(d2)의 지연 시간 차이는 해당 슬레이브 칩(Slave)이 얼마나 PVT 변화에 영향을 받았는지를 알려주는 정보가 될 수 있다. 상기 공정 지연 신호(d2)가 상기 기준 지연 신호(d1)보다 지연 시간이 작은 경우, 상기 해당 슬레이브 칩(Slave)의 트랜지스터들이 보다 빠르게 동작한 다는 것을 의미한다. 반대로 상기 공정 지연 신호(d2)가 상기 기준 지연 신호(d1)보다 지연 시간이 큰 경우, 상기 해당 슬레이브 칩(Slave)의 트랜지스터들이 보다 느리게 동작한다는 것을 의미한다. 따라서 상기 가변 지연부(200)는 상기 입력 신호(in)를 가변 지연하여 상기 출력 신호(out)를 생성하되, 상기 공정 지연 신호(d2)가 상기 기준 지연 신호(d1)보다 지연 시간이 큰 경우, 상기 입력 신호(in)를 제 1 지연 시간 지연하여 상기 출력 신호(out)로서 출력하고, 상기 공정 지연 신호(d2)가 상기 기준 지연 신호(d1)보다 지연 시간이 작은 경우, 상기 입력 신호(in)를 상기 제 1 지연 시간보다 더 큰 제 2 지연 시간 지연하여 상기 출력 신호(out)로서 출력하도록 구성될 수 있다.
상기 신호 생성부(230)는 지연 신호 생성부(231), 선택 신호 생성부(232) 및 신호 출력부(233)를 포함하여 구성될 수 있다.
상기 지연 신호 생성부(231)는 상기 입력 신호(in)를 상기 제 1 지연 시간 지연하여 제 1 지연 신호(ind1)를 생성하고, 상기 입력 신호(in)를 상기 제 2 지연 시간 지연하여 제 2 지연 신호(ind2)를 생성한다. 상기 지연 신호 생성부(231)는 제 1 지연 회로(2311) 및 상기 제 2 지연 회로(2312)를 포함하여 구성될 수 있다. 상기 제 1 지연 회로(2311)는 상기 입력 신호(in)를 상기 제 1 지연 시간 지연하여 상기 제 1 지연 신호(ind1)를 생성한다. 상기 제 2 지연 회로(2312)는 상기 입력 신호(in)를 상기 제 2 지연 시간 지연하여 상기 제 2 지연 신호(ind2)를 생성한다. 상기 제 1 지연 회로(2311) 및 상기 제 2 지연 회로(2312)는 일반적인 지연 회로를 포함하여 구성될 수 있다.
상기 선택 신호 생성부(232)는 상기 기준 지연 신호(d1) 및 상기 공정 지연 신호(d2)를 비교하여 선택 신호(sel)를 생성한다. 상기 선택 신호 생성부(232)는 도 5에 도시된 것처럼, 패스 게이트(2321), 인버터(2322), 래치 회로(2323) 및 인버터(2324)를 포함하여 구성될 수 있다. 인버터(2322)는 상기 기준 지연 신호(d1)를 반전한다. 패스 게이트(2321)는 상기 기준 지연 신호(d1) 및 상기 인버터(2322)의 출력 신호에 응답하여 상기 공정 지연 신호(d2)를 통과 시킨다. 상기 래치 회로(2323)는 상기 패스 게이트(2321)의 출력 신호를 래치한다. 상기 인버터(2324)는 상기 래치 회로(2323)의 출력 신호를 반전하여 상기 선택 신호(sel)로서 출력한다. 도 5처럼 구성된 상기 선택 신호 생성부(232)는 상기 기준 지연 신호(d1)가 하이 레벨에서 로우 레벨로 떨어질 때 상기 공정 지연 신호(d2)의 논리 값을 반전하여 상기 선택 신호(sel)로서 래치한다. 따라서 만약 상기 공정 지연 신호(d2)가 상기 기준 지연 신호(d1) 보다 하이 레벨 펄스 폭이 긴 신호라면, 상기 선택 신호(sel)를 로우 레벨로서 래치한다. 반대로, 만약 상기 공정 지연 신호(d2)가 상기 기준 지연 신호(d1)보다 하이 레벨 펄스 폭이 짧은 신호라면, 상기 선택 신호(sel)를 하이 레벨로서 래치한다.
상기 신호 출력부(233)는 상기 선택 신호(sel)에 응답하여 상기 제 1 지연 신호(ind1) 및 상기 제 2 지연 신호(ind2) 중 하나를 선택하여 상기 출력 신호(out)로서 출력한다. 상기 신호 출력부(233)는 도 5에 도시된 것처럼, 인버터(2331), 패스 게이트(2332) 및 패스 게이트(2333)를 포함하여 구성될 수 있다. 상기 인버터(2331)는 상기 선택 신호(sel)를 반전하여 출력한다. 상기 패스 게이트(2332)는 상기 인버터(2331)의 출력 신호 및 상기 선택 신호(sel)에 응답하여 상기 제 1 지연 신호(ind1)를 통과 시켜 상기 출력 신호(out)로서 출력한다. 상기 패스 게이트(2333)는 상기 선택 신호(sel) 및 상기 인버터(2331)의 출력 신호에 응답하여 상기 제 2 지연 신호(ind2)를 통과 시켜 상기 출력 신호(out)로서 출력한다. 도 5처럼 구성된 상기 신호 출력부(233)는 상기 선택 신호(sel)가 하이 레벨이면 상기 제 2 지연 신호(ind2)를 상기 출력 신호(out)로서 출력하고, 상기 선택 신호(sel)가 로우 레벨이면 상기 제 1 지연 신호(ind1)를 상기 출력 신호(out)로서 출력한다.
도 3 내지 도 5에 도시된 본 발명의 일 실시예에 따른 적층 반도체 메모리 장치는 각 슬레이브 칩(Slave)에서 PVT 변화에 따라 상기 제 1 타이밍 신호(AYP)를 가변 지연함으로써 각 슬레이브 칩(Slave) 내부 신호의 스큐를 보상한다는 특징을 가지고 있다. 이러한 특징은 반도체 메모리 장치에 한정될 필요가 없다. 본 발명은 적층 반도체 장치에도 적용 가능하다.
또한 도 3 내지 도 5에 도시된 본 발명의 일 실시예에 따른 적층 반도체 메모리 장치는 기준 지연치 및 공정 지연치를 확인함으로써 PVT 변화의 영향 정도를 확인할 수 있다는 특징을 가지고 있다. 이러한 특징은 적층 반도체 메모리 장치에 한정될 필요가 없다. 기준 지연치 및 공정 지연치를 확인함으로써 PVT 변화에 대한 영향을 보상하는 것은 적층 반도체 메모리 장치를 포함한 모든 형태의 반도체 메모리 장치에 적용될 수 있다.
또한 5에 도시된 본 발명의 일 실시예에 따른 상기 가변 지연부(200)는 기준 지연치 및 공정 지연치의 비교 결과에 따라 상기 제 1 지연 신호(ind1) 및 상기 제 2 지연 신호(ind2) 중 하나를 상기 지연 타이밍 신호(AYP1)로서 출력하였다. 도 5에 도시된 것처럼, 상기 지연 타이밍 신호(AYP1)가 두 가지 지연 시간을 가질 수 있도록 구성한 것은 설명의 용이성을 위해 설정된 것으로 필요에 따라 상기 지연 타이밍 신호(AYP1)가 세가지 이상의 지연 시간을 가질 수 있도록, 즉 보다 세밀하게 지연 시간이 조절되도록 구성될 수 있다. 도 5에 도시된 것처럼, 상기 지연 타이밍 신호(AYP1)가 두 단계의 지연 시간을 가지도록 구성한 것이 본 발명을 구현하기 위한 필수 설정이 아님을 명시한다.
또한 도 3에 도시된 본 발명의 일 실시예에 따른 적층 반도체 메모리 장치에서, 상기 마스터 칩(Master) 및 상기 복수 개의 슬레이브 칩(Slave)은 TSV 방식을 통해 전기적으로 연결된다. 하지만 본 발명은 TSV 방식을 사용한 적층 반도체 메모리 장치에 제한되는 것이 아니라 SIP, POP 방식 등 여러 형태의 멀티 칩 반도체 메모리 장치에도 적용 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 타이밍 신호 생성부 110~140: 지연 회로
200: 가변 지연부 210: 기준 지연치 확인부
220: 공정 지연치 확인부 230: 신호 생성부
231: 지연 신호 생성부 232: 선택 신호 생성부
233: 신호 출력부 2311: 제 1 지연 회로
2312: 제 2 지연 회로

Claims (35)

  1. 소스 신호를 지연하여 기준 지연 신호를 생성하는 기준 지연치 확인부;
    상기 소스 신호를 지연하여 공정 지연 신호를 생성하는 공정 지연치 확인부; 및
    상기 기준 지연 신호 및 상기 공정 지연 신호에 따라 입력 신호를 가변 지연하여 출력 신호를 생성하는 신호 생성부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 공정 지연 신호의 지연 시간이 상기 기준 지연 신호의 지연 시간 보다 큰 경우 상기 입력 신호를 제 1 지연시간 지연하여 상기 출력 신호로서 출력하고,
    상기 공정 지연 신호의 지연 시간이 상기 기준 지연 신호의 지연 시간 보다 작은 경우 상기 입력 신호를 제 2 지연 시간 지연하여 상기 출력 신호로서 출력하고,
    상기 제 1 지연 시간은 상기 제 2 지연 시간보다 더 작은 반도체 장치.
  3. 제 2 항에 있어서,
    상기 신호 생성부는 상기 입력 신호를 상기 제 1 지연 시간 지연하여 제 1 지연 신호를 생성하고, 상기 제 2 지연시간 지연하여 제 2 지연 신호를 생성하는 지연 신호 생성부;
    상기 공정 지연 신호 및 상기 기준 지연 신호를 비교하여 선택 신호를 생성하는 선택 신호 생성부; 및
    상기 선택 신호에 응답하여 상기 제 1 지연 신호 및 상기 제 2 지연 신호 중 하나를 선택하여 상기 출력 신호로서 출력하는 신호 출력부를 포함하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 기준 지연치 확인부는 상기 소스 신호를 지연하는 지연 회로를 포함하고,
    상기 지연 회로는 RC 딜레이를 이용한 지연 동작을 수행하는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 공정 지연치 확인부는 상기 소스 신호를 지연하는 지연 회로를 포함하고,
    상기 지연 회로는 복수의 인버터를 이용한 지연 동작을 수행하는 반도체 장치.
  6. 기준 지연치 및 공정 지연치를 비교하는 단계; 및
    상기 비교 결과에 따라 입력 신호를 가변 지연하여 출력 신호를 생성하는 단계를 포함하는 반도체 장치의 신호 지연 방법.
  7. 제 6 항에 있어서,
    상기 출력 신호를 생성하는 단계는 상기 비교 결과가 상기 공정 지연치가 상기 기준 지연치 보다 큰 것이면 상기 입력 신호를 제 1 지연 시간 지연하여 상기 출력 신호로서 생성하고, 상기 비교 결과가 상기 공정 지연치가 상기 기준 지연치보다 작은 것 이면 상기 입력 신호를 상기 제 2 지연 시간 지연하여 상기 출력 신호로서 생성하고,
    상기 제 1 지연 시간은 상기 제 2 지연 시간보다 작은 반도체 장치의 신호 지연 방법.
  8. 제 6 항에 있어서,
    상기 기준 지연치 및 공정 지연치를 비교하는 단계는
    상기 입력 신호를 RC 딜레이를 이용한 지연을 하여 기준 지연 신호를 생성하는 단계;
    상기 입력 신호를 복수개의 인버터를 이용한 지연을 하여 공정 지연 신호를 생성하는 단계; 및
    상기 기준 지연 신호 및 상기 공정 지연 신호를 비교하는 단계를 포함하는 반도체 장치의 신호 지연 방법.
  9. 제 6 항에 있어서,
    상기 출력 신호를 생성하는 단계는
    상기 입력 신호를 제 1 지연 시간 지연하여 제 1 지연 신호를 생성하는 단계;
    상기 입력 신호를 제 2 지연 시간 지연하여 상기 제 1 지연 시간보다 작은 제 2 지연 신호를 생성하는 단계; 및
    상기 비교 결과에 따라 상기 제 1 지연 신호 및 상기 제 2 지연 신호 중 하나를 선택하여 상기 출력 신호로서 생성하는 단계를 포함하는 반도체 장치의 신호 지연 방법.
  10. 마스터 칩; 및
    복수 개의 슬레이브 칩을 구비하는 적층 반도체 메모리 장치에서,
    상기 복수 개의 슬레이브 칩은 상기 마스터 칩으로부터 입력 신호를 공통으로 입력받고,
    상기 복수 개의 슬레이브 칩은 각각 기준 지연치 및 공정 지연치에 따라 상기 입력 신호를 가변 지연하여 출력 신호를 생성하는 가변 지연부를 포함하는 적층 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 가변 지연부는 상기 공정 지연치가 상기 기준 지연치 보다 큰 경우 상기 입력 신호를 제 1 지연시간 지연하여 상기 출력 신호로서 출력하고,
    상기 공정 지연치가 상기 기준 지연치 보다 작은 경우 상기 입력 신호를 제 2 지연 시간 지연하여 상기 출력 신호로서 출력하는 적층 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 지연 시간은 상기 제 2 지연 시간보다 더 작은 적층 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 가변 지연부는
    소스 신호를 지연하여 기준 지연 신호를 생성하는 기준 지연치 확인부;
    상기 소스 신호를 지연하여 공정 지연 신호를 생성하는 공정 지연치 확인부; 및
    상기 기준 지연 신호 및 상기 공정 지연 신호에 따라 상기 입력 신호를 가변 지연하여 상기 출력 신호를 생성하는 신호 생성부를 포함하는 적층 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 신호 생성부는 상기 입력 신호를 상기 제 1 지연 시간 지연하여 제 1 지연 신호를 생성하고, 상기 제 2 지연시간 지연하여 제 2 지연 신호를 생성하는 지연 신호 생성부;
    상기 공정 지연 신호 및 상기 기준 지연 신호를 비교하여 선택 신호를 생성하는 선택 신호 생성부; 및
    상기 선택 신호에 응답하여 상기 제 1 지연 신호 및 상기 제 2 지연 신호 중 하나를 선택하여 상기 출력 신호로서 출력하는 신호 출력부를 포함하는 적층 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 기준 지연치 확인부는 상기 소스 신호를 지연하는 지연 회로를 포함하고,
    상기 지연 회로는 RC 딜레이를 이용한 지연 동작을 수행하는 적층 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 공정 지연치 확인부는 상기 소스 신호를 지연하는 지연 회로를 포함하고,
    상기 지연 회로는 복수의 인버터를 이용한 지연 동작을 수행하는 적층 반도체 메모리 장치.
  17. 제 10 항에 있어서,
    상기 출력 신호는 제 1 타이밍 신호고,
    상기 복수 개의 슬레이브 칩은 각각 상기 출력 신호에 응답하여 제 1 인가 신호, 제 2 인가 신호, 제 3 인가 신호 및 제 2 타이밍 신호 중 적어도 하나를 생성하는 적층 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 2 타이밍 신호는 상기 복수 개의 슬레이브 칩에서 상기 마스터 칩으로 출력하는 신호이고,
    상기 복수 개의 슬레이브 칩에서 출력 하는 복수 개의 제 2 타이밍 신호는 하나의 경로를 공유하여 전달되는 적층 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 경로는 TSV 형태인 적층 반도체 메모리 장치.
  20. 마스터 칩에서 복수 개의 슬레이브 칩으로 제 1 타이밍 신호를 전송하는 단계;
    복수 개의 슬레이브 칩 각각에서 기준 지연치 및 공정 지연치를 비교하는 단계; 및
    복수 개의 슬레이브 칩 각각에서 상기 비교 결과에 따라 상기 제 1 타이밍 신호를 가변 지연하여 지연 타이밍 신호를 생성하는 단계를 포함하는 적층 반도체 메모리 장치의 신호 생성 방법.
  21. 제 20 항에 있어서,
    상기 제 1 타이밍 신호는 상기 복수 개의 슬레이브 칩이 공유하는 하나의 신호인 적층 반도체 메모리 장치의 신호 생성 방법.
  22. 제 20 항에 있어서,
    상기 기준 지연치 및 공정 지연치를 비교하는 단계는
    소스 신호를 RC 딜레이를 이용한 지연을 하여 기준 지연 신호를 생성하는 단계;
    상기 소스 신호를 복수개의 인버터를 이용한 지연을 하여 공정 지연 신호를 생성하는 단계; 및
    상기 기준 지연 신호 및 상기 공정 지연 신호를 비교하는 단계를 포함하는 적층 반도체 메모리 장치의 신호 생성 방법.
  23. 제 20 항에 있어서,
    상기 제 1 타이밍 신호를 생성하는 단계는 상기 공정 지연치가 상기 기준 지연치 보다 큰 경우 상기 제 1 타이밍 신호를 제 1 지연 시간 지연하여 상기 지연 타이밍 신호로서 생성하고, 상기 공정 지연치가 상기 기준 지연치보다 작은 경우 상기 제 1 타이밍 신호를 제 2 지연 시간 지연하여 상기 지연 타이밍 신호로서 생성하고,
    상기 제 1 지연 시간은 상기 제 2 지연 시간보다 작은 적층 반도체 메모리 장치의 신호 생성 방법.
  24. 제 20 항에 있어서,
    상기 복수 개의 슬레이브 칩 각각에서 상기 제 1 타이밍 신호가 생성된 이후 소정 시간 이후 제 1 인가 신호, 제 2 인가 신호, 제 3 인가 신호 및 제 2 타이밍 신호 중 하나 이상을 순차적으로 생성하는 단계를 더 포함하는 적층 반도체 메모리 장치의 신호 생성 방법.
  25. 제 24 항에 있어서,
    상기 복수 개의 슬레이브 칩 각각에서 상기 제 2 타이밍 신호를 상기 마스터 칩으로 전송하는 단계를 더 포함하는 적층 반도체 메모리 장치의 신호 생성 방법.
  26. 제 25 항에 있어서,
    상기 제 2 타이밍 신호를 상기 마스터 칩으로 전송하는 단계는 상기 복수 개의 슬레이브 칩이 하나의 경로를 공유하여 상기 제 2 타이밍 신호를 전송하는 적층 반도체 메모리 장치의 신호 생성 방법.
  27. 제 26 항에 있어서,
    상기 경로는 TSV 형태인 적층 반도체 메모리 장치의 신호 생성 방법.
  28. 마스터 칩; 및
    복수 개의 슬레이브 칩을 구비하는 적층 반도체 메모리 장치에서,
    상기 복수 개의 슬레이브 칩은 상기 마스터 칩으로부터 입력 신호를 공통으로 입력받고,
    각각의 상기 슬레이브 칩은 공정 무관 지연 값을 갖는 제 1 지연 회로부; 및
    공정 영향 지연 값을 갖는 제 2 지연 회로부; 및
    상기 공정 무관 지연 값 및 상기 공정 영향 지연 값을 비교하여 상기 입력 신호의 지연 값을 보상하는 지연 보상 회로부를 포함하는 적층 반도체 메모리 장치.
  29. 제 28 항에 있어서,
    상기 지연 보상 회로부는 상기 공정 무관 지연 값 및 상기 공정 영향 지연 값을 비교하여 선택 신호를 생성하는 선택 신호 생성부;
    상기 입력 신호를 상기 제 1 지연 시간 지연하여 제 1 지연 신호를 생성하고, 상기 제 2 지연시간 지연하여 제 2 지연 신호를 생성하는 지연 신호 생성부; 및
    상기 선택 신호에 응답하여 상기 제 1 지연 신호 및 상기 제 2 지연 신호 중 하나를 선택하여 출력하는 신호 출력부를 포함하는 적층 반도체 메모리 장치.
  30. 제 28 항에 있어서,
    상기 제 1 지연 회로부는 RC 딜레이를 이용한 지연 동작을 수행하는 적층 반도체 메모리 장치.
  31. 제 28 항에 있어서,
    상기 제 2 지연 회로부는 복수의 인버터를 이용한 지연 동작을 수행하는 적층 반도체 메모리 장치.
  32. 제 29 항에 있어서,
    상기 복수 개의 슬레이브 칩은 각각 상기 신호 출력부의 출력 신호에 응답하여 제 1 인가 신호, 제 2 인가 신호, 제 3 인가 신호 및 제 2 타이밍 신호 중 적어도 하나를 생성하는 적층 반도체 메모리 장치.
  33. 제 32 항에 있어서,
    상기 제 2 타이밍 신호는 상기 복수 개의 슬레이브 칩에서 상기 마스터 칩으로 출력하는 신호이고,
    상기 복수 개의 슬레이브 칩에서 출력 하는 복수 개의 제 2 타이밍 신호는 하나의 경로를 공유하여 상기 마스터 칩으로 전송되는 적층 반도체 메모리 장치.
  34. 제 33 항에 있어서,
    상기 경로는 TSV 형태인 적층 반도체 메모리 장치.
  35. 제 32 항에 있어서,
    상기 제 3 인가 신호는 리드 동작 시 서로 다른 입출력 신호를 전기적으로 연결하는 것을 관장하는 신호인 적층 반도체 메모리 장치.
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