KR102124966B1 - 반도체 장치 및 반도체 장치의 동작방법 - Google Patents

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Abstract

적층된 다수의 칩을 관통하여 연결하는 기준 관통 전극과 다수의 노멀 관통 전극; 테스트 클록 신호가 상기 기준 관통 전극을 통과하는데 걸리는 지연량을 측정하여 기준 지연 정보를 생성하는 기준 지연 정보 생성부; 및 초기 테스트 신호를 상기 기준 지연 정보에 대응하는 지연량만큼 지연시킨 제1 테스트 신호와 상기 초기 테스트 신호를 상기 다수의 노멀 관통 전극에 각각 통과시킨 다수의 제2 테스트 신호를 각각 비교하여 상기 다수의 노멀 관통 전극에 대한 유효성 여부를 각각 판단하는 판단부를 구비하는 반도체 장치가 제공되며, 이에 의해 다수의 칩이 적층된 후에도 관통 전극의 이상 유무를 판단할 수 있다.

Description

반도체 장치 및 반도체 장치의 동작방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD OF THE SAME}
본 기술은 교류 신호 전달 특성을 통하여 관통 전극(TSV)의 이상 유무를 판단하기 위한 반도체 장치 및 동작 방법에 관한 것이다.
최근 반도체 메모리에 대한 고속, 고밀도와 저전력에 대한 요구가 계속 되고 있다. 이러한 요구를 만족시키기 위해서는 어떻게든 단일 패키지(package) 공간 내에서의 속도는 향상시키고, 밀도는 늘리고 소모 전력은 계속 줄여야 한다. 반도체 메모리는 이런 요구에 따라 선 폭을 줄이는 스케일링 다운(scaling down) 방식으로 집적도를 향상시켜 왔다. 하지만 최근에는 이 방식에도 기술적 한계가 있다. 이에 대한 해결책으로 적층 패키지(package) 기술의 개발이 활발하게 진행되고 있다. 이러한 3차원 패키지(package) 적층 기술은 두 개 혹은 그 이상의 칩(혹은 다이)을 수직으로 쌓아 적은 공간을 점유하게 되어 동일한 공간 내에 집적도를 향상시킬 수 있다.
도1은 반도체 칩에 관통 전극(TSV) 생성 시 발생할 수 있는 문제점을 설명하기 위한 개략적인 단면도이다.
도1의 (A)는 반도체 칩의 관통 전극(TSV)이 정상적으로 생성된 경우이다. 도 1의 (A)를 참조하면, 웨이퍼 층을 관통하는 경로가 형성되고, 경로에 금속성 물질로서 금속층이 형성되어 있다. 또한, 관통 전극(TSV)에는 금속층 및 웨이퍼 층 간의 절연을 위해 옥사이드와 같은 절연층이 형성된다.
도1의 (B) 및 (C)는 절연층으로 둘러싸인 경로에 금속층이 정상적으로 생성되지 못한 경우이다. 관통 전극(TSV)을 생성하기 위한 공정 조건의 이상 변동에 따라, 절연층으로 둘러싸인 경로에 금속층을 생성하는 과정에서, 금속층이 불완전하게 형성될 수 있다. (B)와 같이 금속층과 금속 전극이 연결된 계면에서 오픈성(open type) 간극을 갖고 형성된 경우이다. 이러한 경우에는 전극 간의 전류 경로가 형성되지 않아, 관통 전극(TSV)은 신호 전달을 할 수 없다. 또한, (C)와 같이 금속층이 중간에 보이드성(Void type) 간극을 갖고 형성된 경우이다. 이러한 경우에는 전극 간의 전류 경로가 형성되기 하지만, 이러한 전류 경로는 보이드 성 간극에 따른 큰 저항값을 갖게 된다. 이에 따라 관통 전극(TSV)은 안정적인 신호 전달을 할 수 없다.
도2는 복수의 칩을 적층 시 관통 전극(TSV)에서 나타날 수 있는 문제점을 설명하기 위한 개략적인 단면도이다. 도2를 참조하면, 각각 2개의 관통 전극(TSV)이 형성된 제 1칩(120) 및 제 2칩(140)이 서로 연결된다. 각 칩이 구비하는 관통 전극(TSV)의 양 종단에는 관통 전극(TSV)과 전기적으로 연결되는 범프(Bump)가 형성된다.
도2의 (A),(B)는 관통 전극에 연결되는 범프(Bump)가 비정상적으로 생성되어 공정 오류가 발생한 경우이다. 도2의 (A)를 참조하면, 제 2칩(140)의 관통 전극(TSV)에 연결된 범프(Bump)가 비정상적으로 배치(Align)되어 형성된 경우이다. (B)를 참조하면, 제 2칩(140)의 관통 전극(TSV)에서 범프(Bump)가 생성되지 않은 경우이다. 따라서, (A),(B)를 참조하면 제 1칩(120) 및 제 2칩(140)의 관통 전극(TSV)에 연결된 범프(Bump)는 전기적으로 연결되지 못하거나, 전기적으로 연결된다 하더라도 그 저항값이 높아 관통 전극(TSV)의 교류(Alternating current;AC) 신호 전달 특성이 매우 저하되어 정상적인 신호 통신을 할 수 없다.
이러한 이유로 칩의 적층 패키지 이후에 관통 전극(TSV)의 교류(AC) 신호 전달 특성의 이상 유무를 판단할 필요가 있다. 만약, 관통 전극(TSV)의 직류(Direct current;DC) 신호 전달 특성에는 이상이 발견되지 않더라도, 교류(AC) 신호 전달 특성에 문제가 있다면 칩이 정상적으로 동작할 수 없기 때문이다. 이와 같은 문제점을 해결하기 위해 칩의 적층 패키지 이후에 관통 전극(TSV)의 교류(AC) 신호 전달 특성의 이상 유무를 판단하는 회로가 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 복수 칩의 적층 패키지 이후에 관통 전극(TSV)의 이상 유무를 판단하기 위한 반도체 장치를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치는, 적층된 다수의 칩을 관통하여 연결하는 기준 관통 전극과 다수의 노멀 관통 전극; 테스트 클록 신호가 상기 기준 관통 전극을 통과하는데 걸리는 지연량을 측정하여 기준 지연 정보를 생성하는 기준 지연 정보 생성부; 및 초기 테스트 신호를 상기 기준 지연 정보에 대응하는 지연량만큼 지연시킨 제1 테스트 신호와 상기 초기 테스트 신호를 상기 다수의 노멀 관통 전극에 각각 통과시킨 다수의 제2 테스트 신호를 각각 비교하여 상기 다수의 노멀 관통 전극에 대한 유효성 여부를 각각 판단하는 판단부를 구비할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작방법은, 적층된 다수의 칩을 관통하여 연결하는 기준 관통 전극과 다수의 노멀 관통 전극을 포함하는 반도체 장치의 동작방법에 있어서, 테스트 클록 신호가 상기 기준 관통 전극을 통과하는데 걸리는 지연량을 측정하여 기준 지연 정보를 생성하는 단계; 초기 테스트 신호를 상기 기준 지연 정보에 대응하는 지연량만큼 지연시켜 제1 테스트 신호를 생성하는 단계; 상기 초기 테스트 신호를 상기 다수의 노멀 관통 전극에 각각 통과시킨 다수의 제2 테스트 신호를 생성하는 단계; 및 상기 제1 테스트 신호를 기준으로 상기 다수의 제2 테스트 신호 각각에 대한 유효성 여부를 판단하는 단계를 포함할 수 있다.
제안된 실시예의 반도체 장치는 적층 패키지 이후에 관통 전극의 이상 유무를 판단하여 불필요한 공정 진행을 중단시키며, 반도체 장치의 생산 비용을 감소시킴으로써 생산량을 증가시킨다.
도1은 반도체 칩에 관통 전극(TSV) 생성 시 발생할 수 있는 문제점을 설명하기 위한 개략적인 단면도.
도2는 복수의 칩을 적층 시 관통 전극에서 나타날 수 있는 문제점을 설명하기 위한 개략적인 단면도.
도3은 본 발명의 반도체 장치의 블록 구성도.
도4는 도3의 상세 블록 구성도.
도5는 도3의 타이밍도.
도6은 도4의 가변 지연부의 회로도.
도7은 도4의 코드 생성부의 회로도.
도8은 도4의 유효 신호 출력부의 회로도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시예들을 첨부 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 반도체 장치의 블록 구성도이다.
도3을 참조하면, 반도체 장치(1000)는 기준 관통 전극(100), 다수의 노멀 관통 전극(200), 기준 지연 정보 생성부(300)와 판단부(400)로 구성될 수 있다.
기준 관통 전극(100)과 다수의 노멀 관통 전극(200)은 적층된 다수의 칩(미도시)을 관통하여 연결된다. 기준 관통 전극(100)은 제1 기준 관통 전극(REF_TSV1), 제2 기준 관통 전극(REF_TSV2)과 제3 기준 관통 전극(REF_TSV3)을 포함할 수 있다. 제1 기준 관통 전극(REF_TSV1)은 테스트 클록 신호(TCLK)를 통과시킨다. 제2 기준 관통 전극(REF_TSV2)은 제1 기준 관통 전극(REF_TSV1)을 통과한 신호가 통과하여 제1 지연 신호(R_1)를 출력한다. 제3 기준 관통 전극(REF_TSV3)은 초기 테스트 신호(TPULSE)를 통과시킨다. 예컨데, 제1 내지 제3 기준 관통 전극(REF_TSV1,REF_TSV2,REF_TSV3)은 서로 동일한 지연량을 갖는 관통 전극(TSV)이다. 기준 관통 전극(100)은 기존의 관통 전극(TSV)과 다르게 하나 이상의 홀을 더 형성하기 때문에 기준 관통 전극(100)에 대한 테스트의 안정성이 보장될 수 있다.
기준 지연 정보 생성부(300)는 테스트 클록 신호(TCLK)가 기준 관통 전극(100)을 통과하는데 걸리는 지연량을 측정하여 기준 지연 정보(T<0:N>)를 생성한다. 테스트 클록 신호(TCLK)는 신호 전달을 위한 클록 신호이다. 기준 지연 정보 생성부(300)는 테스트 클록 신호(TCLK)를 기준 관통 전극(100)에 통과시켜 노멀 관통 전극(TSV)의 테스트를 위한 이상적인 기준 지연량을 생성하는 것이다.
판단부(400)는 초기 테스트 신호(TPULSE)를 기준 지연 정보(T<0:N>)에 대응하는 지연량만큼 지연시킨 제1 테스트 신호(T_1)와 초기 테스트 신호(TPULSE)를 다수의 노멀 관통 전극(200)에 각각 통과시킨 다수의 제2 테스트 신호(T_2)를 각각 비교하여 다수의 노멀 관통 전극(200)에 대한 유효성 여부를 각각 판단한다. 예컨데, 초기 테스트 신호(TPULSE)는 다수의 관통 전극(TSV)의 테스트를 위한 임의의 신호로써, 펄스(pulse) 형태를 가진다.
기준 지연 정보 생성부(300)에서 제1 기준 관통 전극(REF_TSV1)과 제2 기준 관통 전극(REF_TSV2)으로 측정한 지연량만큼 초기 테스트 신호(TPULSE)를 지연시킨 제1 테스트 신호(T_1)와 다수의 노멀 관통 전극(200)을 통과시킨 제2 테스트 신호(T_2)를 비교한다. 따라서, 제2 테스트 신호(T_2)가 제1 테스트 신호(T_1)와 동일한 레벨인지 비교하므로써 관통 전극(TSV)의 이상 유무를 판단한다.
다음으로는 본 발명의 반도체 장치에 대해서 좀더 구체적으로 설명하고자 한다.
도4는 본 발명의 반도체 장치에 대한 상세 회로도이다.
도4를 참조하면, 반도체 장치(1000)는 기준 관통 전극(100), 다수의 노멀 관통 전극(200), 기준 지연 정보 생성부(300), 판단부(400), 전원 공급부(500)와 레플리카 지연부(600)로 구성될 수 있다.
전술하였듯이, 기준 관통 전극(100)과 다수의 노멀 관통 전극(200)은 적층된 다수의 칩(미도시)을 관통하여 연결된다. 기준 관통 전극(100)은 제1 기준 관통 전극(REF_TSV1), 제2 기준 관통 전극(REF_TSV2)과 제3 기준 관통 전극(REF_TSV3)을 포함할 수 있다. 예컨데, 제1 내지 제3 기준 관통 전극(REF_TSV1, REF_TSV2, REF_TSV3)은 서로 동일한 지연량을 갖는 관통 전극(TSV)이다. 제1 기준 관통 전극(REF_TSV1)은 테스트 클록 신호(TCLK)를 통과시킨다. 제2 기준 관통 전극(REF_TSV2)은 제1 기준 관통 전극(REF_TSV1)을 통과한 신호가 통과하여 제1 지연 신호(R_1)를 출력한다. 제3 기준 관통 전극(REF_TSV3)은 초기 테스트 신호(TPULSE)를 통과시킨다. 제2 기준 관통 전극(REF_TSV2)의 타단은 테스트 리셋 신호(TRESET)에 응답하는 NMOS 트랜지스터의 드레인과 연결된다. NMOS 트랜지스터는 테스트 리셋 신호(TRESET)를 게이트로 인가받아 제1 지연 신호(R_1)를 초기화한다.
기준 지연 정보 생성부(300)는 가변 지연부(310), 코드 생성부(330)와 위상 비교부(350)로 구성될 수 있다. 기준 지연 정보 생성부(300)는 테스트 클록 신호(TCLK)가 기준 관통 전극(100)을 통과하는데 걸리는 지연량을 측정하여 기준 지연 정보(T<0:N>)를 생성한다.
가변 지연부(310)는 코드 생성부(330)에서 전달된 디지털 코드(T<0:N>)에 응답하여 테스트 클럭 신호(TCLK)를 가변 지연시켜 제2 지연 신호(R_2)를 생성한다. 가변 지연부(310)에 대한 설명은 도6을 참조하여, 이후 설명하기로 한다.
코드 생성부(330)는 비교 신호(LOCK)에 응답하여 가변 지연부(310)의 지연량을 조절하기 위해 디지털 코드(T<0:N>)를 생성한다. 코드 생성부(330)는 테스트 클록 신호(TCLK)에 동기되어 비교 신호(LOCK)의 활성화 구간에서 디지털 코드(T<0:N>)가 설정된 순서대로 쉬프팅(Shifting)시킨다. 코드 생성부(330)는 비교 신호(LOCK)가 비활성화되는 것에 응답하여 디지털 코드(T<0:N>)에 대한 쉬프팅(Shifting) 동작을 중단한 뒤 그 값을 기준 지연 정보로서 출력한다. 자세한 설명은 도7을 참조하여, 이후 설명하기로 한다.
위상 비교부(350)는 제1 지연 신호(R_1)와 제2 지연 신호(R_2)의 위상을 비교하고, 비교 결과에 따라 비교 신호(LOCK)의 값을 설정한다. 위상 비교부(350)는 데이터단(D), 출력단(Q), 클럭단(CLK), 리셋단(RST)을 구비하는 디-플립플롭(D-FF)으로 구성할 수 있다. 데이터단(D)은 제1 지연 신호(R_1)을 인가받는다. 클럭단(CLK)은 제2 지연 신호(R_2)를 인가받는다. 디-플립플롭(D-FF)은 제2 지연 신호(R_2)에 동기되어 데이터 단(D)로 인가받는 제1 지연 신호(R_1)를 출력단(Q)로 출력한다. 출력된 신호는 비교 신호(LOCK)로서 코드 생성부(330)으로 전달된다.
즉, 기준 지연 정보 생성부(300)는 제1 지연 신호(R_1)과 제2 지연 신호(R_2)의 위상이 동일할 때까지 반복 비교하는 네거티브 피드백(Negative Feedback) 동작을 수행한다.
판단부(400)는 가변 지연부(410), 논리 레벨 비교부(430), 유효 신호 출력부(450)와 추가 지연부(470)로 구성될 수 있다. 판단부(400)는 초기 테스트 신호(TPULSE)를 기준 지연 정보(T<0:N>)에 대응하는 지연량만큼 지연시킨 제1 테스트 신호(T_1)와 초기 테스트 신호(TPULSE)를 다수의 노멀 관통 전극(200)에 각각 통과시킨 다수의 제2 테스트 신호(T_2)를 각각 비교하여 다수의 노멀 관통 전극(200)에 대한 유효성 여부를 각각 판단한다.
가변 지연부(410)는 기준 지연 정보(T<0:N>)에 대응하는 가변 지연량만큼 초기 테스트 신호(TPULSE)를 지연시켜 제1 테스트 신호(T_1)로서 출력한다. 가변 지연부(410)에 대한 자세한 설명은 도6을 참조하여, 이후 설명하기로 한다.
논리 레벨 비교부(430)는 제1 테스트 신호(T_1)와 다수의 제2 테스트 신호(T_2)의 논리 레벨을 각각 비교하여 다수의 유효 신호(D<0:N>)를 생성한다. 논리 레벨 비교부(430)는 다수의 디-플립플롭(D-FF)으로 구성될 수 있다. 각각의 디-플립플롭(D-FF)은 각각 데이터 단(D), 클럭단(CLK), 출력단(Q)과 리셋단(RST)으로 구성된다. 디-플립플롭(D-FF)은 다수의 제2 테스트 신호(T_2)를 데이터 단(D)으로 인가받으며, 제1 테스트 신호(T_1)를 클럭단(CLK)으로 인가받는다. 디-플립플롭(D-FF)은 제1 테스트 신호(T_1)에 동기되어 제2 테스트 신호(T_2)를 제1 테스트 신호(T_1)와 비교하여 유효 신호(D<0:N>)로서 출력한다.
유효 신호 출력부(450)는 병렬로 생성된 다수의 유효 신호(D<0:N>)를 모니터링 클록 신호(TCLK_S)에 따라 직렬화하여 출력한다. 모니터링 클록 신호(TCLK_S)는 다수의 유효 신호(D<0:N>)를 직렬화하여, 테스트 결과로서 모니터링하기 위한 쉬프팅 클록 신호가 된다. 예컨데, 모니터링 클록 신호(TCLK_S)는 임의의 클록 신호이거나 테스트 클록 신호(TCLK)를 일정 시간 지연시킨 뒤 모니터링 클록 신호(TCLK_S)로서 이용할 수 있다. 유효 신호 출력부(450)에 대한 구체적인 설명은 도8을 참조하여, 이후 설명하기로 한다.
추가 지연부(470)는 제1 테스트 신호(T_1)와 다수의 제2 테스트 신호(T_2)의 비교를 위한 제1 테스트 신호(T_1)의 지연 마진을 설정한다. 여기서 추가 지연부(470)는 제2 테스트 신호(T_2)의 비교에서 테스트 페일(Fail)이 발생하지 않도록 제1 테스트 신호(T_1)를 일정 시간(t)만큼 지연시켜 허용 가능한 마진을 두는 역할을 한다.
전원 공급부(500)는 제3 기준 관통 전극(REF_TSV3)을 통과하는 신호에 응답하여 다수의 노멀 관통 전극(200)으로 전류를 공급한다. 전원 공급부(500)는 인버터(Inverter)와 다수의 PMOS 트랜지스터(Transistor)로 구성될 수 있다. 인버터(Inverter)는 다수의 PMOS 트랜지스터(Transistor)의 게이트와 연결된다. 다수의 PMOS 트랜지스터(Transistor)의 소스는 전원 전압(VDD)과 연결되며, 드레인은 다수의 노멀 관통 전극(200)의 일단과 각각 연결된다. 제3 기준 관통 전극(REF_TSV3)을 통과한 신호는 인버터(Inverter)를 지나 다수의 PMOS 트랜지스터(Transistor)의 게이트로 인가된다. 다수의 PMOS 트랜지스터(Transistor)는 제3 기준 관통 전극(REF_TSV3)을 통과한 신호에 응답하여 전원 전압(VDD)을 각각 다수의 노멀 관통 전극(200)으로 공급하여 전류 패스가 형성된다. 형성된 전류 패스에 의해 전류는 다수의 노멀 관통 전극(200)에 공급된다. 즉, 다수의 노멀 관통 전극(200)은 다수의 PMOS 트랜지스터(Transistor)와 연결되어 있기 때문에, 노멀 동작 시에는 적층된 칩 간의 신호를 전달하고, 임의의 테스트 신호에 응답하여 테스트 모드 시에는 전원 공급부(500)에 의해서 전류를 공급받아 테스트 동작을 수행하게 된다.
다수의 노멀 관통 전극(200)의 타단은 다수의 제2 테스트 신호(T_2)의 초기화를 위한 각각 NMOS 트랜지스터(Transistor)의 드레인과 연결된다. NMOS 트랜지스터(Transistor)는 테스트 리셋 신호(TRESET)를 게이트로 인가받아 제2 테스트 신호(T_2)를 초기화한다.
레플리카 지연부(600)는 전원 공급부(500)의 동작 지연량에 대응하는 지연량을 가진 지연부로서, 제1 기준 관통 전극(REF_TSV1)과 제2 기준 관통 전극(REF_TSV2) 사이에 연결된다. 레플리카 지연부(600)는 전원 공급부(500) 내에서 인버터(INVERTER), 다수의 PMOS 트랜지스터와 신호의 라인 지연(line delay)으로 발생할 수 있는 지연량을 등가적으로 모델링한 지연부이다.
반도체 장치(1000)의 전반적인 동작에 대해 설명하고자 한다.
먼저, 테스트 클록 신호(TCLK)는 제1 기준 관통 전극(REF_TSV1)과 기준 지연 정보 생성부(300)로 인가된다. 그 중 제1 기준 관통 전극(REF_TSV1)으로 인가되는 테스트 클록 신호(TCLK)는 제1 기준 관통 전극(REF_TSV1)을 통과한 후 레플리카 지연부(600)를 통과하고, 이어서 제2 기준 관통 전극(REF_TSV2)을 통과하여 제1 지연 신호(R_1)로서 출력된다. 즉, 테스트 클록 신호(TCLK)는 제1 기준 관통 전극(REF_TSV1), 레플리카 지연부(600), 제2 기준 관통 전극(REF_TSV2)을 순차적으로 통과하면서 각각 지연되어 제1 지연 신호(R_1)로서 출력된다.
또한, 기준 지연 정보 생성부(300)로 인가된 테스트 클록 신호(TCLK)는 가변 지연부(310)로 인가된다. 가변 지연부(310)는 코드 생성부(330)에서 생성된 디지털 코드(T<0:N>)에 의해 테스트 클록 신호(TCLK)를 지연시킨다. 가변 지연부(310)에서 지연된 출력 신호는 제2 지연 신호(R_2)가 된다.
제1 지연 신호(R_1)와 제2 지연 신호(R_2)는 위상 비교부(350)로 인가되고, 제1 지연 신호(R_1)와 제2 지연 신호(R_2)의 위상을 비교하여 활성화된 비교 신호(LOCK)을 출력한다. 제1 지연 신호(R_1)가 제2 지연 신호(R_2)와 위상이 동일한 경우, 비교 신호(LOCK)가 비활성화되며, 쉬프팅 동작이 중단된 코드 생성부(330)에서 출력되는 디지털 코드(T<0:N>)가 기준 지연 정보로서 출력된다. 따라서, 기준 지연 정보는 제1 기준 관통 전극(REF_TSV1)과 레플리카 지연부(500), 제2 기준 관통 전극(REF_TSV2)을 통과시켜 생성된 정보로서 다수의 노멀 관통 전극(200)에 대한 기준 지연량이 되는 것이다. 디지털 코드(T<0:N>)의 형태를 가진 기준 지연 정보는 판단부(400) 내의 가변 지연부(410)로 전달된다.
초기 테스트 신호(TPULSE)는 제3 기준 관통 전극(REF_TSV3)과 가변 지연부(410)로 인가된다. 가변 지연부(410)로 인가된 초기 테스트 신호(TPULSE)는 기준 지연 정보(T<0:N>)에 대응하는 지연량만큼 지연시킨다. 이 신호는 추가 지연부(470)로 인가되어 일정 시간(t)만큼 더 지연되어 제1 테스트 신호(T_1)로서 논리 레벨 비교부(430)로 전달된다.
초기 테스트 신호(TPULSE)는 제3 기준 관통 전극(REF_TSV3)을 지나 전원 공급부(500)로 인가된다. 제3 기준 관통 전극(REF_TSV3)을 통과한 초기 테스트 신호(TPULSE)에 응답하여 다수의 노멀 관통 전극(200)은 각각 전류가 흐르게 된다. 다수의 노멀 관통 전극(200)을 통과한 전류는 다수의 제2 테스트 신호(T_2)로서 논리 레벨 비교부(430)로 인가된다.
논리 레벨 비교부(430)는 기준 지연 정보(T<0:N>)에 대응한 지연량을 가진 제1 테스트 신호(T_1)에 동기되어 다수의 제2 테스트 신호(T_2)의 논리 레벨을 다수의 유효 신호(D<0:n>)로서 출력한다.
따라서 출력한 유효 신호(D<n>)가 제1 테스트 신호(T_1)의 논리 레벨과 동일하지 않을 경우 비정상적인 교류(AC) 신호 전달 특성을 가진 노멀 관통 전극(TSV)로 판단할 수 있다. 제 1 테스트 신호(T_1)는 기준 지연 정보(T<0:N>)에 대응하는 지연량만큼 초기 테스트 신호(TPULSE)를 지연시켜 생성된 신호이기 때문에 제1 테스트 신호(T_1)와 노멀 관통 전극(TSV)을 통과한 제2 테스트 신호(T_2)를 비교함으로써 노멀 관통 전극(TSV)의 이상 유무를 판단한다.
도5는 본 발명의 반도체 장치(1000)의 판단부(400)에 대한 타이밍도이다.
도5를 참조하면,도5의 (A)는 노멀 관통 전극(TSV)의 교류(AC) 신호 전달 특성이 정상적인 경우이다. 전술하였듯이, 기준 지연 정보 생성부(300)에서 생성된 기준 지연 정보인 디지털 코드(T<0:N>)는 판단부(400) 내의 가변 지연부(410)로 입력된다. 따라서, 기준 지연 정보(T<0:N>)에 대응하는 지연량을 가진 제1 테스트 신호(T_1)의 위상은 노멀 관통 전극(TSV)을 통과한 제2 테스트 신호(T_2)의 위상보다 같거나 늦은 관계에 있다. 제1 테스트 신호(T_1)는 추가 지연부를 통해서 테스트 페일(Fail)을 방지하기 위하여 일정 시간(t)만큼 지연된다. 이미 기준 지연 정보 생성부(300)에서 제1 지연 신호(R_1)와 제2 지연 신호(R_2)의 위상이 같도록 매칭되었다. 따라서, 노멀 관통 전극(TSV)이 정상이라면 제1 테스트 신호(T_1)와 제2 테스트 신호(T_2)는 같은 위상 관계가 성립하게 된다. 지연시간(t) 이후에 제1 테스트 신호(T_1)와 비교하여 제2 테스트 신호(T_2)의 논리 레벨이 '하이'이기 때문에 유효 신호(D<0>)는 '하이'로 출력된다.
도5의 (B)는 노멀 관통 전극(TSV)의 교류(AC) 신호 전달 특성이 비정상적인 경우이다. 제2 테스트 신호(T_2)가 일정 시간(t) 지연된 제1 테스트 신호(T_1)와 비교하여 서로 상이한 논리 레벨이므로 유효 신호(D<0>)는 '로우'로 출력된다. 노멀 관통 전극(TSV)의 교류(AC) 신호 전달 특성이 비정상적임을 판별한다.
도6은 본 발명의 반도체 장치(1000)의 기준 지연 정보 생성부(300) 및 판단부(400) 내의 가변 지연부에 대한 회로도이다.
도6을 참조하면, 기준 지연 정보 생성부(300) 및 판단부(400) 내의 가변 지연부(310,410)는 동일한 구조를 갖는다. 가변 지연부(310,410)는 딜레이 체인을 이루는 인버터(Inverter)와 디지털 코드(T<0:N>)에 응답하는 NMOS 트랜지스터(Transistor) 및 NMOS 캐패시터(Capacitor)로 구성될 수 있다. 각각의 NMOS 트랜지스터(Transistor)의 드레인은 딜레이 체인 인버터(Inverter)의 사이에 노드로 연결된다. NMOS 트랜지스터(Transistor)의 소스는 NMOS 캐패시터(Capacitor)와 연결된다. 디지털 코드(T<0:N>)가 모두 '로우'가 되면 입력 신호(IN)의 딜레이 체인 인버터(Inverter)의 지연은 가장 작은 상태가 된다. 디지털 코드(T<0:N>)가 순차적으로 '하이'가 됨에 따라서 인버터(INVERTER)의 노드에 캐패시턴스(Capacitance)가 증가함에 따라 입력 신호(IN)의 지연은 점점 커지게 된다. 또한, 가변 지연부(310,410)는 본 발명과 같이 게이트 딜레이를 활용한 능동 소자를 사용하거나 저항 혹은 캐패시터 등을 사용하는 수동 소자를 이용하여 지연을 조절할 수 있다.
도7은 반도체 장치(1000)의 코드 생성부(330)에 대한 회로도이다.
도7을 참조하면, 코드 생성부(330)는 다수의 디-플립플롭(D-FF)과 앤드 게이트(AND), 인버터(Inverter)로 구성된다. 각 디-플립플롭(D-FF)은 데이터단(D), 클록단(CLK), 출력단(Q) 및 리셋단(RST)로 구성된다. 각 디-플립플롭(D-FF)의 출력단(Q)은 다음 디-플립플롭(D-FF)의 데이터단(D)으로 인가된다. 첫 번째 디-플립플롭(D-FF)의 입력은 특정 레벨('하이' 또는 '로우')로 설정된다. 각 디-플립플롭(D-FF)의 클럭단(CLK)은 앤드 게이트(AND)와 연결된다. 리셋단(RST)은 테스트 리셋 신호(TRESET)와 연결되어 테스트 리셋 시에 다수의 디-플립플롭(D-FF)을 초기화시킨다. 클럭단(CLK)은 앤드 게이트(AND)로 반전된 테스트 클럭 신호(TCLKb)와 인버터(Inverter)에 의해 위상이 반전된 비교 신호(LOCK)가 인가된다. 클럭단(CLK)의 신호는 비교 신호(LOCK)에 의해 제어된다. 비교 신호(LOCK)가 활성화가 되면 반전된 테스트 클럭 신호(TCLKb)는 앤드 게이트(AND)를 지나 디-플립플롭(D-FF)의 클럭단(CLK)으로 전달되어 데이터단(D)의 입력 신호가 출력된다. 출력한 신호(T<0>)는 다음 디-플립플롭(D-FF)의 입력으로 들어가고 클럭단(CLK)에 동기되어 출력 신호(T<1>)로 출력된다. 따라서 다수의 디-플립플롭(D-FF)의 출력단(Q)의 출력 신호(T<0:N>)는 클럭단(CLK)의 신호에 동기되어 데이터단(D)의 신호를 쉬프팅(Shifting)하여 출력한 신호가 된다. 비교 신호(LOCK)가 비활성화이면 반전된 테스트 클럭 신호(TCLKb)는 앤드 게이트(AND)를 통과하지 못하기 때문에 쉬프팅(Shifting) 동작이 중단된다. 본 발명의 반도체 장치(1000)에서 코드 생성부(330)는 다수의 디-플립플롭(D-FF)으로 구성되지만 입력되는 신호를 클럭 신호에 동기시켜 일정 간격마다 쉬프팅시켜 출력하는 수단이라면 본 발명에 적용 가능하다.
도8은 반도체 장치(1000)의 유효 신호 출력부(450)에 대한 회로도이다.
도8을 참조하면, 유효 신호 출력부(450)는 다수의 디-플립플롭(D-FF)과 인버터(Inverter)로 구성될 수 있다. 디-플립플롭(D-FF)은 데이터 단(D), 클럭단(CLK), 리셋단(RST), 설정단(SET)으로 신호를 입력받으며, 출력단(Q)으로 신호를 출력한다. 클럭단(CLK)은 디-플립플롭(D-FF)에 입력되는 데이터단(D)의 신호를 출력단(Q)으로 전달시키는 역할을 한다. 클럭단(CLK)은 테스트 결과를 출력시에 사용하는 모니터링 클록 신호(TCLK_S)를 입력받는다. 리셋단(RST)은 논리 레벨 비교부(430)에서 출력한 유효 신호(D<0:n>)가 인버터(Inverter)를 통해 위상이 반전되어 입력된다. 설정단(SET)은 논리 레벨 비교부(430)에서 출력한 유효 신호(D<0:n>)가 입력된다. 리셋단(RST)과 설정단(SET)은 출력단(Q)의 신호를 초기화하기 위한 신호이다. 리셋단(RST)의 신호가 '하이' 레벨이면 출력단(Q)의 초기값은 '로우'가 되며, 설정단(SET)의 신호가 '하이' 레벨이면 출력단(Q)의 초기값은 '하이'가 된다. 논리 레벨 비교부(430)에서 출력한 다수의 유효 신호(D<0:n>)가 리셋단(RST)과 설정단(SET)의 값을 결정한다. 결정된 값들은 클럭단(CLK)으로 입력되는 모니터링 클록 신호(TCLK_S)에 의해 쉬프팅(Shifting)되어 연속적으로 모니터링할 수 있는 직렬화된 신호(OUT)로써 출력한다. 예컨대, 전술한 실시예에서는 다수의 디-플립플롭(D-FF)으로 구성되지만, 본 발명은 입력되는 다수의 신호를 클록 신호에 동기되어 일정 간격으로 쉬프팅시키는 수단이라면 본 발명에 적용 가능하다. 뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 바와 같이, 반도체 장치(1000)는 관통 전극(TSV)의 이상 유무를 판별하는 것이 가능하며, 이 결과를 이용하는 메모리 장치의 신뢰성을 높여줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
120 : 제 1 칩
140 : 제 2 칩
100 : 기준 관통 전극
200 : 다수의 노멀 관통 전극
300 : 기준 지연 정보 생성부
310 : 가변 지연부
330 : 코드 생성부
350 : 위상 비교부
400 : 판단부
410 : 가변 지연부
430 : 논리 레벨 비교부
450 : 유효 신호 출력부
470 : 추가 지연부
500 : 전원 공급부
600 : 레플리카 지연부
1000 : 반도체 장치

Claims (18)

  1. 적층된 다수의 칩을 관통하여 연결하는 기준 관통 전극과 다수의 노멀 관통 전극;
    테스트 클록 신호가 상기 기준 관통 전극을 통과하는데 걸리는 지연량을 측정하여 기준 지연 정보를 생성하는 기준 지연 정보 생성부; 및
    초기 테스트 신호를 상기 기준 지연 정보에 대응하는 지연량만큼 지연시킨 제1 테스트 신호와 상기 초기 테스트 신호를 상기 다수의 노멀 관통 전극에 각각 통과시킨 다수의 제2 테스트 신호를 각각 비교하여 상기 다수의 노멀 관통 전극에 대한 유효성 여부를 각각 판단하는 판단부
    를 구비하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 기준 관통 전극은,
    상기 테스트 클록 신호가 통과하는 제1 기준 관통 전극;
    상기 제1 기준 관통 전극을 통과한 신호가 통과하여 제1 지연 신호로서 출력되는 제2 기준 관통 전극; 및
    상기 초기 테스트 신호가 통과하는 제3 기준 관통 전극
    을 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제1 내지 제3 기준 관통 전극은,
    서로 동일한 지연량을 갖는 것
    을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제 3 기준 관통 전극을 통과하는 신호에 응답하여 상기 다수의 노멀 관통 전극으로 전류를 공급하기 위한 전원 공급부
    를 더 구비하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 전원 공급부의 동작 지연량에 대응하는 지연량을 가지며, 상기 제1 기준 관통 전극과 상기 제2 기준 관통 전극 사이에 연결되는 레플리카 지연부
    를 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 기준 지연 정보 생성부는,
    디지털 코드에 응답하여 상기 테스트 클록 신호를 가변 지연시켜 제2 지연 신호를 생성하는 가변 지연부;
    비교 신호에 응답하여 상기 가변 지연부의 지연량을 조절하기 위해 상기 디지털 코드를 생성하는 코드 생성부; 및
    상기 제1 지연 신호와 상기 제2 지연 신호의 위상을 비교하고, 비교 결과에 따라 상기 비교 신호의 값을 설정하기 위한 위상 비교부
    를 구비하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 코드 생성부는,
    상기 비교 신호의 활성화 구간에서 상기 디지털 코드가 설정된 순서대로 쉬프팅시키고, 상기 비교 신호가 비활성화되는 것에 응답하여 상기 디지털 코드에 대한 쉬프팅 동작을 중단한 뒤 그 값을 상기 기준 지연 정보로서 출력하는 것
    을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 판단부는,
    상기 기준 지연 정보에 대응하는 가변 지연량만큼 상기 초기 테스트 신호를 지연시켜 상기 제1 테스트 신호로서 출력하는 가변 지연부; 및
    상기 제1 테스트 신호와 상기 다수의 제2 테스트 신호의 논리 레벨을 각각 비교하여 다수의 유효 신호를 생성하는 논리 레벨 비교부
    를 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 판단부는,
    상기 논리 레벨 비교부에서 병렬로 생성된 상기 다수의 유효 신호를 모니터링 클록 신호에 따라 직렬화하여 출력하기 위한 유효신호 출력부
    를 더 구비하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 판단부는,
    상기 가변 지연부에서 출력된 상기 제1 테스트 신호를 설정된 지연량만큼 추가로 지연시켜 상기 논리 레벨 비교부에 전달하기 위한 추가 지연부
    를 더 구비하는 반도체 장치.
  11. 적층된 다수의 칩을 관통하여 연결하는 기준 관통 전극과 다수의 노멀 관통 전극을 포함하는 반도체 장치의 동작방법에 있어서,
    테스트 클록 신호가 상기 기준 관통 전극을 통과하는데 걸리는 지연량을 측정하여 기준 지연 정보를 생성하는 단계;
    초기 테스트 신호를 상기 기준 지연 정보에 대응하는 지연량만큼 지연시켜 제1 테스트 신호를 생성하는 단계;
    상기 초기 테스트 신호를 상기 다수의 노멀 관통 전극에 각각 통과시킨 다수의 제2 테스트 신호를 생성하는 단계; 및
    상기 제1 테스트 신호를 기준으로 상기 다수의 제2 테스트 신호 각각에 대한 유효성 여부를 판단하는 단계
    를 포함하는 반도체 장치의 동작방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 기준 관통 전극은,
    제1 내지 제3 기준 관통 전극을 포함하고,
    상기 제1 내지 제3 기준 관통 전극은 서로 동일한 지연량을 갖는 것
    을 특징으로 하는 반도체 장치의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 기준 지연 정보를 생성하는 단계는,
    상기 제1 기준 관통 전극에 상기 테스트 클록 신호를 통과시키는 단계;
    상기 제2 기준 관통 전극에 상기 제1 기준 관통 전극을 통과한 신호를 통과시켜 제1 지연 신호를 생성하는 단계;
    디지털 코드에 응답하여 상기 테스트 클록 신호를 가변 지연시켜 제2 지연 신호를 생성하는 가변 지연 단계;
    비교 신호에 응답하여 상기 가변 지연 단계의 지연량을 조절하기 위해 상기 디지털 코드를 생성하는 단계; 및
    상기 제1 지연 신호와 상기 제2 지연 신호의 위상을 비교하고, 비교 결과에 따라 상기 비교 신호의 값을 설정하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 디지털 코드를 생성하는 단계는,
    상기 비교 신호의 활성화 구간에서 상기 디지털 코드를 설정된 순서대로 쉬프팅시키고, 상기 비교 신호가 비활성화되는 것에 응답하여 상기 디지털 코드에 대한 쉬프팅 동작을 중단한 뒤 그 값을 상기 기준 지연 정보로서 출력하는 것
    을 특징으로 하는 반도체 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 다수의 제2 테스트 신호를 생성하는 단계는,
    상기 제3 기준 관통 전극에 상기 초기 테스트 신호를 통과시키는 단계; 및
    상기 다수의 노멀 관통 전극에 상기 제3 기준 관통 전극을 통과한 신호를 각각 통과시켜 상기 다수의 제2 테스트 신호를 생성하는 것
    을 특징으로 하는 반도체 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 유효성 여부를 판단하는 단계는,
    상기 기준 지연 정보에 대응하는 가변 지연량만큼 상기 초기 테스트 신호를 지연시켜 상기 제1 테스트 신호로서 출력하는 가변 지연 단계; 및
    상기 제1 테스트 신호와 상기 다수의 제2 테스트 신호의 논리 레벨을 각각 비교하여 다수의 유효 신호를 생성하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 유효성 여부를 판단하는 단계는,
    상기 가변 지연 단계가 수행된 이후 상기 다수의 유효 신호를 생성하는 단계가 수행되기 이전에 상기 제1 테스트 신호를 설정된 지연량만큼 추가로 더 지연시키는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 유효성 여부를 판단하는 단계는,
    병렬로 생성된 상기 다수의 유효 신호를 모니터링 클록 신호에 따라 직렬화하여 출력하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
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