KR102468687B1 - 집적회로 칩 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

반도체 장치는, 제1집적회로 칩; 제2집적회로 칩; 상기 제1집적회로 칩과 상기 제2집적회로 칩 간에 형성된 다수의 기준 관통 전극들; 및 상기 제1집적회로 칩과 상기 제2집적회로 칩 간에 형성된 관통 전극을 포함하고, 상기 제1집적회로 칩은 상기 다수의 기준 관통 전극들 각각으로 기준 전류를 소싱하기 위한 다수의 기준 소싱 회로; 및 상기 관통 전극으로 상기 기준 전류를 소싱하기 위한 소싱 회로를 포함하고, 상기 제2집적회로 칩은 상기 다수의 기준 관통 전극들 각각으로부터 전류를 싱킹하기 위한 다수의 기준 싱킹 회로들; 상기 다수의 기준 관통 전극들을 전기적으로 연결하는 라인; 상기 라인의 전압을 이용해 다수의 비교 전압들을 생성하는 비교 전압 생성 회로; 상기 관통 전극으로부터 전류를 싱킹하기 위한 싱킹 회로; 및 상기 관통 전극의 전압과 상기 다수의 비교 전압들을 비교하는 비교 회로를 포함할 수 있다.

Description

집적회로 칩 및 이를 포함하는 반도체 장치 {INTEGRATED CIRCUIT CHIP AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 특허 문헌은 집적회로 칩 및 다수의 집적회로 칩을 포함하는 반도체 장치에 관한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 반도체 메모리는 그 용량 및 속도가 모두 증가하고 있는 추세이다. 그리고, 더 좁은 면적 안에 더 많은 용량의 메모리를 실장하고, 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.
또한, 메모리의 집적도 향상을 위하여, 기존의 평면 배치(two-dimensional, 2D) 방식에서 복수의 메모리 칩을 적층한 입체 구조(three-dimentional, 3D) 배치 기술이 응용되기 시작했다. 고집적 및 고용량의 메모리 요구 추세에 따라, 메모리 칩의 3D 배치 구조를 이용하여 용량을 증가시키며 동시에 반도체 칩 사이즈를 감소시켜 집적도를 향상시키는 구조가 요구될 수 있다.
이런 입체 구조 배치 기술로 TSV(Through Silicon Via) 방식이 사용되고 있다. TSV 방식은 모듈 상에서 콘트롤러와의 거리에 따른 전송속도 열화, 데이터 대역폭의 취약점, 패키지 상의 변수에 따라 발생하는 전송 속도 열화를 극복하기 위한 대안으로 사용되고 있다. TSV 방식은 복수 개의 메모리 칩을 관통하는 경로를 생성하고, 경로에 전극을 형성함으로써 적층된 칩들 간의 통신을 수행한다.
만약에, TSV에 불량이 발생하는 경우에는 반도체 패키지 내부에 적층된 모든 칩들을 사용 불가능하게 된다. 매우 작은 소자인 TSV의 불량에 의해 칩들이 사용 불가능하게 되는 것은 큰 비용의 낭비를 초래하게 되므로, TSV 불량을 정확하게 판별할 수 있는 기술이 요구된다.
본 발명의 실시예들은, 관통 전극의 불량을 정확하게 판별할 수 있는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는, 제1집적회로 칩; 제2집적회로 칩; 상기 제1집적회로 칩과 상기 제2집적회로 칩 간에 형성된 다수의 기준 관통 전극들; 및 상기 제1집적회로 칩과 상기 제2집적회로 칩 간에 형성된 관통 전극을 포함하고, 상기 제1집적회로 칩은 상기 다수의 기준 관통 전극들 각각으로 기준 전류를 소싱하기 위한 다수의 기준 소싱 회로; 및 상기 관통 전극으로 상기 기준 전류를 소싱하기 위한 소싱 회로를 포함하고, 상기 제2집적회로 칩은 상기 다수의 기준 관통 전극들 각각으로부터 일정 전류를 싱킹하기 위한 다수의 기준 싱킹 회로들; 상기 다수의 기준 관통 전극들을 전기적으로 연결하는 라인; 상기 라인의 전압을 이용해 다수의 비교 전압들을 생성하는 비교 전압 생성 회로; 상기 관통 전극으로부터 상기 일정 전류를 싱킹하기 위한 싱킹 회로; 및 상기 관통 전극의 전압과 상기 다수의 비교 전압들을 비교하는 비교 회로를 포함할 수 있다.
본 발명의 일실시예에 따른 집적회로 칩은, 다수의 기준 관통 전극들 각각으로부터 일정 전류를 싱킹하기 위한 다수의 기준 싱킹 회로들; 상기 다수의 기준 관통 전극들을 전기적으로 연결하는 라인; 상기 라인의 전압을 이용해 다수의 비교 전압들을 생성하는 비교 전압 생성 회로; 관통 전극으로부터 상기 일정 전류를 싱킹하기 위한 싱킹 회로; 및 상기 관통 전극의 전압과 상기 다수의 비교 전압들을 비교하는 비교 회로를 포함할 수 있다.
본 발명의 실시예들에 따르면, 관통 전극의 불량을 정확하게 판별할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 장치(100)의 구성도
도 2는 기준 관통 전극 관련 블록(130)의 일실시예 구성도.
도 3은 비교 전압 생성 회로(140)의 일실시예 구성도.
도 4는 비교 회로(150)의 일실시예 구성도.
도 5는 제어 회로(160)의 동작을 도시한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 주의하여야 한다.
도 1은 본 발명의 일실시예에 따른 반도체 장치(100)의 구성도이다.
도 1을 참조하면, 반도체 장치(100)는 상층의(upper) 집적회로 칩(110), 하층의(lower) 집적회로 칩(120), 기준 관통 전극 관련 블록(130), 관통 전극들(TSV_0~TSV_N-1), 다수의 소싱 회로들(111_0~111_N-1), 다수의 싱킹 회로들(121_0~121_N-1), 송수신 회로들(112_0~112_N-1, 122_0~122_N-1), 비교 전압 생성 회로(140), 비교 회로(150), 제어 회로(160) 및 출력 회로(170)를 포함할 수 있다.
상층의 집적회로 칩(110)은 하층의 집적회로 칩(120) 위에 적층되어 관통 전극들(TSV_0~TSV_N-1)을 이용해 하층의 집적회로 칩(120)과 신호들을 송수신할 수 있다. 도 1에서는 하층의 집적회로 칩(120) 위에 1개의 집적회로 칩(110)이 적층된 것을 예시했지만, 하층의 집적회로 칩(120)위에는 다수개의 집적회로 칩들이 적층될 수도 있으며, 그 중 하나의 집적회로 칩이 상층의 집적회로 칩(110)과 같이 구성될 수도 있다. 다수개의 집적회로 칩들이 적층되어 형성되는 반도체 장치(100)의 예로는 HBM(High Bandwidth Memory)이 있다. 반도체 장치(100)가 HBM 등의 메모리뿐만이 아니라 전혀 다른 종류의 집적회로 칩들이 적층되어 형성될 수도 있음은 당연하다.
상층의 집적회로 칩(110)은 송수신 회로들(112_0~112_N-1)를 이용해 관통 전극들(TSV_0~TSV_N-1)과 신호들을 송수신하며, 하층의 집적회로 칩(120)은 송수신 회로들(122_0~122_N-1)을 이용해 관통 전극들(TSV_0~TSV_N-1)과 신호들을 송수신할 수 있다. 결국, 상층의 집적회로 칩(110)의 송수신 회로들(112_0~112_N-1)과 하층의 집적회로 칩(120)의 송수신 회로들(122_0~122_N-1)이 관통 전극들(TSV_0~TSV_N-1)을 통해 신호들을 송수신할 수 있다. 송수신 회로들(112_0~112_N, 122_0~122_N-1)은 관통 전극들(TSV_0~TSV_N-1)의 결함(defect)을 검출하기 위한 동작시에는 비활성화될 수 있다. 관통 전극들(TSV_0~TSV_N-1)의 개수는 1개일 수도 수십에서 수백개일 수도 또는 수천개일 수도 있다. 즉, N은 1이상의 임의의 정수일 수 있다.
기준 관통 전극 관련 블록(130), 다수의 소싱 회로들(111_0~111_N-1), 다수의 싱킹 회로들(121_0~121_N-1), 비교 전압 생성 회로(140), 비교 회로(150), 제어 회로(160) 및 출력 회로(170)는 관통 전극들(TSV_0~TSV_N-1)의 결함을 검출하기 위한 구성들인데, 이하에서는 이에 대해 알아보기로 한다.
기준 관통 전극 관련 블록(130)은 관통 전극들(TSV_0~TSV_N-1)의 결함 판단의 기준이 되는 기준전압(VREF)을 생성하기 위한 블록이다. 도 2는 기준 관통 전극 관련 블록(130)의 일실시예 구성도이다. 도 2를 참조하면, 기준 관통 전극 관련 블록(130)은 다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3), 다수의 기준 소싱 회로(210_0~210_3), 다수의 기준 싱킹 회로들(220_0~220_3) 및 라인들(211, 221)을 포함할 수 있다.
다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)은 상층의 집적회로 칩(110)과 하층의 집적회로 칩(120) 간에 형성될 수 있다. 다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)은 관통 전극들(TSV_0~TSV_N-1)의 결함 검출의 기준이되는 관통 전극들일 수 있다.
다수의 기준 소싱 회로들(210_0~210_3)은 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)가 하이로 활성화되면 활성화되어 기준 관통 전극들(TSV_REF_0~TSV_REF_3) 각각으로 기준 전류(IREF)를 소싱(sourcing)할 수 있다. 인버터(201)는 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)를 반전해 다수의 기준 소싱 회로들(210_0~210_3)로 전달할 수 있으며, 다수의 기준 소싱 회로들(210_0~210_3) 각각은 PMOS 트랜지스터를 포함할 수 있다. 다수의 기준 소싱 회로들(210_0~210_3) 각각이 소싱하는 전류량을 동일하게 하기 위해 PMOS 트랜지스터들(210_0~210_3)의 사이즈는 동일할 수 있다.
다수의 기준 싱킹 회로들(220_0~220_3)은 다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)로부터 전류를 싱킹할 수 있다. 다수의 기준 싱킹 회로들(220_0~220_3) 각각은 NMOS 트랜지스터를 포함할 수 있다. NMOS 트랜지스터들(220_0~220_3)은 소스에 접지단이 연결되고 게이트와 드레인이 다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)에 연결될 수 있다. 다수의 기준 싱킹 회로들의 전류 싱킹(sinking) 능력을 동일하게 하기 위해 NMOS 트랜지스터들(220_0~220_3)의 사이즈는 동일할 수 있다.
라인(211)은 상층 집적회로 칩(110)에서 다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)을 전기적으로 연결하고, 라인(221)은 하층 집적회로 칩(120)에서 다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)을 전기적으로 연결할 수 있다. 다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)의 전기 전도성이 좋을수록 라인(221)의 전압이 높아지고, 다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)의 전기 전도성이 나쁠수록 라인(221)의 전압이 낮아질 수 있다. 라인(221)의 전압이 기준 전압(VREF)이될 수 있다. 기준 전압(VREF)은 다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)의 평균적인 전기 전도성을 나타내는 전압일 수 있다. 라인(211)은 상층 집적회로 칩(110)에서도 다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)을 전기적으로 연결시키는 것에 의해 기준 관통 전극들다수의 기준 관통 전극들(TSV_REF_0~TSV_REF_3)의 평균적인 전기 전도성이 라인(221)에 더욱 잘 반영되도록 하는 역할을 수행하는데, 설계에 따라 라인(211)은 생략될 수도 있다.
다시 도 1을 참조하면, 다수의 소싱 회로들(111_0~112_N-1)은 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)가 하이로 활성화되면 활성화되어 관통 전극들(TSV_0~TSV_N-1)로 기준 전류(IREF)를 소싱할 수 있다. 인버터(113)는 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)를 반전해 다수의 소싱 회로들(111_0~111_N-1)로 전달할 수 있으며, 다수의 소싱 회로들(111_0~111_N-1) 각각은 PMOS 트랜지스터를 포함할 수 있다. 다수의 소싱 회로들(111_0~111_N-1) 각각이 소싱하는 전류량과 다수의 기준 소싱 회로들(210_0~210_3) 각각이 소싱하는 전류량을 동일하게 하기 위해 PMOS 트랜지스터들(111_0~111_N-1)의 사이즈는 PMOS 트랜지스터들(210_0~210_3)의 사이즈와 동일할 수 있다.
다수의 싱킹 회로들(121_0~121_N)은 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)가 하이로 활성화되면 활성화되어 관통 전극들(TSV_0~TSV_N-1)로부터 전류를 싱킹할 수 있다. 다수의 싱킹 회로들(121_0~121_N) 각각은 NMOS 트랜지스터(N0_0~N0_N-1), 전송 게이트(T0_0~T0_N-1), 인버터(I0_0~I0_N-1) 및 NMOS 트랜지스터(N1_0~N1_N-1)를 포함할 수 있다.
NMOS 트랜지스터들(N0_0~N0_N-1)은 관통 전극들(TSV_0~TSV_N-1)로부터 전류를 싱킹하기 위한 트랜지스터들이다. 이들의 전류 싱킹 능력을 NMOS 트랜지스터들(220_0~220_3)의 전류 싱킹 능력과 동일하게 하기 위해, NMOS 트랜지스터들(N0_0~N0_N-1)과 NMOS 트랜지스터들(220_0~220_3)의 사이즈는 동일할 수 있다. 인버터들(I0_0~I0_N-1)은 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)를 반전해 전송 게이트들(T0_0~T0_N-1)과 NMOS 트랜지스터들(N1_0~N1_N-1)로 전달할 수 있다. 전송 게이트들(T0_0~T0_N-1)은 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)가 하이로 활성화되면 턴온되고, 턴온시에 관통 전극들(TSV_0~TSV_N-1)을 NMOS 트랜지스터들(N0_0~N0_N-1)의 게이트에 연결시켜, NMOS 트랜지스터들(N0_0~N0_N-1)의 싱킹 동작을 활성화할 수 있다. NMOS 트랜지스터들(N1_0~N1_N-1)은 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)가 로우로 비활성화되면, 즉 인버터들(I0_0~I0_N-1)의 출력 신호가 하이일 때, 턴온되어 NMOS 트랜지스터들(N0_0~N0_N-1)이 오프 상태로 유지될 수 있도록 할 수 있다.
비교 전압 생성 회로(140)는 기준 관통 전극 관련 블록(130)에서 생성된 기준 전압(VREF)을 이용해 다수의 비교 전압들(DREF<0:15>)을 생성할 수 있다. 도 3은 비교 전압 생성 회로(140)의 일실시예 구성도이다. 도 3을 참조하면, 비교 전압 생성 회로(140)는 기준 전압(VREF)보다 높은 레벨의 상한 전압(REFH)과 기준 전압(VREF)보다 낮은 레벨의 하한 전압(REFL)을 생성하는 제1전압 생성기(310) 및 상한 전압(REFH)과 하한 전압(REFL) 사이의 레벨을 가지는 다수의 비교 전압들(DREF<0:15>)을 생성하는 제2전압 생성기(320)를 포함할 수 있다.
제1전압 생성기(310)는 저항들(311~314)과 연산 증폭기(315)를 포함할 수 있다. 저항들(311~314)은 연산 증폭기(315)의 출력단과 접지단 사이에 직렬로 연결될 수 있다. 저항들(311~314)에 병기된 R1, R2는 저항들(311~314)의 저항값을 나타낼 수 있다. 연산 증폭기(315)의 정입력 단자(+)에는 기준 전압(VREF)이 입력되고 연산 증폭기(315)의 부입력 단자(-)는 저항들(312, 313) 사이의 노드에 연결될 수 있다. 연산 증폭기(315)의 동작에 의해 부입력 단자(-)의 전압 레벨은 기준 전압(VREF)과 동일해지며, 결국 하한 전압 REFL = (1-R1/(R1+R2))*VREF의 레벨을 가지도록 생성되고, 상한 전압 REFH = (1+R1/(R1+R2))*VREF의 레벨을 가지도록 생성될 수 있다.
제2전압 생성기(320)는 저항들(321~335)과 연산 증폭기들(326, 327)을 포함할 수 있다. 연산 증폭기들(326, 327)은 전압 폴로어(voltage follower) 형태로 연결될 수 있다. 그러므로 연산 증폭기(326)의 출력단은 상한 전압(REFH)과 동일한 레벨이되고, 연산 증폭기(327)의 출력단은 하한 전압(REFL)과 동일한 레벨이 될 수 있다. 저항들(321~335)의 전압 분배에 의해 생성되는 비교 전압들(DREF<0:15>)은 상한 전압(REFH)과 하한 전압(REFL) 사이의 레벨을 가질 수 있다. 여기서 저항들(321~335)의 저항값은 모두 동일할 수 있다. 따라서 비교 전압들(DREF<0:15>) 간의 전압 차이는 동일할 수 있다. 예를 들어, 비교 전압(DREF<1>)과 비교 전압(DREF<2>)의 전압 차이는 비교 전압(DREF<13>)과 비교 전압(DREF<14>)의 전압 차이와 동일할 수 있다.
다시 도 1을 참조하면, 전송 게이트들(T1_0~T1_N-1)은 선택 신호들(SEL<0:N-1>)에 응답해 온/오프되고, 턴온시에 관통 전극들(TSV_0~TSV_N-1) 중 자신에 대응하는 관통 전극을 노드(VCOM)와 연결시킬 수 있다. 여기서 선택 신호들(SEL<0:N-1>)은 관통 전극들(TSV_0~TSV_N-1) 중 결함 판단의 대상이 될 관통 전극을 선택하기 위한 신호일 수 있다. 예를 들어, 선택 신호(SEL<3>)가 활성화된 경우에는 관통 전극(TSV_3)의 결함 여부가 측정되고 선택 신호(SEL<N-1>)가 활성화된 경우에는 관통 전극(TSV_N-1)의 결함 여부가 측정될 수 있다. 인버터들(I1_0~I1_N-1)은 선택 신호들(SEL<0:N-1>)을 반전해 전송 게이트들(T1_0~T1_N-1)로 전달하기 위해 사용될 수 있다. 전송 게이트들(T1_0~T1_N-1)은 다수개의 관통 전극들(TSV_0~TSV_N-1)의 결함 여부를 하나의 비교 회로(150)를 이용해 측정 가능하게 하기 위한 것이므로, 반도체 장치(100)에서 단 하나의 관통 전극의 결함 여부를 측정하려고 하거나, 반도체 장치(100)가 다수 개의 비교 회로를 포함하는 경우에는 전송 게이트들(T1_0~T1_N-1)이 생략될 수도 있다.
비교 회로(150)는 선택 신호들(SEL<0:N-1>)에 의해 선택된 관통 전극의 전압과 다수의 비교 전압들(DREF<0:15>)의 전압 레벨을 비교해 선택된 관통 전극의 결함 여부를 측정할 수 있다. 도 4는 비교 회로(150)의 일실시예 구성도이다. 도 4를 참조하면, 비교 회로(150)는 다수의 비교기들(410_0~410_15) 및 다수의 래치들(420_0~420_15)을 포함할 수 있다. 다수의 비교기들(410_0~410_15)은 노드(VCOM)의 전압과 다수의 비교 전압들(DREF<0:15>)의 전압 레벨을 비교할 수 있다. 다수의 래치들(420_0~420_15)은 래치 신호(LAT)에 응답해 다수의 비교기들(410_0~410_15)의 비교 결과를 래치할 수 있다. 다수의 래치들(420_0~420_15) 각각은 래치 신호(LAT)의 라이징 에지(rising edge)에 동기해 비교기들(410_0~410_15)의 비교 결과를 래치하는 D플립플롭을 포함할 수 있다. 래치들에 저장된 비교 결과(OUT<0:15>)는 노드(VCOM)와 연결된 관통 전극이 기준 관통 전극들(TSV_REF_0~TSV_REF_3) 대비 어떠한 특성을 가지는지를 나타내는 지표가될 수 있다.
다시 도 1을 참조하면, 출력 회로(170)는 비교 회로(150)에서 생성된 비교 결과(OUT<0:15>)를 반도체 장치(100) 외부로 출력할 수 있다. 출력 회로(170)를 통해 출력되는 비교 결과(OUT<0:15>)를 이용해 반도체 장치(100) 외부에서도 관통 전극들(TSV_0~TSV_N-1)의 특성, 즉 결함 여부를, 파악할 수 있다.
제어 회로(160)는 관통 전극들(TSV_0~TSV_N-1)의 결함 여부가 파악될 수 있도록, 관통 전극 스캔 활성화 신호(TSV_SCAN_EN), 선택 신호들(SEL<0:N-1>) 및 래치 신호(LAT)를 생성할 수 있다. 이 중 관통 전극 스캔 활성화신호(TSV_SCAN_EN)는 관통 전극(101)을 통해 하층 집적회로 칩(120)으로부터 상층 집적회로 칩(110)으로 전달될 수 있다. 도 5는 제어 회로(160)의 동작을 도시한 도면이다.
도 5를 참조하면, 제어 회로(160)는 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)을 활성화할 수 있다(S510). 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)가 활성화되면, 기준 관통 전극 관련 블록(130)이 활성화되어 기준 전압(VREF)이 생성되고, 비교 전압 생성회로(140)가 기준 전압(VREF)을 이용해 다수의 비교 전압들(DREF<0:15>)을 생성할 수 있다. 또한, 다수의 소싱 회로들(111_0~111_N-1)과 다수의 싱킹 회로들(121_0~121_N-1)이 활성화될 수 있다.
K=0인 상태에서(S520), 제어 회로(160)는 K번째 선택 신호를 활성화할 수 있다(S530). 그러면 K(=0)번째 관통 전극(TSV_0)의 전압이 비교기들(410_0~410_15)에 의해 다수의 비교 전압들(DREF<0:15>)과 비교될 수 있다. 그리고 제어 회로(160)는 래치 신호(LAT)를 펄스 형태로 활성화할 수 있다(S540). 래치 신호(LAT)가 펄스 형태로 활성화되면 비교기들(410_0~410_15)의 비교 결과가 래치들(420_0~420_15)에 저장되고, 래치들(420_0~420_15)에 저장된 비교 결과(OUT<0:15>)가 출력 회로(170)를 통해 출력될 수 있다.
K의 값이 N-1이 아닌 경우에는(S550에서 N), K의 값이 1 증가한 상태에서(S560), 단계들(S530, S540)이 다시 수행될 수 있다. K의 값이 N-1인 경우에는(S550에서 Y), 모든 관통 전극들(TSV_0~TSV_N-1)에 대한 특성 검출이 완료되었으므로, 제어 회로(160)는 관통 전극 스캔 활성화 신호(TSV_SCAN_EN)를 비활성화할 수 있다(S570).
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 반도체 장치
110: 상층 집적회로 칩 120: 하층 집적회로 칩
130: 기준 관통 전극 관련 블록
TSV_0~TSV_N-1: 관통 전극들
111_0~111_N-1: 다수의 소싱 회로들
121_0~121_N-1: 다수의 싱킹 회로들
112_0~112_N-1, 122_0~122_N-1: 송수신 회로들
140: 비교 전압 생성 회로
150: 비교 회로 160: 제어 회로
170: 출력 회로

Claims (20)

  1. 제1집적회로 칩;
    제2집적회로 칩;
    상기 제1집적회로 칩과 상기 제2집적회로 칩 간에 형성된 다수의 기준 관통 전극들; 및
    상기 제1집적회로 칩과 상기 제2집적회로 칩 간에 형성된 관통 전극을 포함하고,
    상기 제1집적회로 칩은
    상기 다수의 기준 관통 전극들 각각으로 기준 전류를 소싱하기 위한 다수의 기준 소싱 회로; 및 상기 관통 전극으로 상기 기준 전류를 소싱하기 위한 소싱 회로를 포함하고,
    상기 제2집적회로 칩은
    상기 다수의 기준 관통 전극들 각각으로부터 전류를 싱킹하기 위한 다수의 기준 싱킹 회로들; 상기 다수의 기준 관통 전극들을 전기적으로 연결하는 라인; 상기 라인의 전압을 이용해 다수의 비교 전압들을 생성하는 비교 전압 생성 회로; 상기 관통 전극으로부터 전류를 싱킹하기 위한 싱킹 회로; 및 상기 관통 전극의 전압과 상기 다수의 비교 전압들을 비교하는 비교 회로
    를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 반도체 장치는
    상기 관통 전극, 상기 소싱 회로 및 상기 싱킹 회로를 다수개씩 포함하고,
    상기 비교 회로는
    상기 다수개의 관통 전극 중 선택된 관통 전극의 전압과 상기 다수의 비교 전압을 비교하는
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1집적회로 칩은 상기 관통 전극을 이용해 신호를 송수신하기 위한 제1송수신 회로를 더 포함하고,
    상기 제2집적회로 칩은 상기 관통 전극을 이용해 상기 신호를 송수신하기 위한 제2송수신 회로를 더 포함하는
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 비교 전압 생성 회로는
    상기 라인의 전압보다 높은 상한 전압과 상기 라인의 전압보다 낮은 하한 천압을 생성하는 제1전압 생성기; 및
    상기 상한 전압과 상기 하한 전압 사이의 레벨을 가지는 상기 다수의 비교 전압을 생성하는 제2전압 생성기를 포함하는
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 제1전압 생성기는
    제1노드와 접지단 사이에 직렬로 연결된 다수의 제1저항들; 및
    정입력 단자에 상기 라인의 전압을 입력받고, 부입력 단자가 상기 다수의 제1저항들 사이의 노드들 중 하나인 제2노드에 연결되고, 출력단이 상기 제1노드에 연결되는 제1연산 증폭기를 포함하고,
    상기 다수의 제1저항들 사이의 노드들 중 상기 제2노드보다 높은 전압 레벨을 가지는 노드에서 상기 상한 전압이 생성되고,
    상기 다수의 제1저항들 사이의 노드들 중 상기 제2노드보다 낮은 전압 레벨을 가지는 노드에서 상기 하한 전압이 생성되는
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5항에 있어서,
    상기 제2전압 생성기는
    제3노드와 제4노드 사이에 연결된 다수의 제2저항들;
    정입력 단자에 상기 상한 전압을 입력받고, 부입력 단자와 출력단이 상기 제3노드에 연결된 제2연산 증폭기; 및
    정입력 단자에 상기 하한 전압을 입력받고, 부입력 단자와 출력단이 상기 제4노드에 연결된 제3연산 증폭기를 포함하고,
    상기 다수의 제2저항들 사이의 노드들에서 상기 다수의 비교 전압이 생성되는
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 비교 회로는
    상기 관통 전극의 전압과 상기 다수의 비교 전압들을 비교하기 위한 다수의 비교기들; 및
    상기 다수의 비교기들의 비교 결과를 저장하기 위한 다수의 래치들을 포함하는
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서,
    상기 제1송수신 회로와 상기 제2송수신 회로의 활성화시에,
    상기 소싱 회로와 상기 싱킹 회로는 비활성화되는
    반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제2집적회로 칩은
    상기 비교 회로의 비교 결과를 상기 반도체 장치 외부로 출력하기 위한 출력 회로를 더 포함하는
    반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 제1집적회로 칩은 상기 제2집적회로 칩의 상부에 적층되는
    반도체 장치.
  11. 다수의 기준 관통 전극들 각각으로부터 전류를 싱킹하기 위한 다수의 기준 싱킹 회로들;
    상기 다수의 기준 관통 전극들을 전기적으로 연결하는 라인;
    상기 라인의 전압을 이용해 다수의 비교 전압들을 생성하는 비교 전압 생성 회로;
    관통 전극으로부터 전류를 싱킹하기 위한 싱킹 회로; 및
    상기 관통 전극의 전압과 상기 다수의 비교 전압들을 비교하는 비교 회로
    를 포함하는 집적회로 칩.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 집적회로 칩의 상부에는 하나 이상의 집적회로 칩들이 적층되고,
    적층된 하나 이상의 집적회로 칩들 중 하나가 상기 다수의 기준 관통 전극들 및 상기 관통 전극 각각으로 기준 전류를 소싱하는
    집적회로 칩.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 집적회로 칩은 상기 싱킹 회로를 다수개 포함하고 상기 다수개의 싱킹 회로들 각각에는 서로 다른 관통 전극들이 연결되고,
    상기 비교 회로는
    상기 관통 전극들 중 선택된 관통 전극의 전압과 상기 다수의 비교 전압을 비교하는
    집적회로 칩.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 관통 전극을 이용해 신호를 송수신하기 위한 송수신 회로
    를 더 포함하는 집적회로 칩.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 비교 전압 생성 회로는
    상기 라인의 전압보다 높은 상한 전압과 상기 라인의 전압보다 낮은 하한 천압을 생성하는 제1전압 생성기; 및
    상기 상한 전압과 상기 하한 전압 사이의 레벨을 가지는 상기 다수의 비교 전압을 생성하는 제2전압 생성기를 포함하는
    집적회로 칩.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 제1전압 생성기는
    제1노드와 접지단 사이에 직렬로 연결된 다수의 제1저항들; 및
    정입력 단자에 상기 라인의 전압을 입력받고, 부입력 단자가 상기 다수의 제1저항들 사이의 노드들 중 하나인 제2노드에 연결되고, 출력단이 상기 제1노드에 연결되는 제1연산 증폭기를 포함하고,
    상기 다수의 제1저항들 사이의 노드들 중 상기 제2노드보다 높은 전압 레벨을 가지는 노드에서 상기 상한 전압이 생성되고,
    상기 다수의 제1저항들 사이의 노드들 중 상기 제2노드보다 낮은 전압 레벨을 가지는 노드에서 상기 하한 전압이 생성되는
    집적회로 칩.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16항에 있어서,
    상기 제2전압 생성기는
    제3노드와 제4노드 사이에 연결된 다수의 제2저항들;
    정입력 단자에 상기 상한 전압을 입력받고, 부입력 단자와 출력단이 상기 제3노드에 연결된 제2연산 증폭기; 및
    정입력 단자에 상기 하한 전압을 입력받고, 부입력 단자와 출력단이 상기 제4노드에 연결된 제3연산 증폭기를 포함하고,
    상기 다수의 제2저항들 사이의 노드들에서 상기 다수의 비교 전압이 생성되는
    집적회로 칩.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 비교 회로는
    상기 관통 전극의 전압과 상기 다수의 비교 전압들을 비교하기 위한 다수의 비교기들; 및
    상기 다수의 비교기들의 비교 결과를 저장하기 위한 다수의 래치들을 포함하는
    집적회로 칩.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서,
    상기 송수신 회로의 활성화시에 상기 싱킹 회로는 비활성화되는
    집적회로 칩.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서,
    상기 기준 싱킹 회로들 각각의 전류 싱킹 능력과 상기 싱킹 회로의 전류 싱킹 능력은 동일한
    집적회로 칩.
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