KR20150119540A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20150119540A
KR20150119540A KR1020140044776A KR20140044776A KR20150119540A KR 20150119540 A KR20150119540 A KR 20150119540A KR 1020140044776 A KR1020140044776 A KR 1020140044776A KR 20140044776 A KR20140044776 A KR 20140044776A KR 20150119540 A KR20150119540 A KR 20150119540A
Authority
KR
South Korea
Prior art keywords
test
unit
information
plurality
control unit
Prior art date
Application number
KR1020140044776A
Other languages
English (en)
Inventor
윤태식
이강설
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140044776A priority Critical patent/KR20150119540A/ko
Publication of KR20150119540A publication Critical patent/KR20150119540A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318513Test of Multi-Chip-Moduls
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

다수의 관통전극에 테스트 확인정보를 제공하기 위한 정보제공부;및 상기 다수의 관통전극을 통해 전달된 상기 테스트 확인정보를 출력하는 경로를 선택적으로 제어하기 위한 출력제어부를 포함하는 는 반도체 장치가 제공되며, 다수의 실리콘 관통전극의 불량정보를 검출하여 불량정보에 따라 다수의 실리콘 관통전극의 정상 동작 여부를 검증하기 위한 테스트 시간을 줄일 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 특허문헌은 반도체 설계기술에 관한 것으로, 구체적으로는 실리콘 관통전극의 정상 동작 여부를 검증하기 위한 반도체 장치에 관한 것이다.

최근 반도체 장치는 고속화, 고집적화, 저전력화에 대한 요구가 계속 되고 있다. 이러한 요구를 만족시키기 위해서는 어떻게든 단일 패키지(package) 공간 내에서 속도는 향상시키고, 집적도는 늘리고, 소모 전력은 줄여야 한다. 그 중 집적도를 늘리기 위한 방안으로 선폭을 줄이는 스케일링 다운(scaling down) 방식이 이용되고 있다. 하지만 이 방식에도 기술적 한계가 있다. 따라서, 요즈음에는 이러한 한계를 극복하기 위하여 적층 패키지(package) 기술의 개발이 활발하게 진행되고 있다. 이러한 3차원 패키지(package) 적층 기술은 두 개 혹은 그 이상의 칩(혹은 다이)을 수직으로 쌓아 적은 공간을 점유하게 되어 동일한 공간 내에 집적도를 향상시킬 수 있다. 최근에는 적층된 복수개의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 실리콘 관통전극(Through Silicon Via,TSV) 방식이 사용되어오고 있다.

한편 실리콘 관통전극은 다양한 불량이 발생할 수 있는데, 이러한 불량에는 실리콘 관통전극 내부에 전도물질이 완전히 채워지지 못해 발생하는 보이드(void), 칩이 휘어지거나 범프(bump) 물질이 이동하여 발생하는 범프 컨택트 페일(bump contact fail) 및 실리콘 관통전극 자체의 균열(crack) 등이 있을 수 있다. 실리콘 관통전극은 복수의 칩을 전기적으로 연결하는 기능을 수행하기 때문에 불량이 발생하여 실리콘 관통전극이 중간에 끊기는(open) 경우 실리콘 관통전극으로서 정상적인 기능을 발휘하지 못하게 된다. 따라서, 테스트를 통해 실리콘 관통전극의 불량 여부를 검출해야 한다.

본 발명의 실시예들은 다수의 실리콘 관통전극의 정상 동작 여부를 검증할 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 일 실시예에 따른 반도체 장치는, 다수의 관통전극에 테스트 확인정보를 제공하기 위한 정보제공부;및 상기 다수의 관통전극을 통해 전달된 상기 테스트 확인정보를 출력하는 경로를 선택적으로 제어하기 위한 출력제어부를 포함할 수 있다.

본 발명의 다른 실시예에 따른 반도체 장치는, 다수의 관통전극에 테스트 확인정보를 제공하기 위한 정보제공부; 상기 다수의 관통전극을 통해 전달된 상기 테스트 확인정보를 제공받아 상기 다수의 관통전극의 불량정보를 검출하기 위한 검출부;및 상기 불량정보에 대응하는 관통전극을 통해 전달된 상기 테스트 확인정보를 출력하는 경로를 차단하기 위한 출력제어부를 포함할 수 있다.

본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법은, 다수의 관통전극에 테스트 확인정보를 공급하고, 상기 다수의 관통전극으로 전달된 상기 테스트 확인정보를 순차적으로 출력하여 불량정보를 검출하는 제1테스트 단계;및 상기 불량정보에 따라 상기 다수의 관통전극 중 테스트 대상 관통전극을 재설정하여, 상기 테스트 대상 관통전극으로 전달된 상기 테스트 확인정보를 순차적으로 출력하는 제2테스트 단계를 포함할 수 있다.

제안된 실시예에 따른 반도체 장치는 다수의 실리콘 관통전극의 불량정보를 검출하여 불량정보에 따라 다수의 실리콘 관통전극의 정상 동작 여부를 검증하기 위한 테스트 시간을 줄일 수 있다.

도 1은 본 발명의 일 실시예인 반도체 장치를 도시한 블록 구성도.
도 2는 도 1의 실시예를 도시한 회로도.
도 3은 본 발명의 일 실시예인 테스트 시스템을 도시한 블록 구성도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록 구성도이다.

도 1을 참조하면, 반도체 장치(1000)는 다수의 실리콘 관통전극(TSV<1:N>)과, 정보제공부(1100)와, 출력제어부(1200)와, 검출부(1300)를 포함할 수 있다. 출력제어부(1200)는 전달부(1210)와, 제어신호 생성부(1230) 및 전달제어부(1250)를 포함할 수 있다.

반도체 장치(1000)는 다수의 메모리 칩이 적층되는 구조를 갖는 멀티 칩 패키지(multi chip package)로, 적층된 다수의 메모리 칩을 수직으로 관통하는 다수의 실리콘 관통전극(TSV<1:N>)을 포함한다. 다수의 실리콘 관통전극(TSV<1:N>)은 적층된 다수의 메모리 칩으로 내부 전원, 커맨드, 어드레스 및 데이터 신호등을 전달할 수 있다.

정보제공부(1100)는 다수의 실리콘 관통전극(TSV<1:N>)에 테스트 확인정보를 제공한다. 정보제공부(1100)는 다수의 실리콘 관통전극(TSV<1:N>)을 포함하는 메모리 칩(미도시)의 적층정보(SL_SIG) 및 테스트 모드정보(TM_TSVOS)를 입력받는다. 여기서, 테스트 모드정보(TM_TSVOS)는 반도체 장치의 테스트를 위해 입력되는 신호로써, 테스트 모드정보(TM_TSVOS)가 활성화되면 반도체 장치의 테스트 동작이 수행된다. 그리고, 적층정보(SL_SIG)는 다수의 메모리 칩 중 해당 메모리 칩에서 활성화되는 신호이다. 따라서, 테스트 모드정보(TM_TSVOS)와 적층정보(SL_SIG)를 제어하여 원하는 메모리 칩을 활성화 시킬 수 있다. 그리고, 해당 메모리 칩이 활성화되면 테스트 확인정보가 다수의 실리콘 관통전극(TSV<1:N>)으로 공급될 수 있다. 여기서, 테스트 확인정보는 테스트 시 테스트 결과를 확인하기 위한 정보로써 다수의 실리콘 관통전극(TSV<1:N>)에 공급되는 전압 또는 전류일 수 있다.

출력제어부(1200)는 다수의 실리콘 관통전극(TSV<1:N>)을 통해 전달된 테스트 확인정보를 출력하는 경로를 선택적으로 제어할 수 있다. 출력제어부(1200)의 전달부(1210)는 다수의 실리콘 관통전극(TSV<1:N>) 각각을 통해 전달되는 테스트 확인정보를 검출부(1300)로 전달한다. 제어신호 생성부(1230)는 검출부(1300)에서 검출된 불량정보(INF_FAIL)에 대응하는 제어신호(CTRL<1:N>)를 생성한다. 또한, 출력제어부(1200)의 전달제어부(1250)는 전달부(1210)의 활성화동작을 제어하는 활성화신호(EN_SIG<1:N>)를 생성한다. 전달제어부(1250)는 테스트 시 입력되는 테스트 펄스신호(OS_SIG)를 클럭신호(CLKT)에 동기시켜 순차적으로 쉬프팅된 테스트 펄스신호(OS_SIG)와 제어신호(CTRL<1:N>)를 인가받아 활성화신호(EN_SIG<1:N>)를 생성한다. 다시 말하면, 출력제어부(1200)는 활성화신호(EN_SIG<1:N>)를 이용해 불량정보(INF_FAIL)에 대응하는 실리콘 관통전극을 통해 전달된 테스트 확인정보를 출력하는 경로를 차단한다. 이에 대한 자세한 설명은 도 2에서 설명하기로 한다.

검출부(1300)는 출력제어부(1200)에서 순차적으로 출력되는 테스트 확인정보를 제공받아 실리콘 관통전극의 불량정보(INF_FAIL)를 검출할 수 있다. 테스트 수행자는 불량정보(INF_FAIL)를 제공받아 다수의 실리콘 관통전극(TSV<1:N>)의 불량 여부를 알 수 있다.

이하, 반도체 장치의 테스트 동작을 설명하기로 한다.

테스트 시 정보제공부(1100)에서는 다수의 실리콘 관통전극(TSV<1:N>)으로 테스트 확인정보를 인가한다. 이때, 출력제어부(1200)의 전달부(1210)는 활성화신호(EN_SIG<1:N>)에 응답하여 다수의 실리콘 관통전극(TSV<1:N>)으로부터 출력되는 테스트 확인정보을 검출부(1300)로 전달한다. 검출부(1300)는 전달된 테스트 확인정보을 통해 실리콘 관통전극의 불량정보(INF_FAIL)를 검출하여 제어신호 생성부(1230)로 제공한다. 따라서, 제어신호 생성부(1230)에서 생성된 제어신호(CTRL<1:N>)는 불량정보(INF_FAIL)와 대응되는 신호로 불량정보(INF_FAIL)에 따라 활성화되거나, 또는 비활성화된다.

위와 같은 방법을 통해 첫 번째 테스트를 끝낸 이후 두 번째 테스트를 수행하는 것이 가능하다. 이때, 출력제어부(1200)는 제어신호 생성부(1230)에서 생성된 제어신호(CTRL<1:N>)에 따라 전달부(1210)의 전달 동작을 제어하고, 이러한 제어 동작을 통해 다수의 실리콘 관통전극(TSV<1:N>) 중 제어신호(CTRL<1:N>)에 따라 테스트 대상 실리콘 관통전극을 재설정하는 것이 가능하다. 여기서, 테스트 대상 실리콘 관통전극은 첫 번째 테스트 후 검출된 불량정보(INF_FAIL)를 이용해서 재설정되는 것으로, 불량정보에 대응하는 불량 실리콘 관통전극이 아닌 정상인 실리콘 관통전극을 의미한다. 재설정 동작에 대한 보다 자세한 설명은 도 2에서 알아보기로 한다.

한편, 두 번째 테스트 동작을 위하여 정보제공부(1100)는 다수의 실리콘 관통전극(TSV<1:N>)으로 테스트 확인정보을 인가한다. 이때, 테스트 확인정보은 다수의 실리콘 관통전극(TSV<1:N>) 중 테스트 대상 실리콘 관통전극을 통해 출력된다. 따라서, 검출부(1300)는 테스트 대상 관통전극을 통해 테스트 확인정보을 순차적으로 출력하게 된다.

본 발명의 일 실시예에 따른 반도체 장치(1000)는 다수의 실리콘 관통전극(TSV<1:N>)의 불량정보(INF_FAIL)를 검출한 뒤, 이 불량정보(INF_FAIL)를 이용하여 다수의 실리콘 관통전극(TSV<1:N>) 중 테스트 대상 실리콘 관통전극을 테스트할 수 있다. 특히, 두 번째 테스트의 경우 불량정보(INF_FAIL)를 이용하여 불량 실리콘 관통전극을 제외하여 테스트하기 때문에 다수의 실리콘 관통전극의 정상 혹은 불량 여부를 검증하는 테스트 시간을 줄일 수 있다.

도 2는 도 1의 실시예를 도시한 회로도이다. 설명의 편의를 위하여 3개의 실리콘 관통전극을 가지는 반도체 장치를 일례로 한다.

도 2를 참조하면, 반도체 장치(2000)는 제1내지 제3실리콘 관통전극(TSV<1:3>)과, 정보제공부(2100)와, 출력제어부(2200) 및 검출부(2300)를 포함한다. 출력제어부(2200)는 전달부(2210A,2210B,2210C)와, 제어신호 생성부(2230) 및 전달제어부(2250)로 구성된다. 여기서, 전달부는 각각 제1내지 제3실리콘 관통전극(TSV<1:3>)에 대응하는 제1내지 제3전달부(2210A,2210B,2210C)를 구비한다. 전달제어부(2250)는 쉬프팅부(2251)와, 경로제어부(2253A,2253B,2253C) 및 활성화신호 생성부(2255A,2255B,2255C)를 포함한다. 또한, 쉬프팅부(2251)는 각각 제1내지 제3실리콘 관통전극(TSV<1:3>)에 대응하는 제1내지 제3동기화부(FF<1:3>)를 포함한다. 경로제어부는 각각 제1내지 제3실리콘 관통전극(TSV<1:3>)에 대응하는 제1내지 제3경로제어부(2253A,2253B,2253C)를 포함한다. 또한, 활성화신호 생성부는 각각 제1내지 제3실리콘 관통전극(TSV<1:3>)에 대응하는 제1내지 제3활성화신호 생성부(2255A,2255B,2255C)를 구비한다.

제1내지 제3실리콘 관통전극(TSV<1:3>)은 도시되지 않았으나 적층된 다수의 메모리 칩 사이에 구비되어 메모리 칩 사이에 신호를 전달할 수 있다.

정보제공부(2100)는 테스트 모드 시 제1내지 제3실리콘 관통전극(TSV<1:3>)에 테스트 확인정보을 인가한다. 전술하였듯이, 테스트 확인정보는 테스트 시 공급되는 전압 또는 전류일 수 있다. 정보제공부(2100)는 예컨대, 트랜지스터(transistor)로 구성될 수 있다. 정보제공부(2100)는 제1 내지 제3실리콘 관통전극(TSV<1:3>)의 일 단과 각각 연결되는 제1내지 제3PMOS 트랜지스터(MP<1:3>)를 포함할 수 있다. 이하, 제1내지 제3PMOS 트랜지스터(MP<1:3>)는 각각의 구성과 동작이 동일하기 때문에 제1PMOS 트랜지스터(MP1)를 대표로 설명하기로 한다. 제1PMOS 트랜지스터(MP1)의 소스 단은 테스트 확인정보을 인가받는 공급단과 연결된다. 제1PMOS 트랜지스터(MP1)의 드레인 단은 제1실리콘 관통전극(TSV1)의 일 단과 연결된다. 제1PMOS 트랜지스터(MP1)의 게이트는 테스트 모드정보(TM_TSVOS) 및 적층정보(SL_SIG)가 앤드 게이트(AND)로 조합된 신호를 인가받는다. 전술하였듯이, 테스트 모드정보(TM_TSVOS)는 반도체 장치의 테스트를 위해 입력되는 신호이다. 그리고, 적층정보(SL_SIG)는 다수의 메모리 칩 중 해당 메모리 칩에서 활성화되는 신호이다.

출력제어부(2200)는 제1내지 제3실리콘 관통전극(TSV<1:3>)을 통해 전달된 테스트 확인정보를 출력하는 경로를 선택적으로 제어한다. 출력제어부(2200)의 제1내지 제3전달부(2210A,2210B,2210C)는 제1내지 제3실리콘 관통전극(TSV<1:3>) 각각을 통해 전달되는 테스트 확인정보을 검출부(2300)로 전달한다. 이하, 제1내지 제3전달부(2210A,2210B,2210C)는 각각의 구성과 동작이 동일하기 때문에 제1전달부(2210A)를 대표로 설명하기로 한다. 제1전달부(2210A)는 제1실리콘 관통전극(TSV1)의 타 단과 각각 연결된다. 제1전달부(2210A)는 예컨대, 패스 게이트(pass gate)로 구성될 수 있다. 패스 게이트(PG1)는 검출부(2300)와 연결되어 패스 게이트(PG1)가 활성화된 경우에만 해당하는 실리콘 관통전극의 테스트 확인정보을 검출부(2300)로 전달할 수 있다. 패스 게이트(PG1)는 게이트로 각각 제1활성화신호(EN_SIG1)와 인버터를 지나 반전된 제1활성화신호(EN_SIG1)를 인가받는다. 따라서, 제1활성화신호(EN_SIG1)가 '로우'레벨로 활성화된 경우에 패스게이트(PG1)가 턴-온되어 제1실리콘 관통전극(TSV1)으로 인가된 테스트 확인정보가 검출부(2300)로 전달될 수 있다.

제어신호 생성부(2230)는 검출부(2300)에서 검출된 불량정보(INF_FAIL)에 대응하는 제1내지 제3제어신호(CTRL<1:3>)를 생성한다. 즉, 검출부(2300)에서 검출된 제1내지 제3실리콘 관통전극(TSV<1:3>)을 통해 전달된 테스트 확인정보를 불량정보 저장부(미도시)에 저장한 뒤, 불량정보 저장부의 출력신호에 응답하여 제1내지 제3제어신호(CTRL<1:3>)를 생성한다. 예컨대, 불량정보 저장부는 퓨즈(fuse)로 구성될 수 있으며, 검출부(2300)에서 검출된 불량정보(INF_FAIL)를 전달받아 이를 퓨즈에 프로그래밍할 수 있다. 제어신호 생성부(2230)는 프로그래밍된 퓨즈를 리드(read) 함으로써 불량정보(INF_FAIL)에 대응하는 제1내지 제3제어신호(CTRL<1:3>)를 생성한다. 다시 말해, 제1내지 제3제어신호(CTRL<1:3>)는 불량정보(INF_FAIL)에 따라 활성화되거나, 또는 비활성화된다.

전달제어부(2250)의 쉬프팅부(2251)는 테스트 펄스신호(OS_SIG)를 클럭신호(CLKT)에 동기시켜 순차적으로 쉬프팅한다. 쉬프팅부(2251)는 제1내지 제3실리콘 관통전극(TSV<1:3>) 각각에 대응하는 제1내지 제3동기화부(FF<1:3>)를 포함한다. 예컨대, 제1내지 제3동기화부(FF<1:3>)는 각각 플립플롭으로 구성될 수 있다. 플립플롭은 각각 입력단(D), 클럭단(CK) 및 출력단(Q)으로 구성된다. 플립플롭은 클럭단(CK)으로 클럭신호(CLKT)를 인가받아 입력단(D)으로 입력되는 테스트 펄스신호(OS_SIG)를 출력단(Q)으로 전달한다. 따라서, 제1동기화부(FF1)는 입력단(D)으로 입력된 테스트 펄스신호(OS_SIG)를 클럭신호(CLKT)에 동기시켜 쉬프팅된 제1테스트 펄스신호(S1)를 출력한다. 이와 동일하게 제2동기화부(FF2)는 입력단(D)으로 입력된 신호를 클럭신호(CLKT)에 동기시켜 쉬프팅된 제2테스트 펄스신호(S2)를 출력한다. 또한, 제3동기화부(FF3)는 입력단(D)으로 입력된 신호를 클럭신호(CLKT)에 동기시켜 쉬프팅된 제3테스트 펄스신호(S3)를 출력한다. 설명의 용이함을 위해 본 발명의 동기화부는 플립플롭으로 설명하였으나, 입력되는 신호를 클럭신호에 동기시켜 출력하는 수단이라면 모두 가능하다.

전달제어부(2250)의 제1내지 제3경로제어부(2253A,2253B,2253C)는 제1내지 제3제어신호(CTRL<1:3>)에 따라 쉬프팅부(2251)에서 생성된 테스트 펄스신호(OS_SIG)의 전달 경로를 제어한다. 이하, 제1내지 제3경로제어부(2253A,2253B,2253C)는 각각의 구성과 동작이 동일하기 때문에 제1경로제어부(2253A)를 대표로 설명하기로 한다.

제1경로제어부(2253A)는 제1제어신호(CTRL1)에 응답하여 제1동기화부(FF1)에서 출력된 제1테스트 펄스신호(S1)를 다음 단의 제2동기화부(FF2)로 전달하거나, 또는 제1동기화부(FF1)로 입력된 테스트 펄스신호(OS_SIG)를 다음 단의 제2동기화부(FF2)로 전달한다. 예컨대, 제1경로제어부(2253A)는 각각 3개의 인버터(INV1~INV3)로 구성된다. 제1경로제어부(2253A)의 제1인버터(INV1)는 제1동기화부(FF1)의 출력단(Q)에서 출력된 제1테스트 펄스신호(S1)를 인가받아 반전시킨 후 출력한다. 제2인버터(INV2)는 제1동기화부(FF1)의 입력단(D)으로 입력된 테스트 펄스신호(OS_SIG)를 인가받아 반전시킨 후 출력한다. 제3인버터(INV3)는 제1제어신호(CTRL1)를 인가받아 제1인버터(INV1)와 제2인버터(INV2)의 활성화 여부를 제어한다. 제1인버터(INV1)를 통해 전달된 제1테스트 펄스신호(S1) 및 제2인버터(INV2)를 통해 전달된 테스트 펄스신호(OS_SIG)는 다음 단의 제2동기화부(FF2)의 입력단(D) 및 제1활성화신호 생성부(2255A)로 인가된다.

제1경로제어부(2253A)의 동작을 살펴보면, 제1제어신호(CTRL1)가 활성화된 경우에 제3인버터(INV3)가 제1인버터(INV1)를 활성화시키고, 제2인버터(INV2)를 비활성화시킨다. 제1인버터(INV1)가 활성화됨에 따라 제1동기화부(FF1)의 출력단(Q)에서 출력된 제1테스트 펄스신호(S1)는 반전되어 다음 단의 제2동기화부(FF2)의 입력단(D) 및 제1활성화신호 생성부(2255A)로 인가된다. 반면에, 제1제어신호(CTRL1)가 비활성화된 경우에 제3인버터(INV3)는 제1인버터(INV1)를 비활성화시키고, 제2인버터(INV2)를 활성화시킨다. 제2인버터(INV2)가 활성화됨에 따라 제1동기화부(FF1)의 입력단(D)으로 인가되는 테스트 펄스신호(OS_SIG)는 반전되어 다음 단의 제2동기화부(FF2)의 입력단(D) 및 제1활성화신호 생성부(2255A)로 인가된다.

즉, 제1경로제어부(2253A)는 제1제어신호(CTRL1)에 응답하여 제1동기화부(FF1)에서 출력된 제1테스트 펄스신호(S1)를 다음 단의 제2동기화부(FF2)로 전달하거나, 또는 제1동기화부(FF1)로 입력된 테스트 펄스신호(OS_SIG)를 다음 단의 제2동기화부(FF2)로 전달한다. 따라서, 제어신호에 응답하여 경로제어부가 제어되고 경로제어부에 따라 해당 동기화부의 입력단의 신호가 다음 단의 동기화부로 전달되는 경로나 해당 동기화부의 출력단의 신호가 다음 단의 동기화부로 전달되는 경로가 결정된다.

전달제어부(2250)의 제1내지 제3활성화신호 생성부(2255A,2255B,2255C)는 제1내지 제3제어신호(CTRL<1:3>) 및 제1내지 제3경로제어부(2253A,2253B,2253C)에서 전달된 테스트 펄스신호에 응답하여 제1내지 제3활성화신호(EN_SIG<1:3>)를 생성한다. 예컨대, 제1내지 제3활성화신호 생성부(2255A,2255B,2255C)는 각각 난드 게이트로 구성될 수 있다. 생성된 제1내지 제3활성화신호(EN_SIG<1:3>)에 응답하여 제1내지 제3전달부(2210A,2210B,2210C)가 제어된다.

검출부(2300)는 출력제어부(2200)에서 순차적으로 출력되는 테스트 확인정보을 제공받아 제1내지 제3실리콘 관통전극(TSV<1:3>)의 불량정보(INF_FAIL)를 검출한다. 검출부(2300)는 불량정보(INF_FAIL)를 제공받아 제1내지 제3실리콘 관통전극(TSV<1:3>)의 불량 여부를 알 수 있다. 예컨대, 검출부(2300)는 반도체 장치에 구비된 패드나 차동 증폭기(differential Amplfier)로 구성될 수 있다. 만약, 패드로 구성되는 경우에 실리콘 관통전극을 통하여 흐르는 전류를 입력받는다. 그에 따라, 테스트 장치 또는 프로브 검침을 통해 관통하여 흐르는 전류의 양이 어느 정도 인지 알 수 있다. 따라서, 실리콘 관통전극을 관통하여 흐르는 전류의 양과 기준값을 비교하여 실리콘 관통전극의 불량정보를 확인할 수 있다. 또한, 검출부(2300)가 차동 증폭기로 구성되는 경우 실리콘 관통전극으로부터 출력된 전압과 기준 전압을 차동 증폭하여 검출신호를 생성할 수 있다. 이때, 출력된 전압의 레벨이 기준 전압의 레벨보다 높은 경우에 검출 신호에 의해 실리콘 관통전극의 불량 여부를 확인할 수 있다.

다음으로는 반도체 장치(2000)의 전반적인 동작에 대해 설명하고자 한다.

먼저, 테스트 시에 테스트 모드정보(TM_TSVOS) 및 적층정보(SL_SIG)가 활성화된다. 그에 따라, 제1내지 제3PMOS트랜지스터(MP<1:3>)가 턴-온되고, 테스트 확인정보는 각각 제1내지 제3실리콘 관통전극(TSV<1:3>)의 일 단으로 공급된다. 이때, 제1내지 제3제어신호(CTRL<1:3>)는 불량정보(INF_FAIL)가 검출되지 않은 초기상태이기 때문에 제1내지 제3제어신호(CTRL<1:3>)의 레벨은 모두 '하이' 레벨로 동일하다. 쉬프팅부(2251)의 제1동기화부(FF1)는 테스트 펄스신호(OS_SIG)를 입력받아 클럭신호(CLKT)에 동기되어 쉬프팅 동작을 수행하여 제1테스트 펄스신호(S1)를 생성한다. 여기서, 제1경로제어부(2253A)는 '하이' 레벨인 제1제어신호(CTRL1)에 응답하여 제1인버터(INV1)가 활성화된다. 그에 따라, 제1동기화부(FF1)에서 쉬프팅된 제1테스트 펄스신호(S1)가 반전되어 다음 단의 제2동기화부(FF2) 및 제1활성화신호 생성부(2255A)로 인가된다. 제2동기화부(FF2)는 제1동기화부(FF1)에서 전달된 반전된 제1테스트 펄스신호(S1)를 입력받아 클럭신호(CLKT)에 동기되어 쉬프팅 동작을 수행하여 제2테스트 펄스신호(S2)를 생성한다. 여기서, 제2경로제어부(2253B)는 '하이'레벨인 제2제어신호(CTRL2)에 응답하여 제1인버터(INV1)가 활성화된다. 제2동기화부(FF2)에서 쉬프팅된 제2활성화신호(S2)가 반전되어 다음 단의 제3쉬프팅부(FF3) 및 제2활성화신호 생성부(2255B)로 인가된다. 제3동기화부(FF3)는 제2동기화부(FF2)에서 전달된 반전된 제2테스트 펄스신호(S2)를 입력받아 클럭신호(CLKT)에 동기되어 쉬프팅 동작을 수행하여 제3테스트 펄스신호(S3)를 생성한다. 또한, 제3경로제어부(2253C)는 '하이'레벨인 제3제어신호(CTRL3)에 응답하여 제1인버터(INV1)가 활성화된다. 제3동기화부(FF3)에서 쉬프팅된 제3테스트 펄스신호(S3)가 반전되어 제3활성화신호 생성부(2255C)로 인가된다.

이렇게, 제1활성화신호 생성부(2255A)로 인가된 제1제어신호(CTRL1)와 제1경로제어부(2253A)를 통해 반전되어 전달된 제1테스트 펄스신호(S1)에 응답하여 제1전달부(2210A)의 패스게이트(PG1)가 활성화된다. 제1실리콘 관통전극(TSV1)의 타 단이 검출부(2300)와 연결되어, 제1실리콘 관통전극(TSV1)의 테스트 확인정보가 검출부(2300)로 전달된다.

제2활성화신호 생성부(2255B)로 인가된 제2제어신호(CTRL2)와 제2경로제어부(2253B)를 통해 반전되어 전달된 제2테스트 펄스신호(S2)에 응답하여 제2전달부(2210B)의 패스게이트(PG2)가 활성화된다. 제2실리콘 관통전극(TSV2)의 타 단이 검출부(2300)와 연결되어, 제2실리콘 관통전극(TSV2)의 테스트 확인정보가 검출부(2300)로 전달된다.

제3활성화신호 생성부(2255C)로 인가된 제3제어신호(CTRL3)와 제3경로제어부(2255C)를 통해 반전되어 전달된 제3테스트 펄스신호(S3)에 응답하여 제3전달부(2210C)의 패스게이트(PG3)가 활성화된다. 제3실리콘 관통전극(TSV3)의 타 단이 검출부(2300)와 연결되어, 제3실리콘 관통전극(TSV3)의 테스트 확인정보가 검출부(2300)로 전달된다.

제1내지 제3전달부(2210A,2210B,2210C)의 패스 게이트(PG<1:3>)는 쉬프팅된 제1내지 제3테스트 펄스신호(S<1:3>)에 응답하여 순차적으로 활성화된다. 따라서, 제1내지 제3실리콘 관통전극(TSV<1:3>)을 통한 테스트 확인정보가 검출부(2300)로 순차적으로 전달된다. 검출부(2300)는 제1내지 제3실리콘 관통전극(TSV<1:3>)으로부터 출력된 테스트 확인정보를 기준 전압과 비교하여 해당 실리콘 관통전극이 정상적으로 연결된 것인지, 연결이 끊어진 것인지 판단할 수 있다. 이렇게 검출부(2300)를 통해 제1 내지 제3실리콘 관통전극(TSV<1:3>) 중 불량인 관통전극의 정보를 알 수 있다. 제어신호 생성부(2230)는 이러한 불량정보(INF_FAIL)에 대응하는 제1내지 제3제어신호(CTRL<1:3>)를 생성한다.

만약, 제2실리콘 관통전극(TSV2)이 불량으로 검출된 경우에 제2실리콘 관통전극(TSV2)을 통한 테스트 확인정보가 불량으로 검출되어 제어신호 생성부(2230)에서 생성된 제2제어신호(CTRL2)는 '로우'레벨로 비활성화될 수 있다. 제1 및 제3실리콘 관통전극(TSV1,TSV3)이 정상으로 검출되면 제어신호 생성부(2230)에서 제1 및 제3제어신호(CTRL1,CTRL3)는 '하이'레벨로 활성화될 수 있다.

이어서, 반도체 장치(2000)는 불량정보(INF_FAIL)를 검출하는 첫 번째 테스트 이후 두 번째 테스트를 진행한다. 테스트 모드정보(TM_TSVOS) 및 적층정보(SL_SIG)를 인가받아 테스트 확인정보가 각각 제1 내지 제3실리콘 관통전극(TSV<1:3>)의 일 단으로 각각 공급된다. 제1동기화부(FF1)는 테스트 펄스신호(OS_SIG)가 입력되고, 클럭신호(CLKT)에 동기되어 쉬프팅된 제1테스트 펄스신호(S1)를 출력한다. 제1경로제어부(2253A)는 '하이' 레벨로 활성화된 제1제어신호(CTRL1)에 응답하여 제1인버터(INV1)가 활성화된다. 제1동기화부(FF1)에서 출력된 제1테스트 펄스신호(S1)는 제1인버터(INV1)를 거쳐 반전되어 제1활성화신호 생성부(2255A)와 다음 단의 제2동기화부(FF2)로 인가된다. '하이' 레벨로 활성화된 제1제어신호(CTRL1)와 반전된 제1테스트 펄스신호(S1)를 인가받은 제1활성화신호 생성부(2255A)는 활성화된 제1활성화신호(EN_SIG1)를 생성한다. 제1활성화신호(EN_SIG1)에 응답하여 제1전달부(2210A)의 패스 게이트(PG1)는 활성화되어 제1실리콘 관통전극(TSV1)의 테스트 확인정보가 검출부(2300)로 전달된다.

제2동기화부(FF2)는 제1동기화부(FF1)에서 쉬프팅된 제1테스트 펄스신호(S1)가 반전되어 입력되고, 클럭신호(CLK)에 동기되어 쉬프팅된 제2테스트 펄스신호(S2)를 출력한다. 하지만, 제2경로제어부(2253B)는 '로우'레벨로 활성화된 제2제어신호(CTRL2)에 응답하여 제2인버터(INV2)가 활성화된다. 따라서, 제2동기화부(FF2)에서 출력된 제2테스트 펄스신호(S2)가 아닌, 제2동기화부(FF2)의 입력단(D)으로 인가된 제1테스트 펄스신호(S1)가 제2인버터(INV2)를 거쳐 반전되어 다음 단의 제3동기화부(FF3)와 제2활성화신호 생성부(2255B)로 인가된다. 제2경로제어부(2253B)에서 제2제어신호(CTRL2)에 응답하여 제2동기화부(FF2)에서 쉬프팅된 제2테스트 펄스신호(S2)의 전달 경로가 차단되고, 즉시 제2동기화부(FF2)로 입력된 제1테스트 펄스신호(S1)가 반전되어 제3동기화부(FF3)의 입력단(D)으로 인가된다. '로우'레벨로 활성화된 제2제어신호(CTRL2) 및 반전된 제1테스트 펄스신호(S1)를 인가받은 제2활성화신호 생성부(2255B)는 비활성화된 제2활성화신호(EN_SIG2)를 생성한다. 그에 따라, 제2전달부(2210B)의 패스 게이트(PG2)는 비활성화되어 제2실리콘 관통전극(TSV2)의 테스트 확인정보가 검출부(2300)로 전달되지 못한다.

제3동기화부(FF3)는 제1동기화부(FF1)에서 쉬프팅된 제1테스트 펄스신호(S1)가 반전되어 입력되고 클럭신호(CLKT)에 동기되어 쉬프팅된 제3테스트 펄스신호(S3)를 출력한다. 제3경로제어부(2253C)는 '하이'레벨로 활성화된 제3제어신호(CTRL3)에 응답하여 제1인버터(INV1)가 활성화된다. 제3동기화부(FF3)의 입력단(D)으로 인가된 제1테스트 펄스신호(S1)가 제1인버터(INV1)를 거쳐 반전되어 제3활성화신호 생성부(2255C)로 인가된다. '하이'레벨로 활성화된 제3제어신호(CTRL3)와 제3테스트 펄스신호(S3)를 인가받은 제3활성화신호 생성부(2255C)는 활성화된 제3활성화신호(EN_SIG3)를 생성한다. 제3활성화신호(EN_SIG3)에 응답하여 제3전달부(2210C)의 패스 게이트(PG3)는 활성화되어 제3실리콘 관통전극(TSV3)의 테스트 확인정보가 검출부(2300)로 전달된다.

즉, 제2실리콘 관통전극(TSV2)이 불량으로 검출됨에 따라 제2제어신호(CTRL2)가 비활성화되고, 제2활성화신호 생성부(2255B)에서 제2활성화신호(EN_SIG2)가 비활성화되며, 제2전달부(2210B)도 비활성화된다. 제2제어신호(CTRL2)가 비활성화됨에 따라 제2동기화부(FF2)에서 출력된 제2테스트 펄스신호(S2)가 전달되지 않고, 제2동기화부(FF2)로 입력된 제1테스트 펄스신호(S1)가 제3동기화부(FF3)로 입력된다. 따라서, 제1제어신호(CTRL1)와 제1테스트 펄스신호(S1)에 따라 제1활성화신호(EN_SIG1)가 생성되어 제1전달부(2210A)가 활성화된다. 또한, 제3제어신호(CTRL3)와 제3테스트 펄스신호(S3)에 따라 제3활성화신호(EN_SIG3)가 생성되어 제3전달부(2210C)가 순차적으로 활성화된다. 검출부(2300)는 비활성화된 제2전달부(2210B)를 제외한 제1전달부(2210A) 및 제3전달부(2210C)가 활성화되어 제1실리콘 관통전극(TSV1)과 제3실리콘 관통전극(TSV3)을 통한 테스트 확인정보를 순차적으로 검출한다.

본 발명의 일 실시예에 따른 반도체 장치는 첫 번째 테스트 동작에서 제1내지 제3실리콘 관통전극(TSV<1:3>)의 불량정보(INF_FAIL)를 검출하고, 불량정보(INF_FAIL)에 대응하는 제1내지 제3제어신호(CTRL<1:3>)를 생성한다. 이어 두 번째 테스트 동작에서 제1내지 제3제어신호(CTRL<1:3>)에 따라 제1내지 제3실리콘 관통전극(TSV<1:3>) 중 테스트 대상 실리콘 관통전극을 재설정하여, 테스트 대상 실리콘 관통전극의 불량정보(INF_FAIL)를 검출한다. 여기서, 테스트 대상 실리콘 관통전극은 첫 번째 테스트 동작에서 검출한 불량정보(INF_FAIL)에 따라 생성된 제1내지 제3제어신호(CTRL<1:3>)에 대응하여 불량이 아닌 실리콘 관통전극을 의미한다. 따라서, 첫 번째 테스트 동작에서 제1내지 제3실리콘 관통전극(TSV<1:3>)인 3개의 실리콘 관통전극에 대한 테스트를 수행하지만, 불량정보를 검출하여 두 번째 테스트 동작에서는 3개의 실리콘 관통전극 중에서 불량정보(INF_FAIL)를 갖는 제2실리콘 관통전극(TSV2)을 제외하여 2개의 실리콘 관통전극에 대한 테스트를 수행하는 것이 가능하다. 이는 첫 번째 테스트의 테스트 동작시간과 두 번째 테스트의 테스트 동작시간은 불량정보(INF_FAIL)에 따라 상이할 수 있음을 의미한다.

또한, 반도체 장치는 불량정보(INF_FAIL)에 따라서 제1내지 제3실리콘 관통전극(TSV<1:3>)의 테스트 동작시간은 가변될 수 있다. 즉, 불량정보(INF_FAIL)에 따라 해당하는 실리콘 관통전극을 통해 전달되는 테스트 확인정보를 출력하는 경로를 차단시키고, 테스트 대상 실리콘 관통전극만 활성화시켜 순차적으로 테스트를 진행하기 때문에 쉬프팅 동작을 수행하는 전체 구간인 테스트 동작 구간을 줄일 수 있다. 참고로, 도 2의 실시예에 따른 반도체 장치는 출력제어부에서 불량정보를 통해 쉬프팅 동작을 제어하여 다수의 실리콘 관통전극을 순차적으로 테스트하는 것을 일례로 설명하였으나, 제어신호를 이용하여 다수의 실리콘 관통전극을 선택적으로 제어하여 다수의 실리콘 관통전극을 테스트할 수 있다.

도 3은 본 발명의 일 실시예에 따른 테스트 시스템을 도시한 블록 구성도이다.

도 3을 참조하면, 테스트 시스템(3000)은 반도체 장치(3100) 및 테스트 장치(3300)를 포함할 수 있다.

여기서 본 발명의 일 실시예에 따른 테스트 시스템(3000)의 반도체 장치(3100)는 도 2에서 설명한 반도체 장치가 적용될 수 있다. 제1테스트는 도 2에서 설명한 첫 번째 테스트인 다수의 실리콘 관통전극으로 테스트 확인정보를 인가하고, 다수의 실리콘 관통전극으로 전달된 테스트 확인정보를 순차적으로 출력하는 테스트가 수행되는 동작일 수 있다. 또한, 제2테스트는 도 2에서 설명한 두 번째 테스트인 불량정보에 대응하는 실리콘 관통전극을 제외한 테스트 대상 실리콘 관통전극을 통해 전달된 테스트 확인정보를 순차적으로 출력하는 테스트가 수행되는 동작일 수 있다.

반도체 장치(3100)는 제1테스트 시 다수의 실리콘 관통전극 각각을 통해 전달되는 테스트 확인정보를 순차적으로 출력한다. 출력된 테스트 확인정보를 통해서 다수의 실리콘 관통전극의 불량정보(INFO_TSV)를 검출한다. 이후, 제2테스트 시 다수의 실리콘 관통전극 중 불량정보(INFO_TSV)에 대응하는 실리콘 관통전극을 제외한 테스트 대상 실리콘 관통전극을 통해 전달되는 테스트 확인정보를 순차적으로 출력한다. 따라서, 제1테스트 동작시간과 제2테스트 동작시간은 불량정보(INFO_TSV)에 따라 서로 상이할 수 있다.

테스트 장치(3300)는 반도체 장치(3100)로부터 불량정보(INFO_TSV)를 제공받아 제2테스트가 끝난 이후 수행되는 제3테스트의 시작 시점을 조절한다. 테스트 장치(3300)는 반도체 장치(3100)로 제3테스트를 위한 명령(CMD_TEST3)을 전달한다. 반도체 장치(3100)는 테스트 장치(3300)로부터 인가된 명령(CMD_TEST3)을 통해서 제3테스트를 수행한다.

본 발명의 일 실시예에 따른 테스트 시스템(3000)은 반도체 장치(3100)로부터 다수의 실리콘 관통전극의 불량정보(INFO_TSV)를 제공받아, 반도체 장치(3100)의 제3테스트 동작을 시작하는 시점을 조절할 수 있다. 따라서, 제3테스트 동작의 시작 시점을 조절할 수 있어 반도체 장치(3100)의 테스트에 소모되는 시간을 줄일 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

1100:정보제공부 1200:출력제어부
1210:전달부 1230:제어신호 생성부
1250:전달제어부 1300:검출부

Claims (20)

  1. 다수의 관통전극에 테스트 확인정보를 제공하기 위한 정보제공부;및
    상기 다수의 관통전극을 통해 전달된 상기 테스트 확인정보를 출력하는 경로를 선택적으로 제어하기 위한 출력제어부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 출력제어부에서 출력되는 상기 테스트 확인정보를 제공받아 상기 다수의 관통전극의 불량정보를 검출하기 위한 검출부
    를 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 출력제어부는,
    상기 다수의 관통전극 각각을 통해 전달되는 상기 테스트 확인정보를 상기 검출부로 전달하기 위한 전달부;및
    상기 전달부의 활성화 동작을 제어하기 위한 전달제어부
    를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 전달제어부는,
    테스트 펄스신호를 클럭신호에 동기시켜 순차적으로 쉬프팅하기 위한 쉬프팅부;
    상기 불량정보에 따라 상기 쉬프팅부에서 생성된 상기 테스트 펄스신호의 전달 경로를 제어하기 위한 경로제어부;및
    상기 불량정보 및 상기 경로제어부에서 전달된 상기 테스트 펄스신호에 응답하여 활성화신호를 생성하여 상기 전달부를 제어하는 활성화신호 생성부
    를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 쉬프팅부는,
    상기 다수의 관통전극 각각에 대응하는 다수의 동기화부를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 경로제어부는,
    상기 불량정보에 응답하여 해당하는 상기 동기화부에서 출력된 상기 테스트 펄스신호를 다음 단의 동기화부로 전달하거나, 또는 해당하는 상기 동기화부로 입력된 상기 테스트 펄스신호를 상기 다음 단의 동기화부로 전달하는 것을 특징으로 하는 반도체 장치.
  7. 제3항에 있어서,
    상기 출력제어부는,
    상기 검출부에서 검출된 상기 불량정보에 대응하는 제어신호를 생성하는 제어신호 생성부
    를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 활성화신호 생성부는,
    상기 제어신호 및 상기 경로제어부에서 전달된 상기 테스트 펄스신호를 인가받는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 다수의 관통전극의 테스트 동작시간은 상기 불량정보에 따라 가변되는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 테스트 확인정보는 테스트 시에 공급되는 전압 또는 전류인 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 정보제공부는,
    상기 다수의 관통전극을 포함하는 메모리 칩의 적층정보 및 테스트 모드정보를 입력받는 것을 특징으로 하는 반도체 장치.
  12. 다수의 관통전극에 테스트 확인정보를 제공하기 위한 정보제공부;
    상기 다수의 관통전극을 통해 전달된 상기 테스트 확인정보를 제공받아 상기 다수의 관통전극의 불량정보를 검출하기 위한 검출부;및
    상기 불량정보에 대응하는 관통전극을 통해 전달된 상기 테스트 확인정보를 출력하는 경로를 차단하기 위한 출력제어부
    를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 출력제어부는,
    상기 다수의 관통전극 각각을 통해 전달되는 상기 테스트 확인정보를 상기 검출부로 전달하기 위한 전달부;및
    상기 전달부의 활성화 동작을 제어하기 위한 전달제어부를 포함하는 반도체 장치.
  14. 제12항에 있어서,
    상기 전달제어부는,
    테스트 펄스신호를 클럭신호에 동기시켜 순차저으로 쉬프팅하기 위한 쉬프팅부;
    상기 제어신호에 따라 상기 쉬프팅부에서 생성된 상기 테스트 펄스신호의 전달 경로를 제어하기 위한 경로제어부;및
    상기 불량정보 및 상기 경로제어부에서 전달된 상기 테스트 펄스신호에 응답하여 활성화신호를 생성하여 상기 전달부를 제어하는 활성화신호 생성부
    를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 쉬프팅부는,
    상기 다수의 관통전극 각각에 대응하는 다수의 동기화부를 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 경로제어부는,
    상기 불량정보에 응답하여 해당하는 상기 동기화부에서 출력된 상기 테스트 펄스신호를 다음 단의 동기화부로 전달하거나, 또는 해당하는 상기 동기화부로 입력된 상기 테스트 펄스신호를 상기 다음 단의 동기화부로 전달하는 것을 특징으로 하는 반도체 장치.
  17. 다수의 관통전극에 테스트 확인정보를 공급하고, 상기 다수의 관통전극으로 전달된 상기 테스트 확인정보를 순차적으로 출력하여 불량정보를 검출하는 제1테스트 단계;및
    상기 불량정보에 따라 상기 다수의 관통전극 중 테스트 대상 관통전극을 재설정하여, 상기 테스트 대상 관통전극으로 전달된 상기 테스트 확인정보를 순차적으로 출력하는 제2테스트 단계
    를 포함하는 반도체 장치의 테스트 방법.
  18. 제17항에 있어서,
    상기 제2테스트 단계는,
    상기 다수의 관통전극 중 불량정보에 대응하는 관통전극으로 전달된 상기 테스트 확인정보를 출력하는 경로를 제어하는 단계
    를 포함하는 반도체 장치의 테스트 방법.
  19. 제17항에 있어서,
    상기 제1테스트 단계의 테스트 동작시간과 상기 제2테스트 단계의 테스트 동작시간은 상기 불량정보에 따라 상이한 것을 특징으로 하는 반도체 장치의 테스트 방법.
  20. 제18항에 있어서,
    상기 불량정보를 제공받아 상기 제2테스트 단계 이후 수행되는 테스트의 시작시점을 조절하는 단계
    를 더 포함하는 반도체 장치의 테스트 방법.
KR1020140044776A 2014-04-15 2014-04-15 반도체 장치 KR20150119540A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140044776A KR20150119540A (ko) 2014-04-15 2014-04-15 반도체 장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020140044776A KR20150119540A (ko) 2014-04-15 2014-04-15 반도체 장치
US14/487,903 US9607925B2 (en) 2014-04-15 2014-09-16 Semiconductor device for verifying operation of through silicon vias
CN201410810867.3A CN105045158B (zh) 2014-04-15 2014-12-23 半导体器件

Publications (1)

Publication Number Publication Date
KR20150119540A true KR20150119540A (ko) 2015-10-26

Family

ID=54264918

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140044776A KR20150119540A (ko) 2014-04-15 2014-04-15 반도체 장치

Country Status (3)

Country Link
US (1) US9607925B2 (ko)
KR (1) KR20150119540A (ko)
CN (1) CN105045158B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074579B1 (en) 2017-02-28 2018-09-11 SK Hynix Inc. Stacked semiconductor device
KR20180117280A (ko) * 2017-04-19 2018-10-29 한양대학교 에리카산학협력단 관통 전극의 결함 측정 방법 및 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108333494A (zh) * 2018-01-31 2018-07-27 常州志得电子有限公司 一贯机控制系统

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8384417B2 (en) * 2008-09-10 2013-02-26 Qualcomm Incorporated Systems and methods utilizing redundancy in semiconductor chip interconnects
KR101094916B1 (ko) 2009-10-29 2011-12-15 주식회사 하이닉스반도체 반도체 장치의 테스트 회로 및 방법
KR20120045366A (ko) 2010-10-29 2012-05-09 에스케이하이닉스 주식회사 3차원 적층 반도체 집적회로 및 그 tsv 리패어 방법
KR101157032B1 (ko) * 2010-11-17 2012-06-21 에스케이하이닉스 주식회사 반도체 장치
KR20120088450A (ko) * 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 리페어 방법
KR101190694B1 (ko) * 2011-03-04 2012-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101879394B1 (ko) * 2012-01-05 2018-07-18 에스케이하이닉스 주식회사 반도체시스템 및 커맨드어드레스 셋업/홀드 타임 조절방법
KR101965906B1 (ko) * 2012-07-12 2019-04-04 에스케이하이닉스 주식회사 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10074579B1 (en) 2017-02-28 2018-09-11 SK Hynix Inc. Stacked semiconductor device
KR20180117280A (ko) * 2017-04-19 2018-10-29 한양대학교 에리카산학협력단 관통 전극의 결함 측정 방법 및 장치

Also Published As

Publication number Publication date
CN105045158B (zh) 2019-04-02
US20150293168A1 (en) 2015-10-15
US9607925B2 (en) 2017-03-28
CN105045158A (zh) 2015-11-11

Similar Documents

Publication Publication Date Title
JP5805629B2 (ja) シリコン貫通ビア(tsv)冗長性を設けるための方法および装置
KR20120062281A (ko) 관통 전극을 가지는 적층 구조의 반도체 장치 및 이에 대한 테스트 방법
JP5098644B2 (ja) 半導体装置、および半導体チップ
US8519735B2 (en) Programming the behavior of individual chips or strata in a 3D stack of integrated circuits
US7139957B2 (en) Automatic self test of an integrated circuit component via AC I/O loopback
WO1998012706A1 (en) Device and method for testing integrated circuit dice in an integrated circuit module
TW200921130A (en) Protocol aware digital channel apparatus
DE10260184A1 (de) Speichermodul mit einer Testeinrichtung
TW200921692A (en) A method for testing in a reconfigurable tester
US9164147B2 (en) Method and apparatus for 3D IC test
KR101094916B1 (ko) 반도체 장치의 테스트 회로 및 방법
US20080290341A1 (en) Stacked semiconductor device and method of testing the same
US7028235B1 (en) Test method and test circuit for electronic device
JP5416200B2 (ja) 半導体装置
TWI543188B (zh) 半導體裝置
KR20120045366A (ko) 3차원 적층 반도체 집적회로 및 그 tsv 리패어 방법
CN101546758B (zh) 半导体器件和半导体集成电路
US8823409B2 (en) Semiconductor apparatus and method of testing and manufacturing the same
TW200416732A (en) Synchronous semiconductor memory device
TW201507087A (zh) 半導體裝置
KR101321480B1 (ko) 반도체 장치 및 스택 반도체 장치
KR101762768B1 (ko) 고속 입력-출력 디바이스들의 테스트
US9086455B2 (en) Testing and repairing apparatus of through silicon via in stacked-chip
US20110115509A1 (en) Semiconductor Devices Including Design for Test Capabilities and Semiconductor Modules and Test Systems Including Such Devices
US20100315887A1 (en) Semiconductor memory device having physically shared data path and test device for the same

Legal Events

Date Code Title Description
A201 Request for examination