KR20120045330A

KR20120045330A - 반도체 장치

Info

Publication number: KR20120045330A
Application number: KR1020100106805A
Authority: KR
Inventors: 임재혁; 이강설
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-10-29
Filing date: 2010-10-29
Publication date: 2012-05-09
Also published as: KR101703040B1

Abstract

반도체 장치는 서로 적층된 마스터 칩과, 복수의 슬레이브 칩과, 마스터 칩 및 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인;을 포함하며, 복수의 슬레이브 칩은 마스터 칩에서 생성된 기준전압을 반도체 칩 관통라인을 통해서 입력받거나, 패드를 통해서 인가된 외부 기준전압을 선택적으로 입력받으며, 각각의 슬레이브 칩은 기준전압 또는 외부 기준전압을 이용하여 내부전압을 생성하는 것을 특징으로 한다.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로서, 복수의 반도체 칩이 적층된 구조로 형성된 반도체 장치의 내부전원회로를 구성하는 기술에 관한 것이다.

일반적으로 반도체 장치는 외부 전원을 제공받아 다양한 전압레벨의 내부전압을 생성하고, 이러한 내부전압을 이용하여 내부회로를 동작시키고 있다.

도 1은 일반적인 반도체 장치의 전원 발생부를 나타낸 도면이다.

도 1을 참조하면, 전원 발생부는 기준전압 생성부(1000)와, 내부전압 생성부(2000)로 구성된다. 기준전압 생성부(1000)는 외부에서 인가되는 전원전압(VDD)의 변화에 무관하게 일정한 레벨을 갖는 기준전압(VREF)을 생성한다. 내부전압 생성부(2000)는 기준전압(VREF)을 이용하여 내부전압(VINT)을 생성한다. 내부전압 생성부(2000)는 내부전압(VINT)의 전압레벨이 일정하게 유지되도록 내부전압(VINT)을 분배한 피드백 전압과 기준전압(VREF)을 비교하고 그 비교결과에 따라 내부전압(VINT)의 전압레벨을 조절하도록 구성된다. 즉, 내부전압 생성부(2000)는 내부전압(VINT)의 전압레벨이 목표된 레벨보다 낮아지거나 높아지면 목표된 레벨에 다시 도달하도록 하는 내부동작을 수행한다.

한편, 반도체 장치를 고집적화 시키기 위하여 다양한 형태의 패키지(Package) 방식이 제안되고 있다. 특히, 복수의 반도체 칩을 적층시켜서 하나의 반도체 장치를 구성하는 칩 스택(Chip Stack) 방식은 복수의 반도체 칩에 공통적으로 신호를 전달하기 위해서 반도체 칩 관통라인을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 지칭하기도 한다.

일반적으로 적층된 복수의 반도체 칩은 마스터 칩(Master Chip) 및 하나 이상의 슬레이브 칩(Slave Chip)으로 구분할 수 있다. 마스터 칩(Master Chip)은, 외부와 신호를 교환하는 동작 및 슬레이브 칩(Slave Chip)을 제어하는 역할을 수행하도록 구성된다. 또한, 각 슬레이브 칩(Slave Chip)은 마스터 칩(Master Chip)의 제어에 따라 특정 동작을 수행하도록 구성된다. 예를 들면, 반도체 메모리 장치의 경우 마스터 칩(Master Chip)은 신호의 입출력 및 제어신호에 관련된 주변회로(Peripheral)를 구비하고, 슬레이브 칩(Slave Chip)은 데이터 저장을 위한 메모리 뱅크를 구비한다. 참고적으로 마스터 칩(Master Chip) 및 슬레이브 칩(Slave Chip)은 필요에 따라 할당된 회로의 구성이 변경될 수 있다.

도 2는 일반적인 적층형 반도체 장치의 구성도이다.

도 2를 참조하면, 일반적인 적층형 반도체 장치는 마스터 칩(MASTER CHIP)과, 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 포함하고 있다. 마스터 칩(MASTER CHIP)과 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 서로 적층되어 있으며, 복수의 반도체 칩 관통라인(101,102,103,104)은 마스터 칩(MASTER CHIP) 및 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 각각 관통하여 전기적으로 연결되어 있다. 참고적으로 각 반도체 칩(CHIP)을 수직으로 관통하는 복수의 서브 반도체 칩 관통라인(TSV)을 하나의 반도체 칩 관통라인 이라고 지칭하기로 한다.

마스터 칩(MASTER CHIP) 및 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)으로 구분되는 반도체 장치는 넷 다이(Net Die)를 확보하기 위해서 전원회로 및 주변회로(Peripheral Circuit)를 마스터 칩(MASTER CHIP)에 집중해서 배치하고 있다.

따라서 도 2의 마스터 칩(MASTER CHIP)은 기준전압 생성부(11)와, 내부전압 생성부(12)를 포함하고 있으며, 내부전압 생성부(12)에서 생성된 내부전압(VINT)을 복수의 반도체 칩 관통라인(101,102,103,104)을 통해서 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)에 전송하게 된다. 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 복수의 반도체 칩 관통라인(101,102,103,104)을 통해서 전송된 내부전압(VINT)을 이용하여 내부동작을 수행하게 된다.

이때, 대표적으로 제4 슬레이브 칩(SLAVE CHIP4)을 자세히 살펴보면, 제4 슬레이브 칩(SLAVE CHIP4)에는 내부전압(VINT)을 동작전원으로 이용하여 내부동작을 수행하는 제1 내부 로직부(51)와, 제2 내부 로직부(52)가 구비되어 있다. 제1 내부 로직부(51)와, 제2 내부 로직부(52)에 공급되는 내부전압(VINT)은 복수의 반도체 칩 관통라인(101,102,103,104)을 통해서 제1 내부 로직부(51)와, 제2 내부 로직부(52)가 배치된 인접지역까지 직접 전송되므로 제1 내부 로직부(51)와, 제2 내부 로직부(52)가 전류를 많이 소모하더라도 내부전압(VINT)의 변동이 크게 발생하지 않는다.

한편, 제4 슬레이브 칩(SLAVE CHIP4)의 제1 내부 로직부(51)와, 제2 내부 로직부(52)는 마스터 칩(MASTER CHIP)과 적층이 완료된 상태, 즉 패키지가 완성된 상태에서 내부전압(VINT)을 전송받게 된다. 따라서 적층하기 이전에 제1 내부 로직부(51)와, 제2 내부 로직부(52)의 동작을 테스트 하기 위해서는 패드(PAD)를 통해서 직접 내부전압(VINT)을 입력해 주어야 한다. 이와 같은 방식을 통해서 내부전압(VINT)을 공급하는 경우, 패드(PAD)와 제1 및 제2 내부 로직부(51,52) 사이의 거리가 매우 멀고, 패드(PAD) 및 전송라인의 로딩으로 인하여 내부전압(VINT)의 레벨 강하(Level Drop)가 발생하게 된다. 또한, 순간적으로 내부전압(VINT)의 소모가 많을 경우 내부전압(VINT)의 변동이 심하게 발생할 수 있다. 따라서 제1 및 제2 내부 로직부(51,52)가 정확한 동작을 수행하는지 여부를 테스트하기 힘들다. 이는 불량 판정에 대한 신뢰성을 떨어뜨리게 되므로 이를 해결하기 위한 기술이 요구되고 있다.

본 발명은 테스트시에 전원을 안정적으로 공급할 수 있는 반도체 장치를 제공한다.

또한, 본 발명은 적층된 복수의 반도체 칩에 외부 기준전압을 직접 공급하여, 테스트 신뢰성을 향상시킬 수 있는 반도체 장치를 제공한다.

본 발명의 일 실시예에 따르면, 서로 적층된 마스터 칩과, 복수의 슬레이브 칩; 및 상기 마스터 칩 및 상기 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인;을 포함하며, 상기 복수의 슬레이브 칩은 상기 마스터 칩에서 생성된 기준전압을 반도체 칩 관통라인을 통해서 입력받거나, 해당 슬레이브 칩의 패드를 통해서 인가된 외부 기준전압을 선택적으로 입력받으며, 각각의 슬레이브 칩은 상기 기준전압 또는 상기 외부 기준전압을 이용하여 내부전압을 생성하는 것을 특징으로 하는 반도체 장치가 제공된다.

또한, 본 발명의 다른 실시예에 따르면, 서로 적층된 마스터 칩 및 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인을 포함하는 반도체 장치에 있어서, 상기 마스터 칩은, 기준전압을 생성하고 생성된 상기 기준전압을 제1 반도체 칩 관통라인으로 전송하는 기준전압 생성부; 및 상기 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 제2 반도체 칩 관통라인으로 전송하는 메인 내부전압 생성부;를 포함하며, 상기 복수의 슬레이브 칩은 각각, 상기 제2 반도체 칩 관통라인을 통해서 전송된 상기 내부전압을 전달하는 내부 전원라인; 상기 제1 반도체 칩 관통라인을 통해서 전송된 상기 기준전압 또는 해당 슬레이브 칩의 패드(PAD)를 통해서 외부에서 인가된 외부 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 상기 내부 전원라인으로 출력하는 보조 내부전압 생성부; 및 상기 내부 전원라인의 상기 내부전압을 동작전원으로 이용하여 내부동작을 수행하는 적어도 하나 이상의 내부 로직부;를 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.

또한, 본 발명의 또 다른 실시예에 따르면, 서로 적층된 마스터 칩 및 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인을 포함하는 반도체 장치에 있어서, 상기 마스터 칩은, 기준전압을 생성하는 기준전압 생성부; 및 상기 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 반도체 칩 관통라인으로 전송하는 메인 내부전압 생성부;를 포함하며, 상기 복수의 슬레이브 칩은 각각, 상기 반도체 칩 관통라인을 통해서 전송된 상기 내부전압을 전달하는 내부 전원라인; 해당 슬레이브 칩의 패드(PAD)를 통해서 외부에서 인가된 외부 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 상기 내부 전원라인으로 출력하는 보조 내부전압 생성부; 및 상기 내부 전원라인의 상기 내부전압을 동작전원으로 이용하여 내부동작을 수행하는 적어도 하나 이상의 내부 로직부;를 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.

도 1은 일반적인 반도체 장치의 전원 발생부를 나타낸 도면이다.
도 2는 일반적인 적층형 반도체 장치의 구성도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도 5는 본 발명의 실시예에 따른 기준전압 생성부의 구성도이다.
도 6은 본 발명의 실시예에 따른 메인 내부전압 생성부 및 보조 내부전압 생성부의 구성도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.

본 실시예에 따른 반도체 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.

도 3을 참조하면, 반도체 장치는 마스터 칩(MASTER CHIP)과, 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 포함하고 있다. 마스터 칩(MASTER CHIP)과 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 서로 수직으로 적층되어 있으며, 복수의 반도체 칩 관통라인(101A,102A,103A,104A,105A)은 마스터 칩(MASTER CHIP) 및 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 각각 관통하여 전기적으로 연결되어 있다. 참고적으로 각각의 반도체 칩(CHIP)을 수직으로 관통하는 복수의 서브 반도체 칩 관통라인(TSV)을 하나의 반도체 칩 관통라인 이라고 지칭한다.

본 실시예에서 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 마스터 칩(MASTER CHIP)에서 생성된 기준전압(VREF)을 제5 반도체 칩 관통라인(105A)을 통해서 입력 받거나, 각각의 패드(PAD)를 통해서 인가된 외부 기준전압(VREF)을 선택적으로 입력받게 된다. 이때, 기준전압(VREF) 및 외부 기준전압(VREF_EXT)은 동일한 전압레벨을 갖는 전압이라고 가정한다.

즉, 적층이 완료되어 패키지 상태인 반도체 장치에서, 각각의 슬레이브 칩은 마스터 칩(MASTER CHIP)에서 생성된 기준전압(VREF)을 이용하여 내부전압(VINT)을 생성하게 된다. 또한, 적층되기 이전의 웨이퍼 상태인 반도체 장치에서, 각각의 슬레이브 칩은 패드(PAD)를 통해서 입력되는 외부 기준전압(VREF_EXT)을 이용하여 내부전압(VINT)을 생성하게 된다. 기준전압(VREF) 및 외부 기준전압(VREF_EXT)은 전류소모가 거의 없는 전원이다.

본 실시예에서 각 슬레이브 칩은 웨이퍼 상태에서 외부 기준전압(VREF_EXT)을 이용하여 내부전압(VINT)을 자체적으로 생성하고, 자체적으로 생성된 내부전압(VINT)을 이용하여 내부동작을 수행한다. 따라서 각 슬레이브 칩에 내부전압(VINT)이 매우 안정적으로 공급되므로, 내부전압(VINT)을 동작전원으로 이용하는 내부 로직부를 보다 정확하게 테스트할 수 있다.

상기와 같이 구성되는 반도체 장치의 세부구성과 주요동작을 좀 더 상세히 살펴보면 다음과 같다.

마스터 칩(MASTER CHIP)은 기준전압 생성부(11A)와, 메인 내부전압 생성부(12A)를 구비하고 있다. 기준전압 생성부(11A)는 기준전압(VREF)을 생성하고 생성된 기준전압(VREF)을 제5 반도체 칩 관통라인(105A)으로 전송한다. 메인 내부전압 생성부(12A)는 기준전압(VREF)을 이용하여 내부전압(VINT)을 생성하고, 생성된 내부전압(VINT)을 제1 내지 제4 반도체 칩 관통라인(101A,102A,103A,104A)으로 전송한다. 내부전압(VINT)은 하나의 반도체 칩 관통라인을 통해서도 전송될 수 있으나, 본 실시예와 같이 전송효율을 높이기 위해서 복수의 반도체 칩 관통라인을 이용하여 전송할 수도 있다.

한편, 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 각각 동일한 회로로 구성되므로, 대표적으로 제1 슬레이브 칩(SLAVE CHIP1)의 내부동작 및 관련된 내부회로를 상세히 설명하기로 한다.

제1 슬레이브 칩(SLAVE CHIP1)은 내부 전원라인(VINT LINE)과, 보조 내부전압 생성부(23A)와, 제1 및 제2 내부 로직부(21A,22A)를 구비한다. 이때, 보조 내부전압 생성부(23A)는 제1 및 제2 내부 로직부(21A,22A)의 인접한 곳에 배치되는 것이 바람직하다.

내부 전원라인(VINT LINE)은 제1 내지 제4 반도체 칩 관통라인(101A,102A,103A,104A)을 통해서 전송된 내부전압(VINT)을 제1 및 제2 내부 로직부(21A,22A)로 전달한다.

보조 내부전압 생성부(23A)는 제5 반도체 칩 관통라인(105A)을 통해서 전송된 기준전압(VREF) 또는 패드(PAD)를 통해서 외부에서 인가된 외부 기준전압(VREF_EXT)을 선택적으로 이용하여 내부전압(VINT)을 생성하고, 생성된 내부전압(VINT)을 내부 전원라인(VINT LINE)으로 출력한다. 본 실시예에서 보조 내부전압 생성부(23A)는 패키지 상태의 노멀모드에서, 제5 반도체 칩 관통라인(105A)을 통해서 전송된 기준전압(VREF)을 이용하여 내부전압을 생성한다. 또한, 보조 내부전압 생성부(23A)는 웨이퍼 상태인 각 슬레이브 칩의 테스트 모드에서, 외부 기준전압(VREF_EXT)을 이용하여 내부전압을 생성한다.

제1 및 제2 내부 로직부(21A,22A)는 내부 전원라인(VINT LINE)의 내부전압(VINT)을 동작전원으로 이용하여 내부동작을 수행한다.

기준전압(VREF) 및 외부 기준전압(VREF_EXT)은 전류소모가 거의 없는 전원이므로, 패드(PAD)를 통해서 외부에서 입력되더라도 레벨강하가 거의 발생하지 않는다. 따라서 웨이퍼 상태에서 제1 슬레이브 칩(SLAVE CHIP1)의 보조 내부전압 생성부(23A)가 외부 기준전압(VREF_EXT)을 이용하여 내부전압(VINT)을 자체적으로 생성하고, 자체적으로 생성된 내부전압(VINT)을 이용하여 내부동작을 수행하게 되면, 내부전압(VINT)이 매우 안정적으로 공급된다. 따라서 내부전압(VINT)을 동작전원으로 이용하는 제1 및 제2 내부 로직부(21A,22A)를 보다 정확하게 테스트할 수 있다.

또한, 패키지 상태에서 제1 및 제2 내부 로직부(21A,22A)는 메인 내부전압 생성부(12A)에서 생성된 내부전압(VINT)과 보조 내부전압 생성부(23A)에서 생성된 내부전압(VINT)을 동시에 공급받으므로 더욱 안정된 동작전원을 제공받게 된다.

도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.

도 4를 참조하면, 반도체 장치는 마스터 칩(MASTER CHIP)과, 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 포함하고 있다. 마스터 칩(MASTER CHIP)과 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 서로 수직으로 적층되어 있으며, 복수의 반도체 칩 관통라인(101A,102A,103A,104A)은 마스터 칩(MASTER CHIP) 및 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 각각 관통하여 전기적으로 연결되어 있다. 참고적으로 각각의 반도체 칩(CHIP)을 수직으로 관통하는 복수의 서브 반도체 칩 관통라인(TSV)을 하나의 반도체 칩 관통라인 이라고 지칭한다.

마스터 칩(MASTER CHIP)은 기준전압 생성부(11B)와, 메인 내부전압 생성부(12B)를 구비하고 있다. 기준전압 생성부(11B)는 기준전압(VREF)을 생성한다. 메인 내부전압 생성부(12B)는 기준전압(VREF)을 이용하여 내부전압(VINT)을 생성하고, 생성된 내부전압(VINT)을 제1 내지 제4 반도체 칩 관통라인(101B,102B,103B,104B)으로 전송한다. 내부전압(VINT)은 하나의 반도체 칩 관통라인을 통해서도 전송될 수 있으나, 본 실시예와 같이 전송효율을 높이기 위해서 복수의 반도체 칩 관통라인을 이용하여 전송할 수도 있다.

제1 슬레이브 칩(SLAVE CHIP1)은 내부 전원라인(VINT LINE)과, 보조 내부전압 생성부(23B)와, 제1 및 제2 내부 로직부(21B,22B)를 구비한다. 이때, 보조 내부전압 생성부(23B)는 제1 및 제2 내부 로직부(21B,22B)의 인접한 곳에 배치되는 것이 바람직하다.

내부 전원라인(VINT LINE)은 제1 내지 제4 반도체 칩 관통라인(101B,102B,103B,104B)을 통해서 전송된 내부전압(VINT)을 제1 및 제2 내부 로직부(21B,22B)로 전달한다.

보조 내부전압 생성부(23B)는 외부에서 인가된 외부 기준전압(VREF_EXT)을 이용하여 내부전압(VINT)을 생성하고, 생성된 내부전압(VINT)을 내부 전원라인(VINT LINE)으로 출력한다. 본 실시예에서 보조 내부전압 생성부(23B)는 웨이퍼 상태인 각 슬레이브 칩의 테스트 모드에서, 외부 기준전압(VREF_EXT)을 이용하여 내부전압을 생성한다. 참고적으로 보조 내부전압 생성부(23B)는 패키지 상태의 노멀모드에서는 동작하지 않는다. 즉, 보조 내부전압 생성부(23B)는 웨이퍼 상태에서 테스트 용도로만 사용된다.

제1 및 제2 내부 로직부(21B,22B)는 내부 전원라인(VINT LINE)의 내부전압(VINT)을 동작전원으로 이용하여 내부동작을 수행한다.

기준전압(VREF) 및 외부 기준전압(VREF_EXT)은 전류소모가 거의 없는 전원이므로, 패드(PAD)를 통해서 외부에서 입력되더라도 레벨강하가 거의 발생하지 않는다. 따라서 웨이퍼 상태에서 제1 슬레이브 칩(SLAVE CHIP1)의 보조 내부전압 생성부(23B)가 외부 기준전압(VREF_EXT)을 이용하여 내부전압(VINT)을 자체적으로 생성하고, 자체적으로 생성된 내부전압(VINT)을 이용하여 내부동작을 수행하게 되면, 내부전압(VINT)이 매우 안정적으로 공급된다. 따라서 내부전압(VINT)을 동작전원으로 이용하는 제1 및 제2 내부 로직부(21B,22B)를 보다 정확하게 테스트할 수 있다.

도 5는 본 발명의 실시예에 따른 기준전압 생성부의 구성도이다.

도 5를 참조하면 기준전압 생성부는 제어전압 출력부(210)와, 풀업 구동부(220)와, 로딩부(230), 초기화부(240)를 구비한다.

제어전압 출력부(210)는 외부 전원전압(VDD)의 전압레벨에 대응하는 레벨을 갖는 제어전압(VR_P)을 출력한다. 제어전압 출력부(210)는 온도 보상부(R)를 포함하고 있으므로, 온도변화에 대한 전압변동이 최소화된 제어전압(VR_P)을 생성하게 된다.

풀업 구동부(220)는 제어전압(VR_P) 및 외부 전원전압(VDD)의 전압차이에 대응하는 전류량으로 기준전압 출력단(N0)을 풀업 구동한다. 이때, 풀업 구동부(220)는 외부 전원전압(VDD)의 변화에 관계없이 일정한 전류를 기준전압 출력단(N0)으로 구동하게 된다.

로딩부(230)는 기준전압 출력단(N0)과 접지전압단(VSS) 사이에 접속되며 자신의 저항값에 대응하는 레벨을 갖는 기준전압(VREF)을 기준전압 출력단(N)0에 형성한다. 즉, 풀업 구동부(220)가 일정한 저항값을 갖는 것으로 해석한다면, 로딩부(230)의 저항값에 따라 기준전압 출력단(N0)에 형성되는 기준전압(VREF)의 전압레벨이 결정된다.

초기화부(240)는 리셋신호(RESETB)의 제어에 따라 제어전압(VR_P)의 전압레벨을 접지전압(VSS)으로 초기화 한다. 참고적으로 리셋신호(RESETB)는 전원이 초기화 되었음을 나타내는 파워업 신호를 이용하여 생성될 수 있다.

도 6은 본 발명의 실시예에 따른 메인 내부전압 생성부 및 보조 내부전압 생성부의 구성도이다. 메인 내부전압 생성부 및 보조 내부전압 생성부는 서로 동일한 회로로 구성될 수 있으므로, 대표적으로 메인 내부전압 생성부만을 도시하였다. 또한, 본 실시예에서는 레귤레이팅 방식의 내부전압 생성부를 예시하였으나, 실시예에 따라 전하 펌핑(Charge Pumping) 방식의 내부전압 생성부를 이용할 수도 있다.

도 6을 참조하면, 메인 내부전압 생성부는 비교부(310)와, 풀업 구동부(320)와, 피드백부(330)를 구비한다.

비교부(310)는 기준전압(VREF)과 피드백전압(VFEED)을 비교하고 그 비교결과에 대응하는 전압레벨을 갖는 제어전압(VCTRL)을 출력한다. 풀업 구동부(320)는 제어전압(VCTRL)의 제어에 따라 내부전압 출력단(N0)을 풀업 구동한다. 피드백부(330)는 내부전압 출력단(N0)과 접지전압단(VSS) 사이에 접속되며 피드백전압(VFEED)을 출력한다. 본 실시예에서 피드백부(330)는 내부전압 출력단(N0)과 접지전압단(VSS) 사이에 서로 직렬로 연결된 복수의 전압강하소자(R1,R2)로 구성된다. 따라서 피드백전압(VFEED)의 전압레벨은 복수의 전압강하소자(R1,R2)의 저항비율에 따라 조절된다.

내부전압(VINT)의 전압레벨이 목표된 레벨보다 높아지거나 낮아지게 되는 경우, 피드백전압(VFEED)의 전압이 변동하게 되므로 비교부(310)에서 출력되는 제어전압(VCTRL)의 전압레벨이 조절된다. 이때 제어전압(VCTRL)은 전압레벨은 내부전압(VINT)이 다시 목표된 레벨에 도달할 때까지 조절된다.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

210 : 제어전압 출력부
220 : 풀업 구동부
230 : 로딩부
240 : 초기화부
310 : 비교부
320 : 풀업 구동부
330 : 피드백부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims

서로 적층된 마스터 칩과, 복수의 슬레이브 칩; 및
상기 마스터 칩 및 상기 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인;을 포함하며,
상기 복수의 슬레이브 칩은 상기 마스터 칩에서 생성된 기준전압을 상기 반도체 칩 관통라인을 통해서 입력받거나, 해당 슬레이브 칩의 패드를 통해서 인가된 외부 기준전압을 선택적으로 입력받으며,
각각의 슬레이브 칩은 상기 기준전압 또는 상기 외부 기준전압을 이용하여 내부전압을 생성하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서,
상기 기준전압 및 상기 외부 기준전압은 동일한 전압레벨을 갖는 것을 특징으로 하는 반도체 장치.
서로 적층된 마스터 칩 및 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인을 포함하는 반도체 장치에 있어서,
상기 마스터 칩은,
기준전압을 생성하고 생성된 상기 기준전압을 제1 반도체 칩 관통라인으로 전송하는 기준전압 생성부; 및
상기 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 제2 반도체 칩 관통라인으로 전송하는 메인 내부전압 생성부;를 포함하며,
상기 복수의 슬레이브 칩은 각각,
상기 제2 반도체 칩 관통라인을 통해서 전송된 상기 내부전압을 전달하는 내부 전원라인;
상기 제1 반도체 칩 관통라인을 통해서 전송된 상기 기준전압 또는 해당 슬레이브 칩의 패드(PAD)를 통해서 외부에서 인가된 외부 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 상기 내부 전원라인으로 출력하는 보조 내부전압 생성부; 및
상기 내부 전원라인의 상기 내부전압을 동작전원으로 이용하여 내부동작을 수행하는 적어도 하나 이상의 내부 로직부;를 포함하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서,
상기 기준전압 및 상기 외부 기준전압은 동일한 전압레벨을 갖는 것을 특징으로 하는 반도체 장치.
제3항에 있어서,
상기 보조 내부전압 생성부는,
노멀모드에서 상기 제1 반도체 칩 관통라인을 통해서 전송된 상기 기준전압을 이용하여 상기 내부전압을 생성하고, 테스트모드에서 상기 외부 기준전압을 이용하여 상기 내부전압을 생성하는 것을 특징으로 하는 반도체 장치.
제3항에 있어서,
상기 기준전압 생성부는,
외부 전원전압의 전압레벨에 대응하는 레벨을 갖는 제어전압을 출력하는 제어전압 출력부;
상기 제어전압 및 상기 외부 전원전압의 전압차이에 대응하는 전류량으로 기준전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 기준전압 출력단과 접지전압단 사이에 접속되며 자신의 저항값에 대응하는 레벨을 갖는 상기 기준전압을 상기 기준전압 출력단에 형성하는 로딩부;를 포함하는 반도체 장치.
제3항에 있어서,
상기 메인 내부전압 생성부는,
상기 기준전압과 피드백전압을 비교하고 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 비교부;
상기 제어전압의 제어에 따라 내부전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 내부전압 출력단과 접지전압단 사이에 접속되며 상기 피드백전압을 출력하는 피드백부;를 포함하는 반도체 장치.
제7항에 있어서,
상기 피드백부는,
상기 내부전압 출력단과 상기 접지전압단 사이에 서로 직렬로 연결된 복수의 전압강하소자를 포함하는 반도체 장치.
제3항에 있어서,
상기 보조 내부전압 생성부는,
상기 기준전압과 피드백전압을 비교하고 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 비교부;
상기 제어전압의 제어에 따라 내부전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 내부전압 출력단과 접지전압단 사이에 접속되며 상기 피드백전압을 출력하는 피드백부;를 포함하는 반도체 장치.
제9항에 있어서,
상기 피드백부는,
상기 내부전압 출력단과 상기 접지전압단 사이에 서로 직렬로 연결된 복수의 전압강하소자를 포함하는 반도체 장치.
서로 적층된 마스터 칩 및 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인을 포함하는 반도체 장치에 있어서,
상기 마스터 칩은,
기준전압을 생성하는 기준전압 생성부; 및
상기 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 반도체 칩 관통라인으로 전송하는 메인 내부전압 생성부;를 포함하며,
상기 복수의 슬레이브 칩은 각각,
상기 반도체 칩 관통라인을 통해서 전송된 상기 내부전압을 전달하는 내부 전원라인;
해당 슬레이브 칩의 패드(PAD)를 통해서 외부에서 인가된 외부 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 상기 내부 전원라인으로 출력하는 보조 내부전압 생성부; 및
상기 내부 전원라인의 상기 내부전압을 동작전원으로 이용하여 내부동작을 수행하는 적어도 하나 이상의 내부 로직부;를 포함하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서,
상기 기준전압 및 상기 외부 기준전압은 동일한 전압레벨을 갖는 것을 특징으로 하는 반도체 장치.
제11항에 있어서,
상기 보조 내부전압 생성부는,
테스트모드에서 상기 외부 기준전압을 이용하여 상기 내부전압을 생성하는 것을 특징으로 하는 반도체 장치.
제13항에 있어서,
상기 내부 로직부는,
노멀모드에서 상기 메인 내부전압 생성부에서 생성된 상기 내부전압을 동작전원으로 이용하고, 상기 테스트모드에서 상기 보조 내부전압 생성부에서 생성된 상기 내부전압을 동작전원으로 이용하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서,
상기 기준전압 생성부는,
외부 전원전압의 전압레벨에 대응하는 레벨을 갖는 제어전압을 출력하는 제어전압 출력부;
상기 제어전압 및 상기 외부 전원전압의 전압차이에 대응하는 전류량으로 기준전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 기준전압 출력단과 접지전압단 사이에 접속되며 자신의 저항값에 대응하는 레벨을 갖는 상기 기준전압을 상기 기준전압 출력단에 형성하는 로딩부;를 포함하는 반도체 장치.
제11항에 있어서,
상기 메인 내부전압 생성부는,
상기 기준전압과 피드백전압을 비교하고 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 비교부;
상기 제어전압의 제어에 따라 내부전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 내부전압 출력단과 접지전압단 사이에 접속되며 상기 피드백전압을 출력하는 피드백부;를 포함하는 반도체 장치.
제16항에 있어서,
상기 피드백부는,
상기 내부전압 출력단과 상기 접지전압단 사이에 서로 직렬로 연결된 복수의 전압강하소자를 포함하는 반도체 장치.
제11항에 있어서,
상기 보조 내부전압 생성부는,
상기 기준전압과 피드백전압을 비교하고 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 비교부;
상기 제어전압의 제어에 따라 내부전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 내부전압 출력단과 접지전압단 사이에 접속되며 상기 피드백전압을 출력하는 피드백부;를 포함하는 반도체 장치.
제18항에 있어서,
상기 피드백부는,
상기 내부전압 출력단과 상기 접지전압단 사이에 서로 직렬로 연결된 복수의 전압강하소자를 포함하는 반도체 장치.