KR101350388B1 - 적층 구조를 가지는 집적회로 - Google Patents

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황호용
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Abstract

본 발명은 적층 구조를 가지는 집적 회로에 관한 것이다. 본 발명에 따르면, 전원 입력단에 전원전압이 인가되는 제1 집적회로, 및 전원 입력단이 상기 제1 집적회로의 접지단과 연결되어 있으며 상기 연결에 따라 형성된 중앙 노드에 전압이 인가되고 접지단이 접지전원과 연결되는 제2 집적회로를 포함하며, 상기 전원전압이 상기 제1 및 제2 집적회로에 각각 제1 및 제2 전압으로 분배되어 공급되는 적층 구조를 가지는 집적회로를 제공한다.
상기 적층 구조를 가지는 집적 회로에 따르면, 집적회로를 적층 구조로 연결하여 패드의 개수를 줄이며 높은 전원전압으로 동작시킬 수 있는 이점이 있다. 또한, 본 발명은 패드의 개수를 줄임에 따라 생산 단가를 절감할 수 있으며 높은 전원전압을 인가함에도 불구하고 낮은 전원전압으로 집적회로를 동작시킬 수 있어서 전력 소모를 줄일 수 있다.

Description

적층 구조를 가지는 집적회로{Integrated circuit having stack structure}
본 발명은 적층 구조를 가지는 집적회로에 관한 것으로서, 보다 상세하게는 집적회로를 적층 구조로 연결하여 패드의 개수를 줄이며 높은 전원전압으로 동작될 수 있는 적층 구조를 가지는 집적회로에 관한 것이다.
일반적으로 집적회로는 IC 칩 형태로 제조된다. 도 1은 종래의 일반적인 집적회로의 구성도이다. 이러한 집적회로(10,20)는 메모리(Memory), 중앙처리장치(CPU) 등에 해당된다.
도 1과 같이, 집적회로(10,20)는 기판에 실장되기 위하여 총 8개의 전원공급 패드(Power Supply Pad)와 8개의 접지 패드(Ground Pad)를 필요로 한다. 이렇게 구현된 집적회로는 많은 패드로 인하여 생산단가가 상승하는 단점이 있다.
또한, 최근 집적회로의 발전으로 낮은 전력소모가 이슈화되고 있다. 이러한 추세에 맞추어 집적회로의 동작 전원전압이 낮아지고 있으나, 낮은 전원전압으로 동작하는 집적회로를 설계하는 것은 설계자에게 큰 부담으로 작용한다.
본 발명의 배경이 되는 기술은 국내특허공개 제2009-0095003호에 개시되어 있다.
본 발명은 집적회로를 적층 구조로 연결하여 패드의 개수를 줄이며 높은 전원전압으로 동작될 수 있는 적층 구조를 가지는 집적회로를 제공하는데 목적이 있다.
본 발명은, 전원 입력단에 전원전압이 인가되는 제1 집적회로, 및 전원 입력단이 상기 제1 집적회로의 접지단과 연결되어 있으며 상기 연결에 따라 형성된 중앙 노드에 전압이 인가되고 접지단이 접지전원과 연결되는 제2 집적회로를 포함하며, 상기 전원전압이 상기 제1 및 제2 집적회로에 각각 제1 및 제2 전압으로 분배되어 공급되는 적층 구조를 가지는 집적회로를 제공한다.
여기서, 상기 제1 및 제2 전압은 상기 전원전압의 절반 크기일 수 있다.
그리고, 상기 적층 구조를 가지는 집적회로는, 상기 제1 및 제2 집적회로의 전원 입력단과 상기 중앙 노드 사이에 각각 연결되어, 상기 제1 및 제2 전압이 상기 제1 및 제2 집적회로에 각각 일정한 크기로 공급되도록 제어하는 제1 및 제2 레귤레이터를 더 포함할 수 있다.
또한, 상기 제1 및 제2 레귤레이터는, 상기 중앙 노드에 인가되는 전압이 상기 전원전압의 절반 크기를 유지하도록 제어할 수 있다.
여기서, 상기 제1 레귤레이터는, 반전 단자에는 상기 전원전압의 절반보다 작은 제1 외부전압이 인가되고, 비반전 단자는 상기 중앙 노드와 연결된 제1 연산증폭기, 및 게이트단이 상기 제1 연산증폭기의 출력단과 연결되고, 소스단이 상기 제1 집적회로의 전원 입력단과 연결되며, 드레인단이 상기 중앙 노드와 연결된 PMOS 타입의 제1 트랜지스터를 포함할 수 있다. 또한, 상기 제2 레귤레이터는, 반전 단자에는 상기 전원전압의 절반보다 큰 제2 외부전압이 인가되고, 비반전 단자는 상기 중앙 노드와 연결된 제2 연산증폭기, 및 게이트단이 상기 제2 연산증폭기의 출력단과 연결되고, 소스단이 상기 제2 집적회로의 접지단과 연결되며, 드레인단이 상기 중앙 노드와 연결된 NMOS 타입의 제2 트랜지스터를 포함할 수 있다.
이때, 상기 중앙 노드에 인가되는 전압이 상기 제1 외부전압보다 작은 경우, 상기 제1 및 제2 연산증폭기는 각각 Low 신호를 출력하고, 상기 제1 및 제2 트랜지스터는 각각 턴 온 및 턴 오프되며, 상기 제1 집적회로의 전원 입력단과 상기 제1 트랜지스터의 드레인단 사이에 채널이 형성되면서 상기 중앙 노드에 인가되는 전압의 크기가 증가할 수 있다.
또한, 상기 중앙 노드에 인가되는 전압이 상기 제2 외부전압보다 큰 경우, 상기 제1 및 제2 연산증폭기는 각각 High 신호를 출력하고, 상기 제1 및 제2 트랜지스터는 각각 턴 오프 및 턴 온되며, 상기 제2 집적회로의 접지단과 상기 제2 트랜지스터의 드레인단 사이에 채널이 형성되면서 상기 중앙 노드에 인가되는 전압의 크기가 감소할 수 있다.
그리고, 상기 적층 구조를 가지는 집적회로는, 상기 제1 집적회로의 전원 입력단과 상기 중앙 노드 사이에 연결되어, 상기 제1 전압 및 상기 제2 전압이 상기 제1 집적회로 및 상기 제2 집적회로에 각각 일정한 크기로 공급되도록 제어하되, 상기 중앙 노드가 상기 전원전압의 절반보다 큰 목표 전압을 유지하도록 제어하는 제3 레귤레이터를 더 포함할 수 있다. 이때, 상기 제3 레귤레이터는, 반전 단자에는 상기 목표 전압과 동일한 제3 외부전압이 인가되고, 비반전 단자는 상기 중앙 노드와 연결된 제3 연산증폭기, 및 게이트단이 상기 제3 연산증폭기의 출력단과 연결되고, 소스단이 상기 제1 집적회로의 전원 입력단과 연결되며, 드레인단이 상기 중앙 노드와 연결된 PMOS 타입의 제3 트랜지스터를 포함할 수 있다.
또한, 상기 적층 구조를 가지는 집적회로는, 상기 중앙 노드와 상기 제2 집적회로의 접지단 사이에 연결되어, 상기 제1 전압 및 상기 제2 전압이 상기 제1 집적회로 및 상기 제2 집적회로에 각각 일정한 크기로 공급되도록 제어하되, 상기 중앙 노드가 상기 전원전압의 절반보다 작은 목표 전압을 유지하도록 제어하는 제4 레귤레이터를 더 포함할 수 있다. 이때, 상기 제4 레귤레이터는, 반전 단자에는 상기 목표 전압과 동일한 제4 외부전압이 인가되고, 비반전 단자는 상기 중앙 노드와 연결된 제4 연산증폭기, 및 게이트단이 상기 제4 연산증폭기의 출력단과 연결되고, 소스단이 상기 제2 집적회로의 접지단과 연결되며, 드레인단이 상기 중앙 노드와 연결된 NMOS 타입의 제4 트랜지스터를 포함할 수 있다.
그리고, 상기 적층 구조를 가지는 집적회로는, 상기 제1 집적회로의 전원 입력단과 상기 중앙 노드 사이에 구비되는 제1 커패시터, 상기 중앙 노드와 상기 제2 집적회로의 접지단 사이에 구비되는 제2 커패시터, 및 상기 제1 집적회로의 전원 입력단과 상기 제2 집적회로의 접지단 사이에 구비되는 제3 커패시터를 더 포함할 수 있다.
본 발명에 따른 적층 구조를 가지는 집적회로에 따르면, 집적회로를 적층 구조로 연결하여 패드의 개수를 줄이며 높은 전원전압으로 동작시킬 수 있는 이점이 있다. 또한, 본 발명은 패드의 개수를 줄임에 따라 생산 단가를 절감할 수 있으며 높은 전원전압을 인가함에도 불구하고 낮은 전원전압으로 집적회로를 동작시킬 수 있어서 전력 소모를 줄일 수 있다.
도 1은 종래의 일반적인 집적 회로의 구성도이다.
도 2는 본 발명의 실시예에 따른 적층 구조를 가지는 집적회로의 구성도이다.
도 3은 도 2의 회로에 레귤레이터가 부가된 구성도이다.
도 4는 도 3의 상세 구성도이다.
도 5 및 도 6은 도 4의 두 레귤레이터 중 어느 한 레귤레이터만 사용하는 경우의 구성도이다.
도 7은 본 발명의 실시예에 따른 적층 구조를 가지는 집적회로의 다른 예를 나타낸다.
도 8은 도 7의 회로에 레귤레이터가 포함된 구성도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 적층 구조를 가지는 집적회로의 구성도이다. 도 2를 참조하면, 두 제1 집적회로(110)와 제2 집적회로(120)는 적층 구조로 연결되어 있다. 도 2의 실시예의 경우 각 집적회로(110,120)는 4개의 전원 입력단과 4개의 접지단을 각각 갖고 있다.
제1 집적회로(110)는 전원 입력단(111)에 전원전압이 인가된다. 제2 집적회로(120)는 전원 입력단(121)이 제1 집적회로(110)의 접지단(112)과 연결되어 있으며, 상기 연결에 따라 형성된 중앙 노드(A)에 전압이 인가된다. 이러한 제2 집적회로(120)의 접지단(122)은 접지전원과 연결되어 있다.
여기서, 상기 중앙 노드(A)에 걸리는 전압은 제2 집적회로(120)에 인가되는 전원전압을 의미하는 것으로서, 구체적으로 제1 집적회로(110)와 제2 집적회로(120)가 전압적으로는 서로 연결되어 전원전압이 각각의 집적회로(110,120)에 배분되나, 실제로는 각 집적회로(110,120)에 별개의 전원전압이 인가되는 상태를 의미한다.
본 실시예에서 적층 구조라 함은 회로도에서와 같이 전원전압(VDD)과 접지전원(GND) 사이에 대해 두 집적회로(110,120)가 적층되어 있다는 것을 의미하는 것으로서, 두 집적회로(110,120)가 물리적으로 상하로 적층 되는 것을 의미하지는 않는다. 따라서, 실제 기판 상에 구현될 때에는 두 집적회로(110,120)가 도 2(또는 이하의 도 3)과 같이 동일 평면 상에 구현된다.
이러한 도 2의 구성에 따르면, 종래의 도 1에 비하여 전원공급 패드(Power Supply Pad) 및 접지 패드(Ground Pad)가 이론상 절반으로 줄어드는 장점이 있다. 예를 들어, 도 1의 경우 전원공급 패드 및 접지 패드가 각각 8개로 구성되는데 반해, 도 2에서는 전원공급 패드 및 접지 패드가 각각 4개로 구성될 수 있다.
또 다른 장점으로, 상기 제1 집적회로(110)의 전원 입력단(111)에 인가된 전원전압은 상기 제1 집적회로(110) 및 제2 집적회로(120)에 각각 제1 전압 및 제2 전압으로 분배되어 공급된다. 여기서, 상기 제1 전압 및 제2 전압은 상기 전원전압의 절반 크기에 해당된다.
예를 들어, 도 1의 경우 각 집적회로(10,20)의 전원공급 패드로 3V의 전원전압이 인가될 경우, 각 집적회로(10,20) 모두 3V 전압으로 동작한다. 이에 반해, 도 2의 경우 제1 집적회로(110)의 전원 입력단(111)에 3V의 전원전압이 인가되면, 3V가 1.5V씩 분배되어 각각의 집적회로(110,120)에 동일한 전압이 공급된다. 이에 따라, 각각의 집적회로(110,120)는 3V가 아닌 1.5V의 전원전압으로 동작한다.
즉, 본 실시예의 경우, 높은 전원전압이 인가되어도 각 집적회로(110,120)에 각각 절반씩 분배되어 공급되므로 각 집적회로(110,120)가 마치 낮은 전원전압으로 동작하는 것과 같은 효과를 얻을 수 있으며 전력 소모도 줄어드는 장점이 있다.
이상적인 경우에는 각 집적회로(110,120)에 각각 1.5V씩의 전압이 분배되지만, 실제 회로에서는 여러 변수들에 의해 그 분배 전압이 일정하지 않고 흔들리게 된다. 본 발명의 실시예의 경우, 상술한 문제점을 보완하도록 도 2의 구성에 레귤레이터 회로를 부가하고 있다.
도 3은 도 2의 회로에 레귤레이터가 부가된 구성도이다. 앞서, 도 2는 집적회로의 동작 상황에 따라 항상 일정한 전원전압을 유지하기 곤란하지만, 도 3은 각각의 집적회로(110,120)에 제1 및 제2 레귤레이터(160,170)를 결합하여 일정한 전압을 유지할 수 있다. 또한, 추가적으로 제1 내지 제3 커패시터(130,140,150)를 결합하여 리플이 제거된 안정적인 전압을 집적회로(110,120)에 각각 분배할 수 있다.
여기서, 제1 커패시터(130)는 제1 집적회로(110)의 전원 입력단(111)(VDD; 전원전압)과 중앙 노드(A) 사이에 구비된다. 제2 커패시터(140)는 중앙 노드(A)와 제2 집적회로(120)의 접지단(122)(GND; 접지전원) 사이에 구비된다. 그리고, 제3 커패시터(150)는 제1 집적회로(110)의 전원 입력단(111)(VDD; 전원전압)과 제2 집적회로(120)의 접지단(122)(GND; 접지전원) 사이에 구비된다.
그리고, 제1 레귤레이터(160)는 제1 집적회로(110)의 전원 입력단(111)(VDD; 전원전압)과 중앙 노드(A) 사이에 연결된다. 제2 레귤레이터(170)는 중앙 노드(A)와 제2 집적회로(120)의 접지단(122)(GND; 접지전원) 사이에 연결된다. 각 레귤레이터(160,170)의 우측 단자에는 각각의 외부 전압이 인가된다.
이러한 제 1 및 제2 레귤레이터(160,170)는 상기 분배된 제1 전압 및 제2 전압이 제1 및 제2 집적회로(110,120)에 각각 일정한 크기로 공급되도록 제어한다. 더 상세하게는, 제1 및 제2 레귤레이터(160,170)는 중앙 노드(A)에 인가되는 전압이 상기 인가된 전원전압의 절반 크기를 유지하도록 제어한다.
도 4는 도 3의 상세 구성도이다. 이러한 도 4는 도 3에 도시된 레귤레이터 블록을 상세히 도시한 것이다. 각 레귤레이터(160,170)는 비교기 역할을 하는 연산증폭기(161,171)와, 인버턱 역할을 하는 트랜지스터(162,172)를 포함하고 있다.
먼저, 제1 레귤레이터(160)는 제1 연산증폭기(161)와 제1 트랜지스터(162)를 포함한다. 제1 연산증폭기(161)의 겨우, 반전 단자(-)에는 상기 전원전압(ex, 3V)의 절반(ex, 1.5V)보다 작은 제1 외부전압(ex, 1.4V)이 인가되고, 비반전 단자(+)는 중앙 노드(A)와 연결된다.
상기 제1 트랜지스터(162)는 PMOS 타입을 가지며, 게이트단이 제1 연산증폭기(161)의 출력단과 연결되고, 소스단이 제1 집적회로(110)의 전원 입력단(111)(VDD; 전원전압)과 연결되며, 드레인단이 중앙 노드(A)와 연결된다.
상기 제2 레귤레이터(170)는 제2 연산증폭기(171)와 제2 트랜지스터(172)를 포함한다. 제2 연산증폭기(171)의 경우, 반전 단자(-)에는 전원전압(ex, 3V)의 절반(ex, 1.5V)보다 큰 제2 외부전압(ex, 1.6V)이 인가되고, 비반전 단자(+)는 중앙 노드(A)와 연결된다.
상기 제2 트랜지스터(172)는 NMOS 타입으로서, 게이트단이 제2 연산증폭기(171)의 출력단과 연결되고, 소스단이 제2 집적회로(120)의 접지단(122)(GND; 접지전원)과 연결되며, 드레인단이 중앙 노드(A)와 연결된다.
이하에서는 상기 레귤레이터의 내부 동작을 상세히 설명한다. 설명의 편의를 위해 전원전압(VDD)은 3V, 제1 연산증폭기(161)에 입력되는 제1 외부전압은 1.4V, 제2 연산증폭기(171)에 입력되는 제2 외부전압은 1.6V로 가정한다.
각각의 연산증폭기(161,171)는 비반전 단자(+)에 입력되는 전압이 반전 단자(-)에 입력되는 전압보다 크면 High, 그렇지 않으면 Low 신호를 출력한다. 아래의 표 1은 도 4에 도시된 제1 및 제2 연산증폭기의 출력 값을 나타낸다.
제1 연산증폭기
(161)의 출력		 제2 연산증폭기
(171)의 출력
중앙 노드(A) 전압
< 1.4V		 Low Low
중앙 노드(A) 전압
= 1.5V		 High Low
중앙 노드(A) 전압
> 1.6V		 High High
또한, 제1 트랜지스터(162)는 PMOS 타입이므로, High 신호 입력시 턴 오프, Low 신호 입력시 턴 온된다. 제2 트랜지스터(172)는 NMOS 타입이므로, High 신호 입력시 턴 온, Low 신호 입력시 턴 오프된다. 이러한 트랜지스터의 동작을 표 1의 각 경우 별로 나타내면 표2와 같다.
제1 트랜지스터
(162)의 출력		 제2 트랜지스터
(172)의 출력
중앙 노드(A) 전압
< 1.4V		 On Off
중앙 노드(A) 전압
= 1.5V		 Off Off
중앙 노드(A) 전압
> 1.6V		 Off On
이하에서는 표 1 및 표 2의 동작을 참조하여 상세히 설명한다.
만약, 현재 중앙 노드(A) 상에 걸리는 전압이 제1 외부전압(1.4V)보다 작은 경우, 제1 및 제2 연산증폭기(161,171)는 각각 Low 신호를 출력하고(표 1 참조), 제1 및 제2 트랜지스터(162,172)는 각각 턴 온 및 턴 오프된다(표 2 참조).
여기서, 제1 트랜지스터(162)의 턴 온에 따르면, 제1 집적회로(110)의 전원 입력단(111)(VDD; 전원전압)과 제1 트랜지스터(162)의 드레인단(즉, 중앙 노드(A) 부분) 사이에 채널이 형성되면서, 전원전압으로부터 전류를 공급받아 상기 중앙 노드(A)에 걸리는 전압의 크기가 증가하게 된다.
만약, 현재 중앙 노드(A) 상에 걸리는 전압이 제2 외부전압(1.6V)보다 큰 경우, 제1 및 제2 연산증폭기(161,171)는 각각 High 신호를 출력하고(표 1 참조), 제1 및 제2 트랜지스터(162,172)는 각각 턴 오프 및 턴 온된다.
여기서, 제2 트랜지스터(172)의 턴 온에 따르면, 제2 집적회로(120)의 접지단(122)(GND; 접지전원)과 제2 트랜지스터(172)의 드레인단(즉, 중앙 노드(A) 부분) 사이에 채널이 형성되면서, 중앙 노드(A) 상에 과도하게 흐르던 전류가 접지전원으로 빠지게 되어 상기 중앙 노드(A)에 걸리는 전압의 크기가 감소하게 된다.
물론, 현재 중앙 노드(A) 상에 걸리는 전압이 1.5V인 경우에는, 제1 및 제2 연산증폭기(161,171)는 각각 High와 Low 신호를 출력하고(표 1 참조), 제1 및 제2 트랜지스터(162,172)는 모두 턴 오프된다(표 2 참조). 즉, 이때에는 두 트랜지스터(171,162)가 동작하기 않게 때문에 이 집적회로는 현재의 상태 그대로 유지하게 된다.
이상과 같은 방법을 통하여 회로에 흐르는 전류를 제어하고 전압 또한 조절할 수 있다.
이상의 실시예의 경우, 두 집적회로(110,120)에 동일한 전원전압이 절반으로 분배되어야 하는 경우에 대한 레귤레이터 동작을 설명한 것이다. 이하에서는 두 집적회로(110,120) 중 어느 하나의 집적회로에 전압이 더 많이 분배되는 경우의 실시예를 설명한다.
도 5 및 도 6은 도 4의 두 레귤레이터 중 어느 한 레귤레이터만 사용하는 경우의 구성도이다.
먼저, 도 5는 제2 집적회로(120)가 제1 집적회로(110)보다 항상 많은 전류를 소모하도록 설계된 경우의 예로서, 만약 도 4와 같이 두 레귤레이터(160,170)가 없다면 중앙 노드(A)에 걸리는 전압은 항상 0.5 VDD보다 낮아지려는 경향을 가진다.
중앙 노드(A)의 전압을 높이기 위해서는 앞서 도 4의 제1 레귤레이터와 동일한 구조의 제3 레귤레이터(160a)만 있으면 된다. 즉, 제3 레귤레이터(160a)는 제1 집적회로(110)의 전원 입력단(111)(VDD; 전원전압)과 상기 중앙 노드(A) 사이에 연결된다.
이러한 제3 레귤레이터(160a)는 VDD에서 분배되는 제1 전압 및 제2 전압이 제1 집적회로(110) 및 제2 집적회로(120)에 각각 일정한 크기로 공급되도록 제어하되, 그 크기는 제1 전압보다 제2 전압이 크도록 제어한다. 제2 전압은 앞서 설명한 바와 같이 제2 집적회로(120)에 공급되는 전압을 의미한다. 이를 위해, 상기 중앙 노드(A)에 걸리는 전압이 상기 전원전압(VDD)의 절반(ex, 1.5V)보다 큰 목표 전압(ex, 1.6V)을 유지하도록 제어한다.
이를 위해, 제3 레귤레이터(160a)는 제3 연산증폭기(161a) 및 제3 트랜지스터(162a)를 포함한다. 제3 연산증폭기(161a)의 경우, 반전 단자(-)에는 상기 목표 전압(ex, 1.6V)과 동일한 제3 외부전압이 인가되고, 비반전 단자(+)는 중앙 노드(A)와 연결되어 있다.
제3 트랜지스터(162a)는 PMOS 타입으로서, 게이트단이 제3 연산증폭기(161a)의 출력단과 연결되고, 소스단이 제1 집적회로(110)의 전원 입력단(111)(VDD; 전원전압)과 연결되며, 드레인단이 중앙 노드(A)와 연결되어 있다.
예를 들어, 현재 중앙 노드(A)의 전압이 목표전압 1.6V보다 작은 1.4V인 경우, 제3 연산증폭기(161a)는 Low 신호를 출력하고, 이를 수신한 제3 트랜지스터(162a)는 턴 온된다. 제3 트랜지스터(162a)의 턴 온에 따라 중앙 노드(A)에 걸리는 전압의 크기는 앞서 상술한 원리로 증가하게 된다.
도 6은 제1 집적회로(110)가 제2 집적회로(120)보다 항상 많은 전류를 소모하도록 설계된 경우의 예로서, 만약 도 4와 같이 두 레귤레이터(160,170)가 없다면 중앙 노드(A)에 걸리는 전압은 항상 0.5 VDD보다 커지려는 경향을 가진다.
중앙 노드(A)의 전압을 낮추기 위해서는 앞서 도 4의 제2 레귤레이터와 동일한 구조의 제4 레귤레이터(170a)만 있으면 된다. 즉, 제4 레귤레이터(170a)는 상기 중앙 노드(A)와 상기 제2 집적회로(120)의 접지단(122)(GND; 접지전원) 사이에 연결된다.
이러한 제4 레귤레이터(170a)는 VDD에서 분배되는 제1 전압 및 제2 전압이 제1 집적회로(110) 및 제2 집적회로(120)에 각각 일정한 크기로 공급되도록 제어하되, 그 크기는 제2 전압보다 제1 전압이 크도록 제어한다. 제1 전압은 앞서 설명한 바와 같이 제1 집적회로(110)에 공급되는 전압을 의미한다. 이를 위해, 상기 중앙 노드(A)에 걸리는 전압이 상기 전원전압(VDD)의 절반(ex, 1.5V)보다 작은 목표 전압(ex, 1.4V)을 유지하도록 제어한다.
이를 위해, 제4 레귤레이터(170a)는 제4 연산증폭기(171a) 및 제4 트랜지스터(172a)를 포함한다. 제3 연산증폭기(161a)는 반전 단자(-)에는 상기 목표 전압(ex, 1.4V)과 동일한 제4 외부전압이 인가되고, 비반전 단자(+)는 중앙 노드(A)와 연결되어 있다.
제4 트랜지스터(172a)는 NMOS 타입으로서, 게이트단이 제4 연산증폭기(171a)의 출력단과 연결되고, 소스단이 제2 집적회로(120)의 접지단(122)(GND; 접지전원)과 연결되며, 드레인단이 중앙 노드(A)와 연결되어 있다.
예를 들어, 현재 중앙 노드(A)의 전압이 목표전압 1.4V보다 큰 1.6V인 경우, 제4 연산증폭기(171a)는 High 신호를 출력하고, 이를 수신한 제4 트랜지스터(172a)는 턴 온된다. 제4 트랜지스터(172a)의 턴 온에 따라 중앙 노드(A)에 걸리는 전압의 크기는 앞서 상술한 원리로 감소하게 된다.
이상과 같은 본 실시예의 경우 제1 및 제2 집적회로(110,120)의 핀(단자) 수가 동일한 것을 실시예로 하고 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 즉, 제1 및 제2 집적회로(110,120)의 핀 수가 서로 상이하더라도 전원 입력단과 접지단은 기본으로 포함하고 있으므로, 본 발명의 기술범주 내에서 해당되는 단자 사이를 연결하여 구현하면 된다.
도 7은 본 발명의 실시예에 따른 적층 구조를 가지는 집적회로의 다른 예를 나타낸다. 도 7은 도 2와 동일한 방법에 따라 3개의 집적회로(210,220,230)를 적층 구조로 구현한 것이다. 이러한 도 7은 전체 집적회로가 3개의 전원공급 패드와 3개의 접지 패드로 구성된 예이다. 이상적인 경우 전원공급 패드에 3V의 전원전압이 인가되면 제1 노드(B) 및 제2 노드(C)의 연결에 따라 각 집적회로(210,220,230)에 1V씩 전원이 분배될 것이다.
도 8은 도 7의 회로에 레귤레이터가 포함된 구성도이다. 이러한 도 8은 전원전압(VDD)과 제1 노드(B) 사이, 제1 노드(B)와 접지전원(GND) 사이, 제1 노드(B)와 제2 노드(C) 사이, 제2 노드(C)와 접지전원(GND) 사이에 각각 레귤레이터가 부가된다. 여기서, 본 발명은 이상과 같은 실시예들로 반드시 한정되지 않으며 본 발명의 기술범주 내에 보다 다양한 변형예가 존재할 수 있음은 물론이다.
이상과 같은 본 발명에 따른 적층 구조를 가지는 집적 회로에 따르면, 집적회로를 적층 구조로 연결하여 패드의 개수를 줄이며 높은 전원전압으로 동작시킬 수 있는 이점이 있다. 또한, 본 발명은 패드의 개수를 줄임에 따라 생산 단가를 절감할 수 있으며 높은 전원전압을 인가함에도 불구하고 낮은 전원전압으로 집적회로를 동작시킬 수 있어서 전력 소모를 줄일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110: 제1 집적회로 111: 전원 입력단
112: 접지단 120: 제2 집적회로
121: 전원 입력단 122: 접지단
130: 제1 커패시터 140: 제2 커패시터
150: 제3 커패시터 160: 제1 레귤레이터
161: 제1 연산증폭기 162: 제1 트랜지스터
170: 제2 레귤레이터 171: 제2 연산증폭기
172: 제2 트랜지스터

Claims (10)

  1. 전원 입력단에 전원전압이 인가되는 제1 집적회로; 및
    전원 입력단이 상기 제1 집적회로의 접지단과 연결되어 있으며 상기 연결에 따라 형성된 중앙 노드에 전압이 인가되고, 접지단이 접지전원과 연결되는 제2 집적회로를 포함하며,
    상기 전원전압이 상기 제1 및 제2 집적회로에 각각 제1 및 제2 전압으로 분배되어 공급되는 적층 구조를 가지는 집적회로.
  2. 청구항 1에 있어서,
    상기 제1 및 제2 전압은 상기 전원전압의 절반 크기인 적층 구조를 가지는 집적회로.
  3. 청구항 1에 있어서,
    상기 제1 및 제2 집적회로의 전원 입력단과 상기 중앙 노드 사이에 각각 연결되어, 상기 제1 및 제2 전압이 상기 제1 및 제2 집적회로에 각각 일정한 크기로 공급되도록 제어하는 제1 및 제2 레귤레이터를 더 포함하는 적층 구조를 가지는 집적회로.
  4. 청구항 3에 있어서,
    상기 제1 및 제2 레귤레이터는,
    상기 중앙 노드에 인가되는 전압이 상기 전원전압의 절반 크기를 유지하도록 제어하는 적층 구조를 가지는 집적회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 제1 레귤레이터는,
    반전 단자에는 상기 전원전압의 절반보다 작은 제1 외부전압이 인가되고, 비반전 단자는 상기 중앙 노드와 연결된 제1 연산증폭기; 및
    게이트단이 상기 제1 연산증폭기의 출력단과 연결되고, 소스단이 상기 제1 집적회로의 전원 입력단과 연결되며, 드레인단이 상기 중앙 노드와 연결된 PMOS 타입의 제1 트랜지스터를 포함하고,
    상기 제2 레귤레이터는,
    반전 단자에는 상기 전원전압의 절반보다 큰 제2 외부전압이 인가되고, 비반전 단자는 상기 중앙 노드와 연결된 제2 연산증폭기; 및
    게이트단이 상기 제2 연산증폭기의 출력단과 연결되고, 소스단이 상기 제2 집적회로의 접지단과 연결되며, 드레인단이 상기 중앙 노드와 연결된 NMOS 타입의 제2 트랜지스터를 포함하는 적층 구조를 가지는 집적회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 중앙 노드에 인가되는 전압이 상기 제1 외부전압보다 작은 경우,
    상기 제1 및 제2 연산증폭기는 각각 Low 신호를 출력하고, 상기 제1 및 제2 트랜지스터는 각각 턴 온 및 턴 오프되며,
    상기 제1 집적회로의 전원 입력단과 상기 제1 트랜지스터의 드레인단 사이에 채널이 형성되면서 상기 중앙 노드에 인가되는 전압의 크기가 증가하는 적층 구조를 가지는 집적회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 5에 있어서,
    상기 중앙 노드에 인가되는 전압이 상기 제2 외부전압보다 큰 경우,
    상기 제1 및 제2 연산증폭기는 각각 High 신호를 출력하고, 상기 제1 및 제2 트랜지스터는 각각 턴 오프 및 턴 온되며,
    상기 제2 집적회로의 접지단과 상기 제2 트랜지스터의 드레인단 사이에 채널이 형성되면서 상기 중앙 노드에 인가되는 전압의 크기가 감소하는 적층 구조를 가지는 집적회로.
  8. 청구항 1에 있어서,
    상기 제1 집적회로의 전원 입력단과 상기 중앙 노드 사이에 연결되어, 상기 제1 전압 및 상기 제2 전압이 상기 제1 집적회로 및 상기 제2 집적회로에 각각 일정한 크기로 공급되도록 제어하되,
    상기 중앙 노드가 상기 전원전압의 절반보다 큰 목표 전압을 유지하도록 제어하는 제3 레귤레이터를 더 포함하고,
    상기 제3 레귤레이터는,
    반전 단자에는 상기 목표 전압과 동일한 제3 외부전압이 인가되고, 비반전 단자는 상기 중앙 노드와 연결된 제3 연산증폭기; 및
    게이트단이 상기 제3 연산증폭기의 출력단과 연결되고, 소스단이 상기 제1 집적회로의 전원 입력단과 연결되며, 드레인단이 상기 중앙 노드와 연결된 PMOS 타입의 제3 트랜지스터를 포함하는 적층 구조를 가지는 집적회로.
  9. 청구항 1에 있어서,
    상기 중앙 노드와 상기 제2 집적회로의 접지단 사이에 연결되어, 상기 제1 전압 및 상기 제2 전압이 상기 제1 집적회로 및 상기 제2 집적회로에 각각 일정한 크기로 공급되도록 제어하되,
    상기 중앙 노드가 상기 전원전압의 절반보다 작은 목표 전압을 유지하도록 제어하는 제4 레귤레이터를 더 포함하고,
    상기 제4 레귤레이터는,
    반전 단자에는 상기 목표 전압과 동일한 제4 외부전압이 인가되고, 비반전 단자는 상기 중앙 노드와 연결된 제4 연산증폭기; 및
    게이트단이 상기 제4 연산증폭기의 출력단과 연결되고, 소스단이 상기 제2 집적회로의 접지단과 연결되며, 드레인단이 상기 중앙 노드와 연결된 NMOS 타입의 제4 트랜지스터를 포함하는 적층 구조를 가지는 집적회로.
  10. 청구항 3, 청구항 8, 청구항 9 중 어느 한 항에 있어서,
    상기 제1 집적회로의 전원 입력단과 상기 중앙 노드 사이에 구비되는 제1 커패시터;
    상기 중앙 노드와 상기 제2 집적회로의 접지단 사이에 구비되는 제2 커패시터; 및
    상기 제1 집적회로의 전원 입력단과 상기 제2 집적회로의 접지단 사이에 구비되는 제3 커패시터를 더 포함하는 적층 구조를 가지는 집적회로.
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