TWI576851B - 多重調節器電路及包含其之積體電路 - Google Patents

多重調節器電路及包含其之積體電路 Download PDF

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Description

多重調節器電路及包含其之積體電路
實例性實施例係關於一種多重調節器電路，且更特定而言，係關於一種多重調節器電路及包含其之一種積體電路。
本申請案主張於2011年10月28日在韓國智慧財產局申請之韓國專利申請案號10-2011-0110967之優先權，該申請案以其全文引用之方式併入本文中。
一積體電路(諸如一半導體記憶體裝置)係一功能複雜之電子裝置或系統，其具有其中諸多電子電路裝置組合在一個基板上或與基板組合以使得裝置與基板不能分離之一超小結構。
積體電路內之一電子電路裝置具有一超小大小，且因此電壓量或經供應以用於積體電路之操作之電流之一改變極大地影響在積體電路中可發生之故障。
為規律地維持供應至積體電路之電壓，對於一調節器電路存在一需要以用於藉由一電壓供應電路控制供應至積體電路之電壓之輸出。
一般而言，調節器電路規律地維持藉由一輸入數位碼判定之一輸出電壓。若在一個積體電路內同時使用複數個操作電壓，則調節器電路對於操作電壓中之每一者係必需的。
舉例而言，當程式化資料時，一半導體記憶體裝置同時 需要諸如一程式化電壓及一通過電壓之數個操作電壓。因此，半導體記憶體裝置必須裝配有一調節器電路以用於調節每一操作電壓。
然而，若在積體電路內調節器電路之數目增加，則存在積體電路之一電路面積及電力消耗增加之一問題。
實例性實施例係關於能夠使用一組調節器電路輸出數個電壓位準之一種多重調節器電路及包含其之一種積體電路。
根據本發明之一態樣之一種多重調節器電路包含：一調節器，其經組態以調節一輸入電壓以產生一恆定電壓；及複數個分壓電路，其經組態以輸出藉由分別基於複數個電壓產生碼劃分該恆定電壓而獲得之經劃分電壓。
複數個分壓電路中之每一者包含：複數個電阻器，其串聯耦合在該調節器之該輸出端子與一接地節點之間；至少一個高電壓切換器，其由包含在一對應電壓產生碼中之至少一個數位位元啟用且經組態以耦合該等電阻器之該等節點中之至少一者與一輸出節點；及至少一個電晶體，其藉由包含在該對應電壓產生碼中而不包含在輸入至該高電壓切換器之該至少一個數位位元中之一或多個數位位元接通，且耦合在該接地節點與該等電阻器之該等節點當中的未耦合至該高電壓切換器之至少一個節點之間。
根據本發明之一態樣之一種積體電路包含：一控制器，其經組態以輸出用於控制一內部電路之操作之控制信號及 複數個電壓產生碼；一電壓產生器，其經組態以回應於自該控制器產生之一啟用信號產生一高電壓及一參考電壓；一調節器，其經組態以藉由使用該高電壓及該參考電壓輸出具有一恆定電壓位準之一調節電壓；及複數個分壓電路，其經組態以輸出藉由分別基於該複數個電壓產生碼劃分該調節電壓而獲得之經劃分電壓。
該複數個分壓電路中之每一者包含：第一至第十三電阻器，其串聯耦合在該調節器之該輸出端子與一接地節點之間；第一至第四高電壓切換器，其經組態以分別回應於包含在一對應電壓產生碼中之第一至第四數位位元分別轉移在該第一電阻器與該第二電阻器之一節點處之電壓、在該第三電阻器與該第四電阻器之一節點處之電壓、在該第五電阻器與該第六電阻器之一節點處之電壓及在該第七電阻器與該第八電阻器之一節點處之電壓；及第一至第四電晶體，其分別耦合在該第六電阻器與該第七電阻器之該節點、該第九電阻器與該第十電阻器之該節點、該第十電阻器與該第十一電阻器之該節點及該第十一電阻器與該第十二電阻器之該節點與該接地節點之間且經組態以透過各別閘極接收包含在該對應電壓產生碼中之第五至第八數位位元。
後文中，將參考隨附圖式詳細闡述本發明之某些實例性實施例。提供該等圖以允許熟習此項技術者理解此發明之實施例之一範疇。 圖1展示根據此發明之一實施例之一調節器電路。
參考圖1，調節器電路包含一第一比較器COM1、第一至第三NMOS電晶體N1至N3及第一至第三電阻器R1至R3。
將一第一參考電壓VB1輸入至第一比較器COM1之反相端子-，且將一反饋電壓V1輸入至第一比較器COM1之非反相端子+。
第一比較器COM1在第一參考電壓VB1之電位高於反饋電壓V1之電位時輸出一低位準之一控制信號且在第一參考電壓VB1之電位低於反饋電壓V1之電位時輸出一高位準之控制信號。
將第一比較器COM1之控制信號輸入至第一NMOS電晶體N1之閘極。
第二電阻器R2及第一NMOS電晶體N1與第二NMOS電晶體N2串聯耦合在一節點K1與一接地節點之間。第二電阻器R2及第一NMOS電晶體N1耦合至一節點K2。
將一高電壓VPP輸入至節點K1。節點K2耦合至第三NMOS電晶體N3之閘極。此外，將一第二參考電壓VB2輸入至第二NMOS電晶體N2之閘極。
第三NMOS電晶體N3及第一電阻器R1與第三電阻器R3串聯耦合在節點K1及接地節點之間。第三NMOS電晶體N3及第一電阻器R1耦合至一節點K3，且第一電阻器R1及第三電阻器R3耦合至一節點K4。
在節點K3處之電壓係一輸出電壓VOUT1，且在節點K4處之電壓係反饋電壓V1。
第一電阻器R1係一可變電阻器，其電阻值藉由一組數位碼改變。該組數位碼包含複數個位元。因此，藉由第一電阻器R1之電阻值分壓輸出電壓VOUT1(亦即，節點K3之電壓)來獲得反饋電壓V1(亦即，節點K4之電壓)。可藉由該組數位碼及第三電阻器R3判定第一電阻器R1之電阻值。
藉由第三電晶體N3之電阻值以及第一電阻器R1及第三電阻器R3之電阻值分壓高電壓VPP來獲得節點K3之電壓。
在調節器電路中，當藉由一組數位碼判定第一電阻器R1之電阻值時，判定反饋電壓V1之量。
因此，當改變第一比較器COM1之控制信號時，第一NMOS電晶體N1之接通或關斷得以控制。
此外，根據第一電晶體N1之接通或關斷改變第三NMOS電晶體N3接通之程度。因此，判定節點K3之電壓(亦即，輸出電壓VOUT1)。規律地維持經判定輸出電壓VOUT1。
如上文所闡述，調節器電路基於該組數位碼規律地控制一個輸出電壓VOUT1。
因此，在如一半導體記憶體裝置中同時使用數個操作電壓之一已知積體電路中，藉由必需之操作電壓之數目判定調節器電路之數目。
隨著同時必需之操作電壓之數目增加，必需之調節器電路之數目亦增加。因此，已知調節器電路之一面積增加，且所有調節器電路中所消耗之電流量亦增加。
為解決此等問題，可使用利用一單個調節器電路輸出數個輸出電壓之一多重調節器電路。
圖2展示使用根據此發明之一實施例之一多重調節器電路之一積體電路。
參考圖2，根據此發明之一實施例之積體電路400包含一調節器電路單元100、一多重輸出單元200、一電壓產生器310、一控制器320及一內部電路330。
調節器電路100藉由使用第一參考電壓VB1及第二參考電壓VB2以及電壓VPP1輸出保持恆定之一調節電壓VPP2。換言之，調節器電路單元100可經組態以一恆定電壓位準調節電壓VPP1(一輸入電壓)。
多重輸出單元200在輸出包含(舉例而言)第一輸出電壓VOUT1及第二輸出電壓VOUT2之複數個輸出電壓時使用調節電壓VPP2。
控制器320輸出一操作控制信號以用於控制電壓產生器310及內部電路330之操作。此外，控制器320回應於用於內部電路330之操作之操作電壓輸出數個數位碼，包含(舉例而言)第一數位碼Digital Code1及第二數位Digital Code2。該等數位碼中之每一者包含複數個數位位元。可將根據操作電壓之數位碼以一表格形式儲存於控制器320中或可將其作為選用資訊儲存於一額外儲存構件。控制器320根據所需要之操作電壓輸出數位碼。
此外，多重輸出單元200基於各別數位碼輸出複數個輸出電壓。
電壓產生器310回應於自控制器320產生之一操作控制信號(諸如一啟用信號)產生第一參考電壓VB1及第二參考電 壓VB2以及電壓VPP1。此外，內部電路330回應於多重輸出單元200之複數個輸出電壓及控制器320之操作控制信號在積體電路上執行內部操作。
調節器電路單元100包含一第二比較器COM2、第四至第六電阻器R4至R6及第四至第六NMOS電晶體N4至N6。
將第一參考電壓VB1輸入至第二比較器COM2之反相端子-，且將一反饋電壓V2輸入至第二比較器COM2之非反相端子+。第二比較器COM2在第一參考電壓VB1之電位高於反饋電壓V2時輸出一低位準之控制信號且在第一參考電壓VB1之電位低於反饋電壓V2時輸出一高位準之控制信號。
將第二比較器COM2之控制信號輸入至第四NMOS電晶體N4之閘極。
第四電阻器R4以及第四NMOS電晶體N4及第五NMOS電晶體N5串聯耦合在一節點K5與一接地節點之間。第四電阻器R4及第四NMOS電晶體N4耦合至一節點K6。節點K6耦合至第六NMOS電晶體N6之閘極。
將第二參考電壓VB2輸入至第五NMOS電晶體N5之閘極。
第六NMOS電晶體N6以及第五電阻器R5及第六電阻器R6串聯耦合在節點K5與接地節點之間。
第六NMOS電晶體N6及第五電阻器R5耦合至一節點K7，且第五電阻器R5及第六電阻器R6耦合至一節點K8。
自節點K7輸出調節電壓VPP2，且自節點K8輸出反饋電壓v2。藉由第五電阻器R5及第六電阻器R6由調節電壓 VPP2劃分反饋電壓V2。調節器電路單元100回應於來自第二比較器COM2之控制信號基於第五電阻器R5之電阻值及第六電阻器R6之電阻值輸出保持恆定之調節電壓VPP2。
此外，多重輸出單元200藉由使用調節電壓VPP2輸出複數個輸出電壓。
多重輸出單元200包含複數個輸出單元(包含第一輸出單元210及第二輸出單元220)。為簡明起見，僅在圖2中展示兩個輸出單元210及220。在其他實施例中，多重輸出單元200可包含兩個以上輸出單元。
輸出單元210及220基於自控制器320產生之各別數位碼Digital Code1及Digital Code2輸出輸出電壓。輸出單元210及220中之每一者可操作為可包含至少一個分壓電路之分壓單元，該至少一個分壓電路經組態以輸出藉由使用根據每一數位碼變化之電阻劃分調節電壓VPP2而獲得之一經劃分電壓作為輸出電壓。
舉例而言，第一輸出單元210可輸出具有由第一數位碼Digital Code1判定之一電位之一第一輸出電壓VOUT1，且第二輸出單元220可輸出具有由第二數位碼Digital Code2判定之一電位之一第二輸出電壓VOUT2。
多重輸出單元210之輸出單元具有一實質上類似構造且可基於各別數位碼輸出具有不同電位之各別輸出電壓。
作為一實例，僅在下文闡述第一輸出單元210之構造。
圖3A係圖2之第一輸出單元210之一詳細電路圖。
圖3A展示當第一數位碼Digital Code1包含8個數位位元 時第一輸出單元210之電路圖。在後文中分別藉由第一至第八數位位元D<0>至D<7>表示第一數位碼Digital Code1之8個數位位元。第一至第八數位位元D<0>至D<7>可包括一電壓產生碼，其中每一電壓產生碼彼此可係不同的。
參考圖3A，第一輸出單元210包含第一至第四高電壓切換器HVSW1至HVSW4、第七至第十九電阻器R7至R19、第七至第十NMOS電晶體N7至N10。
第七至第十九電阻器R7至R19串聯耦合在一節點K7(在其處供應調節電壓VPP2)與接地節點之間。
第七電阻器R7及第八電阻器R8耦合至一節點K9，且第九電阻器R9及第十電阻器R10耦合至一節點K10。此外，第十一電阻器R11及第十二電阻器R12耦合至一節點K11。
第十二電阻器R12及第十三電阻器R13耦合至一節點K12，且第十三電阻器R13及第十四電阻器R14耦合至一節點K13。此外，第十五電阻器R15及第十六電阻器R16耦合至一節點K14。
第十六電阻器R16及第十七電阻器R17耦合至一節點K15。
第七至第十六電阻器R7至R16及第十九電阻器R19具有彼此相同之電阻值。此外，第十七電阻器R17及第十八電阻器R18具有彼此相同之電阻值。然而，第七電阻器R7之電阻值可係第十七電阻器R17之電阻值之兩倍。亦即，假定第七電阻器R7至第十六電阻器R16及第十九電阻器R19之電阻值中之每一者係「K」，則第十七電阻器R17及第 十八電阻器R18中之每一者具有「K/2」之一電阻值。
分別回應於第一數位位元D<0>至第四數位位元D<3>啟用第一輸出單元210之第一高電壓切換器HVSW1至第四高電壓切換器HVSW4。將輸入至第一高電壓切換器HVSW1至第四高電壓切換器HVSW4中之每一者之輸入端子IN之電壓輸出至第一高電壓切換器HVSW1至第四高電壓切換器HVSW4中之每一者之輸出端子OUT。
可由數個切換器電路形成第一高電壓切換器HVSW1至第四高電壓切換器HVSW4中之每一者以用於轉移一高電壓。舉例而言，可如圖3B中所展示形成第一高電壓切換器HVSW1至第四高電壓切換器HVSW4中之每一者。稍後將詳細闡述圖3B。
分別將第五數位位元D<4>至第八數位位元D<7>輸入至第七NMOS電晶體N7至第十NMOS電晶體N10之閘極。第五數位位元D<4>至第八數位位元D<7>可包含在電壓產生碼中，但通常不將第五數位位元D<4>至第八數位位元D<7>輸入至第一高電壓切換器HVSW1至第四高電壓切換器HVSW4。
第七NMOS電晶體N7至第十NMOS電晶體N10形成各別電路211以用於改變第一輸出單元210之接地節點。可將第七NMOS電晶體N7至第十NMOS電晶體N10中之一者接通且耦合至接地節點。可藉由選擇第七NMOS電晶體N7至第十NMOS電晶體N10中之一者連同第一高電壓切換器HVSW1至第四高電壓切換器HVSW4控制將輸出之電壓位 準，其中第七NMOS電晶體N7至第十NMOS電晶體N10中之每一者可與接地節點耦合且至少一個節點不與高電壓切換器HVSW1至HVSW4中之一者耦合。
第七NMOS電晶體N7耦合在節點K12與接地節點之間，且第八NMOS電晶體N8耦合在節點K14與接地節點之間。第九NMOS電晶體N9耦合在節點K15與接地節點之間。
此外，第十NMOS電晶體N10耦合在接地節點與第十七電阻器R17及第十八電阻器R18耦合至的節點之間。
第一高電壓切換器HVSW1至第四高電壓切換器HVSW4具有一實質上類似構造，且因此作為一實例僅詳細闡述第一高電壓切換器HVSW1。
圖3B係圖3A之第一高電壓切換器HVSW1之一詳細電路圖。
參考圖3B，第一高電壓切換器HVSW1包含一位準偏移器212及一高電壓電晶體HSW。
回應於輸入至高電壓電晶體HSW之閘極之控制電壓Vc接通高電壓電晶體HSW。為使高電壓電晶體HSW將輸入至其一輸入端子IN之電壓轉移至其一輸出端子OUT而沒有一電壓損耗，輸入至高電壓電晶體HSW之閘極之控制電壓Vc須具有一高電壓(舉例而言，大約係電壓VPP1)。
儘管將一高位準之第一數位位元D<0>輸入至高電壓電晶體HSW之閘極，但高電壓電晶體HSW之輸出端子OUT具有幾乎等於一電源電壓之一低電壓。因此，若將第一數位位元D<0>沒有改變地輸入至高電壓電晶體HSW之閘極， 則不能將輸入至高電壓電晶體HSW之輸入端子IN之電壓轉移至高電壓電晶體HSW之輸出端子OUT而沒有一損耗。
為解決此問題，位準偏移器212將第一數位位元D<0>之電壓位準改變成電壓VPP1且輸出電壓VPP1作為控制電壓Vc。因此，高電壓電晶體HSW可將輸入至其輸入端子IN之電壓輸出至其輸出端子OUT而沒有一電壓損耗。
下文闡述第一輸出單元210之操作，假定將第一數位位元D<0>至第八數位位元D<7>輸入為「01000000」。
第一數位位元D<0>至第八數位位元D<7>中之第二數位位元D<1>具有一值「1」。
因此，接通第一輸出單元210之第二高電壓切換器HVSW2，且關斷所有第七NMOS電晶體N7至第九NMOS電晶體N9。此在圖3C中展示。
圖3C及圖3D展示當接收一第一數位碼時第一輸出單元之電路。
參考圖3C，當接通第一輸出單元210之第二高電壓切換器HVSW2時，第七電阻器R7至第十九電阻器R19串聯耦合在節點K7與接地節點之間，且節點K10處之電壓變成第一輸出電壓VOUT1。在此情形中，藉由第一輸出單元210形成一電路(舉例而言，諸如圖3C中所展示之一分壓電路)。
因此，藉由以下方程式1判定輸出之電壓量。
假定一電阻值K係「1」且調節電壓VPP2係12V，則根據方程式1輸出電壓大約為9V。
當輸入第一數位位元D<0>至第八數位位元D<7>「01001000」時，接通第二高電壓切換器HVSW2且接通第七NMOS電晶體N7。在此情形中，藉由第一輸出單元210形成一電路(舉例而言，諸如圖3D中所展示之一分壓電路)。
因此，根據以下方程式2判定第一輸出電壓VOUT1。
假定電阻值K係「1」且調節電壓VPP2係12V，則根據方程式2一輸出電壓變成6V。
可控制透過第二高電壓切換器HVSW2輸出之第一輸出電壓VOUT1以使得第一輸出電壓VOUT1取決於如何輸入第四數位位元D<4>至第八數位位元D<7>而具有6V至9V。
同樣地，透過第一高電壓切換器HVSW1輸出之第一輸出電壓VOUT1在第五數位位元D<4>至第八數位位元D<7>係「0000」時最高且在第五數位位元D<4>至第八數位位 元D<7>係「1000」時最低。可控制透過第一高電壓切換器HVSW1輸出之第一輸出電壓VOUT1以使得第一輸出電壓VOUT1具有10V至11V。
透過第三高電壓切換器HVSW3輸出之第一輸出電壓VOUT1在第五數位位元D<4>至第八數位位元D<7>係「0000」時最高且在第五數位位元D<4>至第八數位位元D<7>係「1000」時最低。可控制透過第三高電壓切換器HVSW3輸出之第一輸出電壓VOUT1以使得第一輸出電壓VOUT1具有2V至7V。
透過第四高電壓切換器HVSW4輸出之第一輸出電壓VOUT1在第五數位位元D<4>至第八數位位元D<7>係「0000」時最高且在第五數位位元D<4>至第八數位位元D<7>係「0100」時最低。可控制透過第四高電壓切換器HVSW4輸出之第一輸出電壓VOUT1以使得第一輸出電壓VOUT1具有2.8V至5V。
如上文所闡述，第一輸出單元210可產生介於自2.8V至11V範圍中之各種電壓。若在積體電路400中使用第一輸出單元210，則通常使用第一輸出單元210以產生僅上升一恆定電壓位準之電壓。因此，圖2之積體電路400之控制器320輸出在以下表格1中所展示之8個設定。
如在表格1中所展示，當接通第一高電壓切換器HVSW1時，僅將第五數位位元D<4>至第八數位位元D<7>輸入為「0000」或「1000」。因此，可將第一輸出電壓VOUT1設定為11V或10V。
當接通第二高電壓切換器HVSW2時，將第五數位位元D<4>至第八數位位元D<7>輸入為「0000」或「0100」。因此，可將第一輸出電壓VOUT1設定為9V或8V。
當接通第三高電壓切換器HVSW3時，將第五數位位元D<4>至第八數位位元D<7>輸入為「0000」或「0010」。因此，可將第一輸出電壓VOUT1設定為7V或6V。
此外，當接通第四高電壓切換器HVSW4時，將第五數位位元D<4>至第八數位位元D<7>輸入為「0000」或「0010」。因此，可將第一輸出電壓VOUT1設定為5V或4V。
亦即，可將第一輸出電壓設定為自4V至11V。
關於第一輸出單元210輸出第一輸出電壓VOUT1時所消耗之電流I，在第一輸出電壓VOUT1具有最高位準時最小電流Imin流動，且在第一輸出電壓VOUT1具有最低位準時最大電流Imax流動。
在第一輸出單元210輸出第一輸出電壓VOUT1時所消耗之電流I取決於經輸入第四數位位元D<4>至第八數位位元D<7>之值而變化。藉由第四數位位元D<4>至第八數位位元D<7>改變第一輸出單元210之接地GND。亦即，可根據一移動接地方法控制電壓及電流。
根據以下方程式3計算當包含如圖1中所展示而輸出之電壓之調節器電路時之電流消耗。
[方程式3]電流消耗=(比較器電流+輸出驅動器電流×2)×N
比較器電流係由圖1之第一比較器COM1所消耗之電流，且輸出驅動器電流係由第二電阻器R2所消耗之電流。此外，「N」表示必需之調節器電路之數目。
若使用諸如在圖2中所展示之一調節器電路，則消耗諸如根據方程式4之彼電流之電流。
[方程式4]電流消耗=比較器電流+輸出驅動器電流+輸出單元電流×N
在方程式4中，輸出單元電流係由多重輸出單元200之輸出單元中之每一者所消耗之電流。可看出，若必需N個輸出電壓，則諸如在圖2中所展示之由一多重調節器電路所 消耗之電流遠小於根據方程式3及方程式4之由圖1之調節器電路所消耗之電流。
圖4展示由在圖1及圖2之調節器電路中所模擬之輸出電壓產生之電流量。
圖4展示當輸入電壓VPP1係13V時當電壓在4V與10V之間轉換時之電流模擬結果。
圖4展示當包含具有一個調節器電路之多重輸出單元200時由圖2之多重調節器電路消耗之電流Imax_b及電流Imin_b之量遠小於當如在圖1中使用數個調節器電路時之電流Imax_a及電流Imin_a之量。
根據此發明，多重調節器電路及包含其之積體電路可藉由使用具有一調節功能之一組電路輸出數個電壓位準。因此，可減少一電路面積，且可減少電流消耗。
100‧‧‧調節器電路單元
200‧‧‧多重輸出單元
210‧‧‧第一輸出單元/輸出單元
211‧‧‧電路
212‧‧‧位準偏移器
220‧‧‧第二輸出單元/輸出單元
310‧‧‧電壓產生器
320‧‧‧控制器
330‧‧‧內部電路
400‧‧‧積體電路
COM1‧‧‧第一比較器
COM2‧‧‧第二比較器
D<0>‧‧‧第一數位位元
D<1>‧‧‧第二數位位元
D<2>‧‧‧第三數位位元
D<3>‧‧‧第四數位位元
D<4>‧‧‧第五數位位元
D<5>‧‧‧第六數位位元
D<6>‧‧‧第七數位位元
D<7>‧‧‧第八數位位元
HSW‧‧‧高電壓電晶體
HVSW1‧‧‧第一高電壓切換器
HVSW2‧‧‧第二高電壓切換器
HVSW3‧‧‧第三高電壓切換器
HVSW4‧‧‧第四高電壓切換器
Imax‧‧‧最大電流
Imin‧‧‧最小電流
Imin_a‧‧‧電流
Imin_b‧‧‧電流
Imax_a‧‧‧電流
Imax_b‧‧‧電流IN輸入端子
K1‧‧‧節點
K2‧‧‧節點
K3‧‧‧節點
K4‧‧‧節點
K5‧‧‧節點
K6‧‧‧節點
K7‧‧‧節點
K8‧‧‧節點
K9‧‧‧節點
K10‧‧‧節點
K11‧‧‧節點
K12‧‧‧節點
K13‧‧‧節點
K14‧‧‧節點
K15‧‧‧節點
N1‧‧‧第一NMOS電晶體/第一電晶體
N2‧‧‧第二NMOS電晶體
N3‧‧‧第三NMOS電晶體/第三電晶體
N4‧‧‧第四NMOS電晶體
N5‧‧‧第五NMOS電晶體
N6‧‧‧第六NMOS電晶體
N7‧‧‧第七NMOS電晶體
N8‧‧‧第八NMOS電晶體
N9‧‧‧第九NMOS電晶體
N10‧‧‧第十NMOS電晶體
OUT‧‧‧輸出端子
R1‧‧‧第一電阻器
R2‧‧‧第二電阻器
R3‧‧‧第三電阻器
R4‧‧‧第四電阻器
R5‧‧‧第五電阻器
R6‧‧‧第六電阻器
R7‧‧‧第七電阻器
R8‧‧‧第八電阻器
R9‧‧‧第九電阻器
R10‧‧‧第十電阻器
R11‧‧‧第十一電阻器
R12‧‧‧第十二電阻器
R13‧‧‧第十三電阻器
R14‧‧‧第十四電阻器
R15‧‧‧第十五電阻器
R16‧‧‧第十六電阻器
R17‧‧‧第十七電阻器
R18‧‧‧第十八電阻器
R19‧‧‧第十九電阻器
V1‧‧‧反饋電壓
V2‧‧‧反饋電壓
VB1‧‧‧第一參考電壓
VB2‧‧‧第二參考電壓
VC‧‧‧控制電壓
VOUT1‧‧‧輸出電壓/第一輸出電壓
VOUT2‧‧‧第二輸出電壓
VPP‧‧‧高電壓
VPP1‧‧‧電壓
VPP2‧‧‧調節電壓
+‧‧‧非反相端子
-‧‧‧反相端子
圖1展示根據此發明之一實施例之一調節器電路；圖2展示使用根據此發明之一實施例之一多重調節器電路之一積體電路；圖3A係圖2之一第一輸出單元之一詳細電路圖；圖3B係圖3A之一第一高電壓切換器之一詳細電路圖；圖3C及圖3D展示當接收一第一數位碼時第一輸出單元之電路；及圖4展示由在圖1及圖2之調節器電路中所模擬之輸出電壓產生之電流量。
100‧‧‧調節器電路單元
200‧‧‧多重輸出單元
210‧‧‧第一輸出單元/輸出單元
220‧‧‧第二輸出單元/輸出單元
310‧‧‧電壓產生器
320‧‧‧控制器
330‧‧‧內部電路
400‧‧‧積體電路
COM2‧‧‧第二比較器
K5‧‧‧節點
K6‧‧‧節點
K7‧‧‧節點
K8‧‧‧節點
N4‧‧‧第四NMOS電晶體
N5‧‧‧第五NMOS電晶體
N6‧‧‧第六NMOS電晶體
R4‧‧‧第四電阻器
R5‧‧‧第五電阻器
R6‧‧‧第六電阻器
V2‧‧‧反饋電壓
VPP1‧‧‧電壓
VPP2‧‧‧調節電壓

Claims (14)

  1. 一種多重調節器電路，其包括：一調節器，其經組態以調節一輸入電壓以產生一恆定電壓；及複數個分壓電路，其經組態以輸出藉由分別基於複數個電壓產生碼劃分該恆定電壓而獲得之經劃分電壓；其中該複數個分壓電路中之每一者包括：複數個電阻器，其串聯耦合在該調節器之一輸出端子與一接地節點之間；複數個節點，每一節點將該複數個電阻器中之一對(a pair)電阻器中之一者連接至另一電阻器；至少一個高電壓切換器，其由包含在一對應電壓產生碼中之至少一個數位位元啟用且經組態以耦合該等電阻器之該等節點中之至少一者與一輸出節點；及至少一個電晶體，其藉由包含在該對應電壓產生碼中而不包含在輸入至該高電壓切換器之該至少一個數位位元中之一或多個數位位元接通(turned on)，且耦合在該接地節點與該等電阻器之該等節點當中的未耦合至該高電壓切換器之至少一個節點之間。
  2. 如請求項1之多重調節器電路，其中該調節器包括一比較器，該比較器經組態以比較自該調節器之該恆定電壓劃分之一反饋電壓與一參考電壓且根據該比較之一結果輸出一控制信號，且回應於該控制信號將該調節器之該恆定電壓提供至該複數個分壓電路。
  3. 如請求項1之多重調節器電路，其中：輸入至該複數個分壓電路中之每一者之該複數個電壓產生碼中之每一者包含複數個數位位元，且該複數個電壓產生碼彼此係不同的。
  4. 如請求項1之多重調節器電路，其中該複數個分壓電路中之每一者組態以根據藉由一對應電壓產生碼判定之一內部電阻值劃分該恆定電壓。
  5. 如請求項1之多重調節器電路，其中該複數個分壓電路耦合至該調節器之一輸出端子且共同地經由該輸出端子接收該恆定電壓。
  6. 一種積體電路，其包含：一控制器，其經組態以輸出用於控制一內部電路之一操作之控制信號及複數個電壓產生碼；一電壓產生器，其經組態以回應於自該控制器產生之一啟用信號產生一高電壓及一參考電壓；一調節器，其經組態以藉由使用該高電壓及該參考電壓輸出具有一恆定電壓位準之一調節電壓；及複數個分壓電路，其經組態以輸出藉由分別基於該複數個電壓產生碼劃分該調節電壓而獲得之經劃分電壓。
  7. 如請求項6之積體電路，其中該調節器包括一比較器，該比較器經組態以比較自該調節器之該調節電壓劃分之一反饋電壓與該參考電壓且根據該比較之一結果輸出一控制信號，且回應於該控制信號將該調節器之該調節電壓提供至該複數個分壓電路。
  8. 如請求項6之積體電路，其中該複數個分壓電路中之每一者包括：複數個電阻器，其串聯耦合在該調節器之一輸出端子與一接地節點之間；複數個節點，每一節點將該複數個電阻器中之一對電阻器中之一者連接至另一電阻器；至少一個高電壓切換器，其由包含在一對應電壓產生碼中之至少一個數位位元啟用且經組態以耦合該等電阻器之該等節點中之至少一者與一輸出節點；及至少一個電晶體，其藉由包含在該對應電壓產生碼中而不包含在輸入至該至少一個高電壓切換器之該至少一個數位位元中之一或多個數位位元接通，且耦合在該接地節點與該等電阻器之該等節點當中的未耦合至該至少一個高電壓切換器之至少一個節點之間。
  9. 如請求項6之積體電路，其中該複數個分壓電路中之每一者包括：第一至第十三電阻器，其串聯耦合在該調節器之一輸出端子與一接地節點之間；第一至第四高電壓切換器，其經組態以分別回應於包含在一對應電壓產生碼中之第一至第四數位位元分別轉移該第一電阻器與該第二電阻器之一節點處之電壓、該第三電阻器與該第四電阻器之一節點處之電壓、該第五電阻器與該第六電阻器之一節點處之電壓及該第七電阻器與該第八電阻器之一節點處之電壓至一輸出節點；及 第一至第四電晶體，其分別耦合在該第六電阻器與該第七電阻器之一節點、該第九電阻器與該第十電阻器之一節點、該第十電阻器與該第十一電阻器之一節點及該第十一電阻器與該第十二電阻器之一節點與該接地節點之間且經組態以透過各別閘極接收包含在該對應電壓產生碼中之第五至第八數位位元。
  10. 如請求項9之積體電路，其中：該第一至第十電阻器及該第十三電阻器中之每一者具有一第一電阻值，該第十一電阻器及該第十二電阻器中之每一者具有一第二電阻值，且該第二電阻值係該第一電阻值之一半。
  11. 如請求項6之積體電路，其中輸入至該複數個分壓電路中之每一者之該複數個電壓產生碼中之每一者包含複數個數位位元，且該複數個電壓產生碼彼此係不同的。
  12. 如請求項6之積體電路，其中藉由欲供應至該內部電路之電壓之位準判定該複數個電壓產生碼。
  13. 如請求項6之積體電路，其中該複數個分壓電路中之每一者組態以根據藉由一對應電壓產生碼判定之一內部電阻值劃分該調節電壓。
  14. 如請求項6之積體電路，其中該複數個分壓電路耦合至該調節器之一輸出端子且共同地經由該輸出端子接收該調節電壓。
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