KR102341385B1 - 전압 생성 회로, 이를 포함하는 메모리 시스템 및 이의 동작 방법 - Google Patents

전압 생성 회로, 이를 포함하는 메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 동작 신호에 응답하여 메인 코드를 출력하는 메인 코드 테이블; 상기 메인 코드에 응답하여 메인 전압을 생성하는 메인 전압 생성 회로; 목표 전압과 상기 메인 전압을 서로 비교하여 트리밍 신호를 출력하는 트리밍부; 상기 트리밍 신호에 응답하여 트리밍 코드를 출력하는 트리밍 코드 테이블; 상기 트리밍 신호가 사용 가능한 코드인지를 연산하고, 연산 결과에 따라 상기 메인 코드와, 상기 트리밍 코드 또는 출력 코드를 출력하는 코드 연산부; 및 상기 코드 연산부로부터 출력된 상기 메인 코드와, 상 트리밍 코드 또는 상기 출력 코드에 응답하여 동작 전압을 출력하는 동작 전압 출력부를 포함하는 전압 생성 회로, 이를 포함하는 저장 장치 및 이의 동작 방법을 포함한다.

Description

전압 생성 회로, 이를 포함하는 메모리 시스템 및 이의 동작 방법{Voltage generating circuit and memory system having the same and operating method thereof}
본 발명은 전압 생성 회로, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 전압을 생성하기 위한 전압 코드를 포함하는 전압 생성 회로, 이를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
저장 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 주변 회로와, 주변 회로를 제어하도록 구성된 제어 회로를 포함할 수 있다.
주변 회로는 프로그램, 리드 또는 소거 동작에 필요한 다양한 레벨을 갖는 동작 전압들을 생성하기 위한 전압 생성 회로를 포함할 수 있다.
전압 생성 회로는 다양한 레벨의 동작 전압들을 생성하기 위하여, 코드 테이블을 포함하고 있다. 예를 들면, 메인 전압을 생성하기 위한 메인 코드 테이블과, 메인 전압을 트리밍(trimming)하기 위한 트리밍 코드 테이블을 포함할 수 있다.
트리밍 코드 테이블은 메인 전압의 변동 량을 보상하기 위한 다양한 코드들을 포함하는데, 전압 생성 회로가 생성할 수 있는 코드 이외의 다른 코드가 출력될 수 있다.
이러한 경우, 전압 생성 회로는 수신된 코드를 인식하지 못하여 과전압을 생성할 수 있다. 이처럼, 과전압이 생성될 경우, 전압 생성 회로뿐만 아니라, 과전압을 사용하는 주변 회로들 및 메모리 셀 어레이가 받는 스트레스가 증가할 수 있다.
본 발명의 실시예는 전압 생성 회로가 과전압을 생성하는 것을 방지할 수 있는 저장 장치와, 이를 포함하는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 전압 생성 회로는, 동작 신호에 응답하여 메인 코드를 출력하는 메인 코드 테이블; 상기 메인 코드에 응답하여 메인 전압을 생성하는 메인 전압 생성 회로; 목표 전압과 상기 메인 전압을 서로 비교하여 트리밍 신호를 출력하는 트리밍부; 상기 트리밍 신호에 응답하여 트리밍 코드를 출력하는 트리밍 코드 테이블; 상기 트리밍 신호가 사용 가능한 코드인지를 연산하고, 연산 결과에 따라 상기 메인 코드와, 상기 트리밍 코드 또는 출력 코드를 출력하는 코드 연산부; 및 상기 코드 연산부로부터 출력된 상기 메인 코드와, 상기 트리밍 코드 또는 상기 출력 코드에 응답하여 동작 전압을 출력하는 동작 전압 출력부를 포함한다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터가 저장되는 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하며, 상기 메모리 장치는, 데이터가 저장되는 메모리 블록들; 동작 신호에 응답하여 프로그램, 리드 또는 소거 동작에 필요한 동작 전압을 생성하되, 상기 동작 전압을 생성할 때 메인 전압을 보정하기 위한 트리밍 코드가 상기 동작 전압에 대응되는 출력 코드와 일치하지 않는 경우, 상기 출력 코드 중에서 최상위 코드를 사용하여 상기 동작 전압을 출력하도록 구성된 전압 생성 회로를 포함하는 주변회로; 및 커맨드에 응답하여 상기 전압 생성 회로를 제어하는 제어 회로를 포함한다.
본 발명의 실시예에 따른 전압 생성 회로의 동작 방법은, 동작 신호에 응답하여 메인 코드를 출력하는 단계; 상기 메인 코드에 응답하여 메인 전압을 생성하는 단계; 상기 메인 전압과 목표 전압을 서로 비교하고, 비교 결과에 따라 상기 메인 전압을 보상하기 위한 트리밍 코드를 출력하는 단계; 상기 트리밍 신호가 사용 가능한 코드인지를 연산하고, 연산 결과에 따라 상기 트리밍 코드 또는 출력 코드를 출력하는 단계; 및 상기 메인 코드와, 상기 트리밍 코드 또는 상기 출력 코드에 응답하여 동작 전압을 출력하는 단계를 포함한다.
본 기술은 전압 생성 회로에서 과전압이 생성되는 것을 방지할 수 있다. 이로 인해, 전압 생성 회로를 포함하는 저장 장치와, 저장 장치를 포함하는 메모리 시스템의 스트레스 증가를 방지할 수 있으므로, 저장 장치 및 이를 포함하는 메모리 시스템의 수명을 연장시킬 수 있고, 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 저장 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들이 2차원 구조로 구현된 실시예를 설명하기 위한 단면도이다.
도 4는 도 2의 메모리 블록들이 3차원 구조로 구현된 실시예를 설명하기 위한 사시도이다.
도 5는 도 2의 메모리 블록들이 3차원 구조로 구현된 다른 실시예를 설명하기 위한 사시도이다.
도 6은 도 2의 전압 생성 회로를 구체적으로 설명하기 위한 도면이다.
도 7은 코드 테이블의 실시예를 설명하기 위한 도면이다.
도 8은 메인 전압, 과전압 및 동작 전압을 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(1100)와, 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 다수의 저장 장치들(1110)을 포함할 수 있다. 저장 장치들(1110)은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다. 이하 실시예에서는, 낸드 플래쉬(NAND FLASH) 메모리로 이루어진 저장 장치(1110)를 예를 들어 설명하도록 한다.
메모리 컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 호스트(2000)로부터 수신받은 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(1100)에 출력하거나, 메모리 장치(1100)로부터 데이터를 수신받을 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.
도 2는 도 1의 저장 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 저장 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 주변 회로(120)와, 주변 회로(120)를 제어하도록 구성된 제어 회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 제1 내지 제K 메모리 블록들(K는 양의 정수)을 포함할 수 있다. 제1 내지 제K 메모리 블록들은 2차원 또는 3차원 구조로 이루어질 수 있다. 제1 내지 제K 메모리 블록들은 각각 제1 내지 제K 로컬 라인들(LL1~LLK)에 연결될 수 있다.
주변 회로(120)는 전압 생성 회로(121), 로우 디코더(122), 페이지 버퍼(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
전압 생성 회로(121)는 동작 신호(OPSIG)에 응답하여 다양한 레벨의 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 프로그램 동작 신호(OPSIG)가 수신되면, 전압 생성 회로(121)는 프로그램 동작에 필요한 프로그램 전압, 프로그램 패스 전압 및 프로그램 검증 전압 등을 생성할 수 있다. 리드 동작 신호(OPSIG)가 수신되면, 전압 생성 회로(121)는 리드 동작에 필요한 리드 전압 및 리드 패스 전압 등을 생성할 수 있다. 소거 동작 신호(OPSIG)가 수신되면, 전압 생성 회로(121)는 소거 동작에 필요한 소거 전압 및 소거 검증 전압 등을 생성할 수 있다.
특히, 전압 생성 회로(121)는 다양한 동작 신호(OPSIG)에 응답하여 다양한 동작 전압들(Vop)을 생성하는데, 메인 전압을 트리밍 하여 동작 전압(Vop)으로 출력할 때, 동작 전압(Vop)이 과전압으로 출력되지 않도록 구성된다.
로우 디코더(122)는 로우 어드레스(row address; RADD)에 응답하여 제1 내지 제K 로컬 라인들(LL1~LLK) 중에서, 선택된 메모리 블록에 연결된 로컬 라인들에 동작 전압(Vop)을 전달한다.
페이지 버퍼(123)는 비트라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 페이지 버퍼 제어 신호(PBSIGNALS)에 응답하여 비트라인들(BL)을 양전압으로 프리차지하거나, 프로그램 및 리드 동작시 선택된 메모리 블록과 데이터를 주고 받거나, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(123)와 데이터(DATA)를 주고받거나, 입출력 회로(125)와 데이터(DATA)를 주고받는다.
입출력 회로(125)는 외부 장치(예컨데, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(130)에 전달하거나, 외부 장치로부터 전달받은 데이터(DATA)를 컬럼 디코더(124)에 전송하거나, 컬럼 디코더(124)로부터 전달받은 데이터(DATA)를 외부 장치로 출력하도록 구성된다.
제어 회로(130)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로(120)를 제어한다.
상술한 장치들 중에서, 제1 내지 제K 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있는데, 각 구조를 갖는 메모리 블록들을 설명하면 다음과 같다.
도 3은 도 2의 메모리 블록들이 2차원 구조로 구현된 실시예를 설명하기 위한 단면도이다.
도 3을 참조하면, 2차원 구조로 구현된 메모리 블록은 기판(SUB) 상에 수평하게(Y 방향) 형성되며, 비트라인(BL)과 공통 소오스 라인(CSL) 사이에 형성된 스트링(string)들을 포함한다. 스트링은 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터를 포함할 수 있다. 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터 사이의 기판(SUB)에는 접합영역(JT)이 형성된다.
소오스 셀렉트 트랜지스터의 게이트는 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들의 게이트들은 워드라인들(WL)에 연결되고, 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 드레인 셀렉트 라인의 드레인 접합영역(JT)에는 비트라인(BL)이 연결되고, 소오스 셀렉트 라인의 소오스 접합영역(JT)에는 공통 소오스 라인(CSL)이 연결된다.
보다 구체적으로 설명하면, 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터는 기판(SUB) 상에 순차적으로 적층된(Z 방향) 터널 절연막들, 플로팅 게이트들, 유전체막들 및 컨트롤 게이트들을 포함할 수 있다. 터널 절연막들은 산화막으로 형성될 수 있고, 플로팅 게이트들 및 컨트롤 게이트들은 도프트 폴리 실리콘막으로 형성될 수 있다. 유전체막들은 산화막, 질화막 및 산화막의 적층구조로 형성되거나 고유전체(high-k)막으로 형성될 수 있다. 소오스 셀렉트 라인들(SSL)에 연결된 소오스 셀렉트 트랜지스터들과 드레인 셀렉트 라인들(DSL)에 연결된 드레인 셀렉트 트랜지스터들에서는 유전체막들의 일부가 제거되어 플로팅 게이트들과 컨트롤 게이트들이 서로 접할 수 있다. 워드 라인들(WL)에 연결된 메모리 셀들에서는 유전체막들에 의해 플로팅 게이트들과 컨트롤 게이트들이 서로 격리될 수 있다.
도 4는 도 2의 메모리 블록들이 3차원 구조로 구현된 실시예를 설명하기 위한 사시도이다.
도 4를 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직으로(Z 방향) 형성되며, 비트라인들(BL)과 공통 소오스 라인(CSL) 사이에 배열된 스트링(string)들을 포함한다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 공통 소오스 라인(CSL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 스트링들은 공통 소오스 라인(CSL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 스트링들은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함한다. 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)과, 수직 홀들(VH) 내에 형성되어 공통 소오스 라인(CSL)에 접하는 수직 채널막들(CH)을 포함한다. 비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제1 방향(Y 방향)과 직교하는 제2 방향(X 방향)으로 배열된다. 비트라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 5는 도 2의 메모리 블록들이 3차원 구조로 구현된 다른 실시예를 설명하기 위한 사시도이다.
도 5를 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직으로(Z 방향) 형성되며, 비트라인들(BL)과 공통 소오스 라인(CSL) 사이에 배열된 스트링(string)들과, 두 개의 스트링들을 서로 연결하는 파이프 구조물을 포함한다.
보다 구체적으로 설명하면, 스트링들은 비트라인들(BL)과 파이프 라인(PL) 사이에 수직하게 배열된 제1 서브 스트링들과, 공통 소오스 라인(CSL)과 파이프 라인(PL) 사이에 수직하게 배열된 제2 서브 스트링들이 파이프 라인(PL) 영역 내에서 서로 연결된 구조로 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
예를 들면, 파이프 라인(PL)이 기판의 상부에 수평하게 형성된 경우, P-BiCS 구조를 갖는 스트링들은 파이프 라인(PL)의 상부에 수직한 방향으로 형성되며 비트라인들(BL) 사이에 배열된 제1 서브 스트링들과, 파이프 라인(PL)의 상부에 수직한 방향으로 형성되며 공통 소오스 라인들(CSL) 사이에 배열된 제2 서브 스트링들을 포함한다.
더욱 구체적으로 설명하면, 제1 서브 스트링들은, 제1 방향으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)과, 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성된 제1 수직 채널막들(D_CH)을 포함한다. 제2 서브 스트링들은, 제1 방향으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)과, 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)을 수직으로 관통하는 수직 홀들(VH)의 내부에 형성된 제2 수직 채널막들(S_CH)을 포함한다. 제1 수직 채널막들(D_CH)과 제2 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)에 의해 서로 연결된다. 비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 제1 수직 채널막들(D_CH)의 상부에 접하며 제1 방향과 직교하는 제2 방향으로 배열된다.
상술한 저장 장치 중에서, 전압 생성 회로를 구체적으로 설명하면 다음과 같다.
도 6은 도 2의 전압 생성 회로를 구체적으로 설명하기 위한 도면이다.
도 6을 참조하면, 전압 생성 회로(121)는 메인 코드 테이블(21), 메인 전압 생성 회로(22), 트리밍부(23), 트리밍 코드 테이블(24), 코드 연산부(25) 및 동작 전압 출력부(26)를 포함할 수 있다.
메인 코드 테이블(21)에는 메인 전압을 생성하기 위한 다양한 메인 코드 정보가 저장된다. 메인 코드 테이블(21)은 동작 신호(OPSIG)가 수신되면, 메인 코드 정보 중에서 동작 신호(OPSIG) 대응되는 메인 코드(CODEM)를 출력한다.
메인 전압 생성 회로(22)는 메인 코드(CODEM)에 응답하여 메인 전압(Vm)을 생성한다.
트리밍부(23)는 메인 전압 생성 회로(22)로부터 생성된 메인 전압(Vm)의 오차를 감소시키 위한 트리밍 신호(TSIG)를 출력한다. 구체적으로 설명하면, 트리밍부(23)는 메인 전압(Vm)과 목표 전압을 서로 비교하여 메인 전압(Vm)과 목표 전압 간의 전압 차(오차)를 연산하고, 연산 결과에 따라 트리밍 신호(TSIG)를 출력한다.
트리밍 코드 테이블(24)에는 메인 전압(Vm)을 보정하기 위한 다양한 트리밍 코드 정보가 저장된다. 트리밍 코드 테이블(24)은 트리밍 신호(TSIG)가 수신되면, 트리밍 코드 정보 중에서 트리밍 신호(TSIG)에 대응되는 트리밍 코드(CODET)를 출력한다.
코드 연산부(25)에는 전압 생성 회로(121)에서 출력 가능한 전압의 출력 코드(CODEC)가 저장된다. 또한, 코드 연산부(25)는 트리밍 코드(CODET)와 출력 코드(CODEC)를 서로 비교하고, 비교 결과에 따라 메인 코드(CODEM)와, 트리밍 코드(CODET) 또는 출력 코드(CODEC)를 출력한다. 예를 들면, 코드 연산부(25)는 수신된 트리밍 코드(CODET)와 일치하는 출력 코드(CODEC)가 있으면, 수신된 트리밍 코드(CODET)를 출력한다. 만약, 수신된 트리밍 코드(CODET)와 일치하는 출력 코드(CODEC)가 없으면, 코드 연산부(25)는 출력 코드(CODEC) 중에서 최대 트리밍 전압에 해당되는 최상위 코드를 출력한다.
동작 전압 출력부(26)는 코드 연산부(25)에서 출력된 메인 코드(CODEM)와, 트리밍 코드(CODET) 또는 출력 코드(CODEC)에 응답하여 동작 전압(Vop)을 출력한다. 예를 들면, 동작 전압 출력부(26)는 메인 코드(CODEM)에 응답하여 전압을 출력하되, 트리밍 코드(CODET) 또는 출력 코드(CODEC)에 응답하여 보정된 동작 전압(Vop)을 출력한다.
도 6에서는, 메인 코드 테이블(21), 메인 전압 생성부(22), 트리밍부(23), 트리밍 코드 테이블(24) 및 코드 연산부(25)가 전압 생성 회로(121)에 포함된 실시예를 설명하였으나, 저장 장치(1110)에 따라 메인 코드 테이블(21), 메인 전압 생성부(22), 트리밍부(23), 트리밍 코드 테이블(24) 및 코드 연산부(25)는 제어 회로(도 2의 130)에 포함될 수도 있다. 이 경우, 제어 회로(130) 내부에서 동작 신호(OPSIG)를 생성하고, 동작 신호(OPSIG)에 따라 메인 코드 테이블(21), 메인 전압 생성부(22), 트리밍부(23), 트리밍 코드 테이블(24) 및 코드 연산부(25)를 순차적으로 동작시켜 메인 코드(CODEM)와, 트리밍 코드(CODET) 또는 출력 코드(CODEC)를 출력할 수 있다. 전압 생성 회로(121)에 생성된 동작 전압 출력부(26)는 제어 회로(130)에서 출력된 메인 코드(CODEM)와, 트리밍 코드(CODET) 또는 출력 코드(CODEC)에 응답하여 동작 전압(Vop)을 출력할 수 있다.
도 7은 코드 테이블의 실시예를 설명하기 위한 도면이다.
도 7을 참조하면, 메인 코드 테이블(도 2의 61)에는 메인 코드(CODEM)가 저장되고, 트리밍 코드 테이블(도 6의 24)에는 트리밍 코드(CODET)가 저장되고, 코드 연산부(도 6의 25)에는 출력 코드(CODEC)가 저장된다. 코드들(CODEM, CODET 및 CODEC)은 다수의 비트들로 이루어질 수 있다. 예를 들면, 코드들(CODEM, CODET 및 CODEC)은 각각 4 비트의 코드들로 구성될 수 있으며, 저장 장치(도 2의 1110)에 따라 다른 코드들로 구성될 수 있다.
메인 코드(CODEM)는 메인 코드 테이블(도 6의 21)에서 출력되며, 메인 코드 테이블(21)에서 출력된 메인 코드(CODEM)는 동작 전압 출력부(도 6의 26)까지 전달된다.
트리밍 코드(CODET)는 트리밍 코드 테이블(도 6의 24)에서 출력되며, 트리밍 코드 테이블(24)에서 출력된 트리밍 코드(CODET)는 코드 연산부(도 6의 25)을 통해 그대로 출력되거나, 출력 코드(CODEC)로 변경될 수 있다.
출력 코드(CODEC)는 코드 연산부(25)에서 출력될 수 있으나, 코드 연산부(25)에서 트리밍 코드(CODET)가 출력될 때에는 출력 코드(CODEC)는 출력되지 않는다. 즉, 코드 연산부(25)에서는 출력 코드(CODEC)와 트리밍 코드(CODET) 중에서 하나의 코드만 출력된다.
예를 들면, 메인 코드 테이블(21)에서 '0100'의 메인 코드(CODEM)가 출력되면, '0100'의 메인 코드(CODEM)가 동작 전압부(26)까지 전달된다.
트리밍 코드 테이블(24)에서 '0111'의 트리밍 코드(CODET)가 출력되었다고 가정하면, '0111'의 트리밍 코드(CODET)가 코드 연산부(25)에 전달된다. 만약, 코드 연산부(25)에 저장된 출력 코드(CODEC) 중에서 '0111'의 트리밍 코드(CODET)와 일치하는 코드가 있으면, '0111'의 트리밍 코드(CODET)가 출력된다(71).
트리밍 코드 테이블(24)에서 '0011'의 트리밍 코드(CODET)가 출력되었다고 가정하면, '0011'의 트리밍 코드(CODET)가 코드 연산부(25)에 전달된다. 만약, 코드 연산부(25)에 저장된 출력 코드(CODEC) 중에서 '0011'의 트리밍 코드(CODET)와 일치하는 코드가 없으면, 동작 전압 출력부(도 6의 l26)에서 임의대로 과전압이 출려되는 것을 방지하기 위하여 출력 코드(CODEC) 중에서 최대 트리밍 전압에 해당되는 최상위 코드(예컨대, '1100')인 출력 코드(CODEC)가 출력된다(72).
상술한 메인 코드(CODEM), 트리밍 코드(CODET) 및 출력 코드(CODEC)는 본 기술의 이해를 돕기 위한 실시예이므로, 저장 장치마다 다를 수 있으며, 저장되는 위치도 다를 수 있다. 예를 들면, 상술한 코드들은 메모리 블록들에 포함된 플래그 셀들(flag cells), 스페어 셀들(spare cells) 또는 캠 셀들(CAM cells)에 저장될 수도 있다. 이처럼 코드들이 메인 코드 테이블(21), 트리밍 코드 테이블(24) 또는 코드 연산부(25) 이외의 저장 장소에 저장된 경우에는 해당 저장 장소로부터 선택된 코드를 리드하여 상술한 동작을 수행할 수 있다.
도 8은 메인 전압, 과전압 및 동작 전압을 설명하기 위한 도면이다.
도 8을 참조하면, 메인 코드(도 6의 CODEM)에 응답하여 출력되는 메인 전압(Vm)이 목표 전압(Vt)보다 낮게 출력된다면, 트리밍부(도 6의 23)는 목표 전압(Vt)과 차이가 나는 메인 전압(Vm)을 보상하기 위하여 트리밍 신호(TSIG)를 출력한다. 트리밍 신호(TSIG)에 응답하여 트리밍 코드 테이블(24)로부터 트리밍 코드(CODET)가 출력되는데, 트리밍 코드(CODET)가 전압 생성 회로(도 6의 121)에 설정된 코드가 아닌 경우, 동작 전압 출력부(도 6의 26)는 목표 전압(Vt)보다 높은 과전압(Vtr)을 출력할 수 있다.
과전압(Vtr)이 출력될 경우, 전압 생성 회로(121)를 포함하는 저장 장치(도 2의 1110)와, 저장 장치(1110)를 포함하는 메모리 시스템(도 1의 1000)의 스트레스가 증가할 수 있다. 따라서, 코드 연산부(도 6의 25)는 과전압(Vtr)의 출력을 방지하기 위하여, 저장 장치(1110)가 스트레스를 적게 받을 수 있는 설절된 전압 범위 내에서 가장 높은 트리밍 전압이 적용될 수 있도록, 출력 코드(도 7의 CODEC) 중에서 최상위 코드(예컨대, '1100')를 출력할 수 있다. 이에 따라, 동작 전압 출력부(도 6의 26)는 과전압(Vtr)보다 낮고 목표 전압(Vt)에 가까운 동작 전압(Vop)을 출력할 수 있다.
따라서, 저장 장치(1110)가 받을 수 있는 스트레스를 감소시킬 수 있고, 이로 인해 저장 장치(1110)를 포함하는 메모리 시스템(1000)의 스트레스 증가를 억제할 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(3000)은 데이터가 저장되는 메모리 장치(1100)와 메모리 장치(1100)를 제어하는 메모리 컨트롤러(1200)를 포함할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)와 메모리 장치(1100) 사이의 통신을 제어한다. 메모리 컨트롤러(1200)는 버퍼 메모리(1210), CPU(1220), SRAM(1230), 호스트 인터페이스(1240), ECC(1250) 및 메모리 인터페이스(1260)를 포함할 수 있다.
버퍼 메모리(1210)는 메모리 컨트롤러(1200)가 메모리 장치(1100)를 제어하는 동안 데이터를 임시로 저장할 수 있고, 다양한 전압들을 출력하기 위한 메인 코드(CODEM), 트리밍 코드(CODET) 및 출력 코드(CODEC)를 저장할 수 있다. CPU(1220)는 메모리 컨트롤러(1200)의 데이터 교환을 위한 제어동작을 수행할 수 있으며, 버퍼 메모리(1210)에 저장된 메인 코드(CODEM), 트리밍 코드(CODET) 및 출력 코드(CODEC)를 연산하여 메모리 장치(1100)가 다양한 전압들을 생성할 수 있도록 메모리 장치(1100)를 제어할 수 있다. 예를 들면, CPU(1220)는 메인 전압을 보정하기 위한 트리밍 코드가 동작 전압에 대응되는 출력 코드와 일치하지 않는 경우, 출력 코드 중에서 최상위 코드를 사용하여 동작 전압을 출력하도록 커맨드 및 어드레스를 출력하여 메모리 장치(1100)를 제어할 수 있다. SRAM(1230)은 CPU(1220)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(1240)는 메모리 시스템(3000)과 접속되는 호스트(2000)의 데이터 교환 프로토콜을 구비할 수 있다. ECC(1250)는 에러 정정부로써, 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1260)는 메모리 장치(1110)와 인터페이싱 할 수 있다. 또한, 도 9에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(2000)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시) 등을 더 포함할 수 있다.
본 발명에 따른 메모리 시스템(3000)이 사용될 수 있는 호스트(2000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들을 포함할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 10을 참조하면, 본 발명에 따른 메모리 시스템(4000)은 버스에 전기적으로 연결된 메모리 장치(1110), 메모리 컨트롤러(1200), 마이크로프로세서(4100), 사용자 인터페이스(4200) 및 모뎀(4400)을 포함할 수 있다. 또한, 본 발명에 따른 메모리 시스템(4000)이 모바일 장치인 경우, 메모리 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4300)가 추가로 포함될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 메모리 컨트롤러(1200)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 시스템(4000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템(4000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1110: 저장 장치 1200: 메모리 컨트롤러
2000: 호스트 110: 메모리 셀 어레이
120: 주변 회로 130: 제어 회로
121: 전압 생성 회로 21: 메인 코드 테이블
22: 메인 전압 생성 회로 23: 트리밍부
24: 트리밍 코드 테이블 25: 코드 연산부
26: 동작 전압 출력부 CODEM: 메인 코드
CODET: 트리밍 코드 CODEC: 출력 코드

Claims (20)

  1. 동작 신호에 응답하여 메인 코드를 출력하는 메인 코드 테이블;
    상기 메인 코드에 응답하여 메인 전압을 생성하는 메인 전압 생성 회로;
    목표 전압과 상기 메인 전압을 서로 비교하여 트리밍 신호를 출력하는 트리밍부;
    상기 트리밍 신호에 응답하여 트리밍 코드를 출력하는 트리밍 코드 테이블;
    상기 트리밍 신호가 사용 가능한 코드인지를 연산하고, 연산 결과에 따라 상기 메인 코드와, 상기 트리밍 코드 또는 출력 코드를 출력하는 코드 연산부; 및
    상기 코드 연산부로부터 출력된 상기 메인 코드와, 상기 트리밍 코드 또는 상기 출력 코드에 응답하여 동작 전압을 출력하는 동작 전압 출력부를 포함하는 전압 생성 회로.
  2. 제1항에 있어서,
    상기 메인 코드 테이블은 다양한 메인 코드 정보를 저장하는 전압 생성 회로.
  3. 제2항에 있어서,
    상기 메인 코드 테이블은 상기 동작 신호에 응답하여 상기 메인 코드 정보 중에서, 선택된 메인 코드 정보를 상기 메인 코드로써 출력하는 전압 생성 회로.
  4. 제1항에 있어서,
    상기 트리밍부는 상기 메인 전압과 상기 목표 전압 간의 전압 차를 연산하고, 연산 결과에 따라 트리밍 신호를 출력하는 전압 생성 회로.
  5. 제1항에 있어서,
    상기 트리밍 코드 테이블은 상기 메인 전압을 보정하기 위한 다양한 트리밍 코드 정보를 저장하는 전압 생성 회로.
  6. 제5항에 있어서,
    상기 트리밍 코드 테이블은 상기 트리밍 신호에 응답하여 상기 트리밍 코드 정보 중에서, 선택된 트리밍 코드 정보를 상기 트리밍 코드로써 출력하는 전압 생성 회로.
  7. 제1항에 있어서,
    상기 코드 연산부는 상기 전압 생성 회로에서 출력 가능한 전압의 출력 코드를 저장하는 전압 생성 회로.
  8. 제7항에 있어서, 상기 코드 연산부는,
    상기 출력 코드 중에서 상기 트리밍 코드와 동일한 코드가 있으면 상기 트리밍 코드를 출력하고,
    상기 출력 코드 중에서 상기 트리밍 코드와 동일한 코드가 없으면, 상기 출력 코드 중에서 최상위 출력 코드를 상기 출력 코드로써 출력하는 전압 생성 회로.
  9. 데이터가 저장되는 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러를 포함하며,
    상기 메모리 장치는,
    데이터가 저장되는 메모리 블록들;
    동작 신호에 응답하여 프로그램, 리드 또는 소거 동작에 필요한 동작 전압을 생성하되, 상기 동작 전압을 생성할 때 메인 전압을 보정하기 위한 트리밍 코드가 상기 동작 전압에 대응되는 출력 코드와 일치하지 않는 경우, 상기 출력 코드 중에서 최상위 코드를 사용하여 상기 동작 전압을 출력하도록 구성된 전압 생성 회로를 포함하는 주변회로; 및
    커맨드에 응답하여 상기 전압 생성 회로를 제어하는 제어 회로를 포함하는 메모리 시스템.
  10. 제9항에 있어서, 상기 전압 생성 회로는,
    상기 동작 신호에 응답하여 메인 코드를 출력하는 메인 코드 테이블;
    상기 메인 코드에 응답하여 상기 메인 전압을 생성하는 메인 전압 생성 회로;
    목표 전압과 상기 메인 전압을 서로 비교하여 트리밍 신호를 출력하는 트리밍부;
    상기 트리밍 신호에 응답하여 상기 트리밍 코드를 출력하는 트리밍 코드 테이블;
    상기 트리밍 신호가 사용 가능한 코드인지를 연산하고, 연산 결과에 따라 상기 메인 코드와, 상기 트리밍 코드 또는 상기 출력 코드를 출력하는 코드 연산부; 및
    상기 코드 연산부로부터 출력된 상기 메인 코드와, 상기 트리밍 코드 또는 상기 출력 코드에 응답하여 상기 동작 전압을 출력하는 동작 전압 출력부를 포함하는 메모리 시스템.
  11. 제10항에 있어서, 상기 메인 코드 테이블은,
    다양한 메인 코드 정보를 저장하며,
    상기 동작 신호에 응답하여 상기 메인 코드 정보 중에서 선택된 메인 코드 정보를 상기 메인 코드로써 출력하는 메모리 시스템.
  12. 제10항에 있어서,
    상기 트리밍부는 상기 메인 전압과 상기 목표 전압 간의 전압 차를 연산하고, 연산 결과에 따라 트리밍 신호를 출력하는 메모리 시스템.
  13. 제10항에 있어서, 상기 트리밍 코드 테이블은,
    상기 메인 전압을 보정하기 위한 다양한 트리밍 코드 정보를 저장하며,
    상기 트리밍 신호에 응답하여 상기 트리밍 코드 정보 중에서 선택된 트리밍 코드 정보를 상기 트리밍 코드로써 출력하는 메모리 시스템.
  14. 제10항에 있어서,
    상기 코드 연산부는 상기 전압 생성 회로에서 출력 가능한 전압의 출력 코드를 저장하는 메모리 시스템.
  15. 제14항에 있어서, 상기 코드 연산부는,
    상기 출력 코드 중에서 상기 트리밍 코드와 동일한 코드가 있으면 상기 트리밍 코드를 출력하고,
    상기 출력 코드 중에서 상기 트리밍 코드와 동일한 코드가 없으면, 상기 출력 코드 중에서 최상위 출력 코드를 상기 출력 코드로써 출력하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 최상위 출력 코드는 상기 출력 코드 중에서, 가장 높은 전압에 대응되는 코드인 메모리 시스템.
  17. 동작 신호에 응답하여 메인 코드를 출력하는 단계;
    상기 메인 코드에 응답하여 메인 전압을 생성하는 단계;
    상기 메인 전압과 목표 전압을 서로 비교하고, 비교 결과에 따라 상기 메인 전압을 보상하기 위한 트리밍 신호를 출력하는 단계;
    상기 트리밍 신호가 사용 가능한 코드인지를 연산하고, 연산 결과에 따라 상기 트리밍 신호에 대응되는 트리밍 코드 또는 출력 코드를 출력하는 단계; 및
    상기 메인 코드와, 상기 트리밍 코드 또는 상기 출력 코드에 응답하여 동작 전압을 출력하는 단계를 포함하는 전압 생성 회로의 동작 방법.
  18. 제17항에 있어서,
    상기 트리밍 신호를 출력하는 단계는,
    상기 메인 전압과 상기 목표 전압 간의 전압 차를 연산하고, 상기 연산 결과에 따라 상기 트리밍 신호를 출력하는 전압 생성 회로의 동작 방법.
  19. 제17항에 있어서,
    상기 트리밍 코드 또는 출력 코드를 출력하는 단계는,
    상기 출력 코드 중에서 상기 트리밍 코드와 일치하는 코드가 있으면, 상기 트리밍 코드를 출력하고,
    상기 출력 코드 중에서 상기 트리밍 코드와 일치하는 코드가 없으면, 상기 출력 코드 중에서 최상위 코드를 상기 출력 코드로써 출력하는 전압 생성 회로의 동작 방법.
  20. 제19항에 있어서,
    상기 최상위 코드는 최대 트리밍 전압에 해당되는 코드인 전압 생성 회로의 동작 방법.
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US7359255B2 (en) * 2005-05-24 2008-04-15 Kabushiki Kaisha Toshiba Semiconductor device having auto trimming function for automatically adjusting voltage
KR100885489B1 (ko) 2007-03-05 2009-02-24 주식회사 하이닉스반도체 반도체장치의 내부전압 생성회로 및 그 내부전압 생성방법.
US8212544B2 (en) * 2007-08-13 2012-07-03 SK hynix, Inc. Semiconductor integrated circuit having level regulation for reference voltage
JP2010135035A (ja) * 2008-12-08 2010-06-17 Renesas Electronics Corp 不揮発性半導体メモリ及びそのテスト方法
US20120002332A1 (en) * 2010-06-30 2012-01-05 Riley Joseph D Overvoltage circuit, and motor starter, overload relay and low-power system including the same
KR101389620B1 (ko) 2011-10-28 2014-04-29 에스케이하이닉스 주식회사 멀티 레귤레이터 회로 및 이를 구비한 집적회로
KR20140145814A (ko) * 2013-06-14 2014-12-24 에스케이하이닉스 주식회사 기준전압 생성기 및 그를 포함하는 저전압용 내부전원 생성장치
KR20150051471A (ko) * 2013-11-04 2015-05-13 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
KR20150098105A (ko) * 2014-02-19 2015-08-27 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20160035401A (ko) * 2014-09-23 2016-03-31 에스케이하이닉스 주식회사 전압 변환 회로 및 이를 구비한 반도체 메모리 장치 및 동작 방법

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