JP2010135035A - 不揮発性半導体メモリ及びそのテスト方法 - Google Patents

Abstract

【課題】不揮発性半導体メモリのテスト時に、電源電圧を変えることなく、電圧生成回路によって生成される駆動電圧を容易に変えること。
【解決手段】トリミングコード出力回路は、複数のトリミングコードのうちいずれか１つを電圧生成回路に出力する。電圧生成回路は、電源電圧及びトリミングコードに依存して変化する駆動電圧を生成する。制御回路は、生成された駆動電圧を不揮発性メモリアレイに印加する。複数のトリミングコードは、適正トリミングコードとテスト用トリミングコードを含む。テスト用トリミングコードは、適正トリミングコードと異なっており、テスト時にのみ用いられる。テスト時、トリミングコード出力回路はテスト用トリミングコードを電圧生成回路に出力し、電圧生成回路はテスト用トリミングコードに従って駆動電圧を生成する。テスト以外の場合、トリミングコード出力回路は適正トリミングコードを電圧生成回路に出力し、電圧生成回路は適正トリミングコードに従って駆動電圧を生成する。
【選択図】図５

Description

本発明は、不揮発性半導体メモリ及びそのテスト方法に関する。特に、本発明は、データ読み書き用の駆動電圧を内部で生成する不揮発性半導体メモリ、及びそのテスト方法に関する。

フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）といった不揮発性半導体メモリが知られている。そのような不揮発性半導体メモリのメモリセルは、浮遊ゲート等の電荷蓄積層を有している。データ書き込み／消去は、電荷蓄積層に電子を注入、あるいは、電荷蓄積層から電子を引き抜くことにより行われる。この時、ワード線やビット線には比較的高い電圧を印加する必要がある。

このような不揮発性半導体メモリに特有な問題として、「ライトディスターブ」が挙げられる。ライトディスターブとは、データ書き込み／消去時に印加される高電圧が非選択セルにも影響を及ぼし、その非選択セルのデータが書き換わってしまうことを意味する。従って、製品出荷前のスクリーニングでは、各チップに関してライトディスターブテストを実施することが必要である。また、スクリーニングでは、他のセル特性のテストも実施される。

そのような特性テスト時には、各メモリセルに適切な電圧を印加する必要がある。一般に、不揮発性半導体メモリは、データ読み書き用の駆動電圧を内部で生成する。そのために、不揮発性半導体メモリには、その駆動電圧を生成するための電圧生成回路が搭載される。例えば、データ書き込み／消去に必要な高電圧は、チャージポンプやレギュレータ等の電圧生成回路によって生成される。不揮発性半導体メモリの特性テスト時には、この電圧生成回路を用いて適切な駆動電圧を生成する必要がある。

特許文献１には、ＤＲＡＭ（Dynamic Random Access Memory）に対するスクリーニング技術が記載されている。その目的は、スクリーニングに要する時間を短縮することである。当該技術によれば、ＤＲＡＭのスクリーニングのためにバーンインテスト（Burn-in Test）が実施される。そのバーンインテストにおいて、ＤＲＡＭ内部で生成される内部電圧を通常時よりも高めることにより、ストレス印加時間が短縮され、結果としてスクリーニング時間が短縮される。より詳細には、当該ＤＲＡＭは、第１の降圧電源手段と、第２の降圧電源手段と、昇圧電源手段と、負電源手段と、第３の降圧電源手段とを備える。第１の降圧電源手段は、通常時は電源電圧よりも低い第１の降圧電圧を生成し、テスト時は電源電圧を出力する。第２の降圧電源手段は、通常時は第１の降圧電圧よりも高い第２の降圧電圧を生成し、テスト時は電源電圧を出力する。昇圧電源手段は、通常時は電源電圧よりも高い昇圧電圧を生成し、テスト時は昇圧電圧のレベルを変更する。負電源手段は、通常時は負電圧を生成し、テスト時は負電圧のレベルを変更する。第３の降圧電源手段は、通常時は第１の降圧電圧よりも低い第３の降圧電圧を生成し、テスト時は第３の降圧電圧のレベルを変更する。

特開２０００−１７３２９７号公報

上述の通り、不揮発性半導体メモリは、データ読み書き用の駆動電圧を生成する電圧生成回路を搭載している。その電圧生成回路によって生成される駆動電圧は、外部から供給される電源電圧に依存する。つまり、電圧生成回路の出力は「電源電圧依存性」を有している。

不揮発性半導体メモリの特性テスト時には、メモリセルに所望の負荷を印加するために、電圧生成回路から出力される駆動電圧を制御することが望ましい。ここで、駆動電圧は電源電圧依存性を有しているため、駆動電圧を変化させるために電源電圧を変えることが考えられる。しかしながら、電源電圧を容易に変更できない場合もある。例えば、バーンインテストに用いられるバーンインテスト装置の場合、チップに供給する電源電圧を制御することは通常はできない。従って、電源電圧を変えなくても電圧生成回路の出力を変えることができる技術が望まれる。

上述の特許文献１によれば、ＤＲＡＭ内部で生成される内部電圧を、通常時とバーンインテスト時とで異ならせることができる。例えば、降圧電源回路は、通常時に電源電圧より低い電圧を出力し、テスト信号に応答して電源電圧そのものを出力するように構成される。しかしながら、そのような降圧電源回路を実現するためには、一般的な降圧電源回路の構成を変更し、より複雑な構成を用いる必要がある。このことは、コストの増大を招く。

本発明の第１の観点において、不揮発性半導体メモリが提供される。その不揮発性半導体メモリは、不揮発性メモリアレイと、電源電圧及びトリミングコードに依存して変化する駆動電圧を生成する電圧生成回路と、生成された駆動電圧を不揮発性メモリアレイに印加する制御回路と、複数のトリミングコードのうちいずれか１つを電圧生成回路に出力するトリミングコード出力回路と、を備える。複数のトリミングコードは、所望の駆動電圧を生成するための適正トリミングコードに加えて、テスト用トリミングコードを含む。テスト用トリミングコードは、適正トリミングコードと異なっており、且つ、テスト時にのみ用いられる。テスト時、トリミングコード出力回路は、テスト用トリミングコードを電圧生成回路に出力し、電圧生成回路は、テスト用トリミングコードに従って駆動電圧を生成する。テスト以外の場合、トリミングコード出力回路は、適正トリミングコードを電圧生成回路に出力し、電圧生成回路は、適正トリミングコードに従って駆動電圧を生成する。

本発明の第２の観点において、不揮発性半導体メモリのテスト方法が提供される。不揮発性半導体メモリは、電源電圧及びトリミングコードに依存して変化する駆動電圧を内部で生成する。テスト方法は、複数のトリミングコードを決定するステップを含む。ここで、複数のトリミングコードは、所望の駆動電圧を生成するための適正トリミングコードに加えて、テスト用トリミングコードを含む。テスト用トリミングコードは、適正トリミングコードと異なっており、且つ、テスト時にのみ用いられる。テスト方法は更に、複数のトリミングコードのうちテスト用トリミングコードに従って駆動電圧を生成するステップと、生成された駆動電圧を不揮発性半導体メモリの不揮発性メモリアレイに印加するステップと、を含む。

本発明によれば、不揮発性半導体メモリのテスト時に、電源電圧を変えることなく、電圧生成回路によって生成される駆動電圧を容易に変えることが可能である。

添付図面を参照して、本発明の実施の形態に係る不揮発性半導体メモリ及びそのテスト方法を説明する。

１．電圧生成回路
本実施の形態に係る不揮発性半導体メモリは、フラッシュメモリ、ＥＥＰＲＯＭ等であり、データ読み書き用の駆動電圧を内部で生成する。そのために、本実施の形態に係る不揮発性半導体メモリには、その駆動電圧を生成するための「電圧生成回路」が搭載されている。電圧生成回路としては、チャージポンプや電圧レギュレータを利用したものが一般的である。

図１は、本実施の形態に係る電圧生成回路１０の一例を示すブロック図である。図１に示される電圧生成回路１０は、チャージポンプを利用した一般的なものである。より詳細には、電圧生成回路１０は、クロック生成回路１１、チャージポンプ１２、帰還抵抗１３、比較回路１６、及び出力端子ＯＵＴを備えている。また、電圧生成回路１０には外部から電源電圧ＶＤＤが供給され、各回路はその電源電圧ＶＤＤに基づいて動作する。

クロック生成回路１１は、クロック信号ＣＬＫを生成し、そのクロック信号ＣＬＫをチャージポンプ１２に出力する。チャージポンプ１２は、クロック信号ＣＬＫに基づいて昇圧を行い、駆動電圧ＶＷを出力端子ＯＵＴに出力する。電圧生成回路１０は、出力端子ＯＵＴからその駆動電圧ＶＷを出力する。この駆動電圧ＶＷは、例えば、データ書き込み時の高電圧（書き込み電圧）として用いられる。

帰還抵抗１３は、出力端子ＯＵＴとグランド端子との間に直列に接続された抵抗１４及び可変抵抗１５を有している。可変抵抗１５の抵抗値は、トリミングコードＴＣによって可変に設定される。つまり、抵抗１４と可変抵抗１５の抵抗比は、トリミングコードＴＣに応じて変化する。この帰還抵抗１３による抵抗分圧により、帰還電圧Ｖｆｄが生成される。この帰還電圧Ｖｆｄは、出力端子ＯＵＴでの駆動電圧ＶＷと上記抵抗比に依存する。従って、帰還電圧Ｖｆｄは、駆動電圧ＶＷとトリミングコードＴＣに依存する。

比較回路１６は、帰還電圧Ｖｆｄと基準電圧Ｖｒｅｆとの比較を行い、その比較結果に応じた停止信号ＳＴＯＰをクロック生成回路１１に出力する。停止信号ＳＴＯＰは、クロック生成の実行あるいは停止を指示する信号である。例えば、帰還電圧Ｖｆｄが基準電圧Ｖｒｅｆよりも高くなると、停止信号ＳＴＯＰが活性化され、クロック生成回路１１はクロック信号ＣＬＫの生成を停止する。その結果、チャージポンプ１２も昇圧動作を停止し、駆動電圧ＶＷが減少する。駆動電圧ＶＷが減少すると、帰還電圧Ｖｆｄも減少する。帰還電圧Ｖｆｄが基準電圧Ｖｒｅｆよりも低くなると、停止信号ＳＴＯＰが非活性化され、クロック生成回路１１はクロック信号ＣＬＫの生成を再開する。その結果、チャージポンプ１２も昇圧動作を再開し、駆動電圧ＶＷが増加する。

このようなフィードバックにより、駆動電圧ＶＷは、帰還電圧Ｖｆｄが基準電圧Ｖｒｅｆとほぼ等しくなるようなレベルに維持される。言い換えれば、帰還電圧Ｖｆｄは基準電圧Ｖｒｅｆとほぼ等しくなり、駆動電圧ＶＷは、基準電圧Ｖｒｅｆと上述の抵抗比で決定されるレベルとなる。従って、その抵抗比を変化させることにより、駆動電圧ＶＷを変化させることができる。すなわち、トリミングコードＴＣを変化させることにより、電圧生成回路１０によって生成される駆動電圧ＶＷを変化させることができる。このように、トリミングコードＴＣは、電圧生成回路１０の出力を調整するための情報であると言える。尚、トリミングコードＴＣは、デジタルデータで与えられる。

尚、駆動電圧ＶＷは、トリミングコードＴＣだけでなく、動作電圧である電源電圧ＶＤＤにも依存して変化する。すなわち、電圧生成回路１０によって生成される駆動電圧ＶＷは、「電源電圧依存性」を有する。

２．適正トリミングコード及びテスト用トリミングコード
電圧生成回路１０から出力される駆動電圧ＶＷは、製造ばらつきにより、チップ毎にばらつく可能性がある。例えば、基準電圧Ｖｒｅｆの製造ばらつきが、チップ間の駆動電圧ＶＷのばらつきの原因となる。駆動電圧ＶＷのばらつきは、チップ間の書き込み特性あるいは読み出し特性のばらつきを招く。そのような特性ばらつきを抑制するために、チップ製造後に、駆動電圧ＶＷがチップ毎に微調整される。その調整処理が一般に「トリミング」と呼ばれている。

図２を参照して、駆動電圧ＶＷのトリミングを説明する。図２において、縦軸は電圧生成回路１０から出力される駆動電圧ＶＷを表し、横軸はトリミングコードＴＣを表している。トリミング時、電圧生成回路１０に供給される電源電圧ＶＤＤは、所定の電源電圧ＶＤＤ０に設定される。所定の電源電圧ＶＤＤ０は、典型的な電源電圧（設計値）である。また、駆動電圧ＶＷの目標値（設計値）は、所定の駆動電圧ＶＷ０である。上述の通り、駆動電圧ＶＷは、トリミングコードＴＣに依存して変化する。従って、電圧生成回路１０から所定の駆動電圧ＶＷ０が出力されるような、あるトリミングコードＴＣを決定することができる（そのトリミングコードＴＣは、以下「適正トリミングコードＴＣ０」と参照される）。具体的には、まず、任意のトリミングコードＴＣ０_ＩＮＩが入力される。この時に生成される駆動電圧ＶＷが所定の駆動電圧ＶＷ０と等しい場合、適正トリミングコードＴＣ０はＴＣ０_ＩＮＩである。また、その時に生成される駆動電圧ＶＷが所定の駆動電圧ＶＷ０より高いＶＷ１（＞ＶＷ０）である場合、駆動電圧ＶＷが所定の駆動電圧ＶＷ０まで減少するようにトリミングコードＴＣが変化させられる。同様に、その時に生成される駆動電圧ＶＷが所定の駆動電圧ＶＷ０より低いＶＷ２（＜ＶＷ０）である場合、駆動電圧ＶＷが所定の駆動電圧ＶＷ０まで増加するようにトリミングコードＴＣが変化させられる。このような手順により、適正トリミングコードＴＣ０を決定することができる。

図２で示されたように、適正トリミングコードＴＣ０は、電源電圧ＶＤＤがＶＤＤ０と等しい場合に駆動電圧ＶＷがＶＷ０と等しくなるように決定される。逆に言えば、電源電圧ＶＤＤがＶＤＤ０と等しく、且つ、トリミングコードＴＣが適正トリミングコードＴＣ０である場合、電圧生成回路１０から出力される駆動電圧ＶＷは所定の駆動電圧ＶＷ０となる。このようにして、電圧生成回路１０の出力を所定の駆動電圧ＶＷ０（目標値）に調整することができる。

適正トリミングコードＴＣ０は、製品出荷前に、チップ毎に決定される。決定される適正トリミングコードＴＣ０は、チップ毎に異なっている可能性もある。製品出荷後、それぞれのチップの電圧生成回路１０は、それぞれの適正トリミングコードＴＣ０を用いることにより、同じ駆動電圧ＶＷ０を出力することができる。すなわち、電圧生成回路１０の出力がチップ間で揃い、駆動電圧ＶＷのチップ間ばらつきが抑制される。

その一方、不揮発性半導体メモリの特性テストは、保証する電源電圧範囲で行う必要がある。この時、駆動電圧ＶＷは電源電圧依存性を有しているため、電源電圧ＶＤＤを変えた状態でテストをしなければならない場合も生じてくる。しかしながら、電源電圧ＶＤＤを容易に変更できない場合もある。例えば、バーンインテストに用いられるバーンインテスト装置の場合、チップに供給する電源電圧を制御することは通常はできない。

そこで、本実施の形態では、電源電圧ＶＤＤを変えなくても電圧生成回路１０の出力を変えることができる技術が提供される。言い換えれば、電源電圧ＶＤＤを変えなくても“駆動電圧ＶＷの電源電圧依存性”を再現することができる技術が提供される。

図３を参照して、駆動電圧ＶＷの電源電圧依存性の測定を説明する。図３において、縦軸は電圧生成回路１０から出力される駆動電圧ＶＷを表し、横軸は電圧生成回路１０に供給される電源電圧ＶＤＤを表している。ここで、電源電圧ＶＤＤの動作保証範囲ＲＮＧは、ＶＤＤｍｉｎ〜ＶＤＤｍａｘであるとする。電源電圧ＶＤＤｍａｘは、電源電圧ＶＤＤの上限値であり、上記所定の電源電圧ＶＤＤ０よりも高い。一方、電源電圧ＶＤＤｍｉｎは、電源電圧ＶＤＤの下限値であり、上記所定の電源電圧ＶＤＤ０よりも低い。

電源電圧依存性の測定時、トリミングコードＴＣは、図２で決定された適正トリミングコードＴＣ０に設定される。そして、電源電圧ＶＤＤを動作保証範囲ＲＮＧ内で変化させながら、電圧生成回路１０から出力される駆動電圧ＶＷが測定される。例えば、電源電圧ＶＤＤがＶＤＤｍａｘである場合、電圧生成回路１０によって、上記所定の駆動電圧ＶＷ０よりも高い駆動電圧ＶＷｍａｘが生成される。また、電源電圧ＶＤＤがＶＤＤｍｉｎである場合、電圧生成回路１０によって、上記所定の駆動電圧ＶＷ０よりも低い駆動電圧ＶＷｍｉｎが生成される。そして、それら駆動電圧ＶＷｍａｘ、ＶＷｍｉｎが測定され、その測定値が所定の記憶装置に記憶される。

続いて、電源電圧ＶＤＤが所定の電源電圧ＶＤＤ０と等しい場合に、駆動電圧ＶＷが上記駆動電圧ＶＷｍａｘ、ＶＷｍｉｎと等しくなるようなトリミングコードＴＣが決定される。つまり、電源電圧ＶＤＤが所定の電源電圧ＶＤＤ０であっても駆動電圧ＶＷｍａｘ、ＶＷｍｉｎを再現できるようなトリミングコードＴＣが決定される。図４を参照して、そのようなトリミングコードＴＣの決定方法を説明する。

図４において、縦軸は電圧生成回路１０から出力される駆動電圧ＶＷを表し、横軸はトリミングコードＴＣを表している。電圧生成回路１０に供給される電源電圧ＶＤＤは、所定の電源電圧ＶＤＤ０に設定される。この時、図２の場合と同様に、電圧生成回路１０から駆動電圧ＶＷｍａｘあるいはＶＷｍｉｎが出力されるようなトリミングコードＴＣを決定することができる。具体的には、図４に示されるように、電源電圧ＶＤＤがＶＤＤ０と等しい場合に駆動電圧ＶＷがＶＷｍａｘと等しくなるようなトリミングコードＴＣｍａｘが決定される。そのトリミングコードＴＣｍａｘは、以下「第１テスト用トリミングコード」と参照される。また、電源電圧ＶＤＤがＶＤＤ０と等しい場合に駆動電圧ＶＷがＶＷｍｉｎと等しくなるようなトリミングコードＴＣｍｉｎが決定される。そのトリミングコードＴＣｍｉｎは、以下「第２テスト用トリミングコード」と参照される。

電源電圧ＶＤＤがＶＤＤ０と等しく、且つ、トリミングコードＴＣが第１テスト用トリミングコードＴＣｍａｘである場合、電圧生成回路１０から出力される駆動電圧ＶＷは、所定の駆動電圧ＶＷ０より高い駆動電圧ＶＷｍａｘとなる。また、電源電圧ＶＤＤがＶＤＤ０と等しく、且つ、トリミングコードＴＣが第２テスト用トリミングコードＴＣｍｉｎである場合、電圧生成回路１０から出力される駆動電圧ＶＷは、所定の駆動電圧ＶＷ０より低い駆動電圧ＶＷｍａｘとなる。このように、電源電圧ＶＤＤを増減させなくても、電圧生成回路１０の出力を変えることが可能となる。すなわち、電源電圧ＶＤＤを変えなくても、駆動電圧ＶＷの電源電圧依存性を再現することが可能となる。

テスト用トリミングコードＴＣｍａｘ、ＴＣｍｉｎは、上述の適正トリミングコードＴＣ０とは異なる特殊なトリミングコードである。そして、テスト用トリミングコードＴＣｍａｘ、ＴＣｍｉｎは、不揮発性半導体メモリの特性テスト時にのみ使用され、通常時は使用されない。特性テスト時、テスト用トリミングコードＴＣｍａｘ、ＴＣｍｉｎを利用することによって、電源電圧ＶＤＤを変えなくても、駆動電圧ＶＷの電源電圧依存性を再現することが可能となる。言い換えれば、電源電圧ＶＤＤの代わりにトリミングコードＴＣを変化させることによって、特性テスト時の駆動電圧ＶＷを制御することが可能となる。

また、駆動電圧ＶＷの電源電圧依存性はチップ毎に異なる。従って、テスト用トリミングコードＴＣｍａｘ、ＴＣｍｉｎは、チップ毎に決定される。決定されるテスト用トリミングコードＴＣｍａｘ、ＴＣｍｉｎは、チップ毎に異なっている可能性もある。そのようなテスト用トリミングコードＴＣｍａｘ、ＴＣｍｉｎを利用することによって、それぞれのチップにおいてそれぞれの電源電圧依存性を再現することができる。

以上に説明されたように、本実施の形態によれば、適正トリミングコードＴＣ０とテスト用トリミングコードＴＣｍａｘ、ＴＣｍｉｎを含む複数のトリミングコードＴＣが用意される。それら複数のトリミングコードＴＣは、チップ毎に決定される。そして、それら複数のトリミングコードＴＣを用いることにより、電源電圧ＶＤＤを変えることなく駆動電圧ＶＷを制御することが可能となる。

尚、上記例では３種類のトリミングコードＴＣ０、ＴＣｍａｘ、ＴＣｍｉｎが説明されたが、本発明はそれに限定されない。適正トリミングコードＴＣ０の他に、任意の数のテスト用トリミングコードが用意されればよい。

３．不揮発性半導体メモリ及びその動作
３−１．構成
図５は、本実施の形態に係る不揮発性半導体メモリ１の構成例を示すブロック図である。不揮発性半導体メモリ１は、電圧生成回路１０、メモリセルアレイ２０、読み書き制御回路３０、トリミングコード出力回路４０、電源回路５０、及び電源端子６０を備えている。

メモリセルアレイ２０は、アレイ状に配置された複数のメモリセル（図示されない）を有する。各メモリセルは不揮発性であり、浮遊ゲート等の電荷蓄積層を有する。データ書き込み／消去は、電荷蓄積層に電子を注入、あるいは、電荷蓄積層から電子を引き抜くことにより行われる。このメモリセルアレイ２０によるメモリ領域は、ユーザー領域２１とトリミングコード格納領域２２を含んでいる。ユーザー領域２１は、不揮発性半導体メモリ１のユーザーによって使用される。トリミングコード格納領域２２は、トリミングコードＴＣが格納される専用メモリ領域であり、そのアドレスは予め決定されている。図５の例では、上述の複数のトリミングコードＴＣ０、ＴＣｍａｘ、ＴＣｍｉｎがトリミングコード格納領域２２に格納されている。

読み書き制御回路３０は、メモリセルアレイ２０（メモリセル）に対するデータ読み出し及びデータ書き込みを制御する。具体的には、読み書き制御回路３０は、対象メモリセルを指定するアドレス信号ＡＤＤを受け取り、そのアドレス信号ＡＤＤで指定される対象メモリセルにアクセスする。データ読み出しの場合、読み書き制御回路３０は、対象メモリセルに記録されているデータを読み出し、読み出しデータＤＲを外部に出力する。データ書き込み（データ消去を含む）の場合、外部から書き込みデータＤＷを受け取り、その書き込みデータＤＷを対象メモリセルに書き込む。データ読み書き用の駆動電圧ＶＷは、上述の電圧生成回路１０によって生成される。読み書き制御回路３０は、生成された駆動電圧ＶＷをメモリセルアレイ２０に印加することにより、データ読み書きを行う。

また、読み書き制御回路３０は、メモリセルアレイ２０のトリミングコード格納領域２２に格納されているトリミングコードＴＣを読み出すことができる。各トリミングコードＴＣのアドレスは予め決定されている。そのアドレスを示すアドレス情報は、外部から与えられてもよいし、読み書き制御回路３０内に設けられた不揮発性メモリやＲＯＭに予め記録されていてもよい。読み書き制御回路３０は、複数のトリミングコードＴＣ０、ＴＣｍａｘ、ＴＣｍｉｎのうち状況に応じたものを読み出す。そして、読み書き制御回路３０は、読み出されたトリミングコードＴＣを、トリミングコード出力回路４０に出力する。

トリミングコード出力回路４０は、読み書き制御回路３０からトリミングコードＴＣを受け取り、そのトリミングコードＴＣを電圧生成回路１０に出力する。例えば、トリミングコード出力回路４０は、コードラッチ回路４１を有している。コードラッチ回路４１は、トリミングコードＴＣをラッチし、そのトリミングコードＴＣを電圧生成回路１０に出力する。本実施の形態では、３種類のトリミングコードＴＣ０、ＴＣｍａｘ、ＴＣｍｉｎが用意されているため、トリミングコード出力回路４０は、状況に応じて、それらトリミングコードＴＣ０、ＴＣｍａｘ、ＴＣｍｉｎのうちいずれか１つを電圧生成回路１０に出力することになる。

電源回路５０は、不揮発性半導体メモリ１の動作に必要な電圧を生成し、各回路に必要な電圧を供給する。特に、電源回路５０は、図１で示された電圧生成回路１０を含んでいる。上述の通り、電圧生成回路１０は、電源電圧ＶＤＤ及びトリミングコードＴＣに依存して変化する駆動電圧ＶＷを生成する。電源電圧ＶＤＤは、外部から電源端子６０を通して供給される。トリミングコードＴＣは、トリミングコード出力回路４０から与えられる。そして、電圧生成回路１０は、生成した駆動電圧ＶＷを読み書き制御回路３０に供給する。

３−２．テスト方法
次に、本実施の形態に係る不揮発性半導体メモリ１のテスト方法を説明する。図６は、そのテスト方法を示すフローチャートである。

ステップＳ１：
図２〜図４で説明された方法に従って、複数のトリミングコードＴＣ０、ＴＣｍａｘ、ＴＣｍｉｎが予め決定される。決定されたトリミングコードＴＣ０、ＴＣｍａｘ、ＴＣｍｉｎは、メモリセルアレイ２０のトリミングコード格納領域２２に格納される。

ステップＳ１００：
続いて、不揮発性半導体メモリ１の特性テストが実施される。本実施の形態では、例えば、バーンインテスト装置を用いることにより特性テストが実施される。その場合、複数の不揮発性半導体メモリ１（チップ）に対して同時に特性テストを実施することができ、テストコストの削減の観点から好適である。

ステップＳ１１０：
図７に示されるように、複数の不揮発性半導体メモリ（チップ）１ａ〜１ｃが、バーンインテスト装置１００に格納（セット）される。バーンインテスト装置１００の制御装置１１０は、テストを制御するための装置であり、テスト対象に対して電源電圧ＶＤＤやテスト制御信号ＴＥＳＴを供給することができる。但し、バーンインテスト装置１００は、テスト対象に供給する電源電圧ＶＤＤを変えることはできない。

ステップＳ１２０：
バーンインテスト装置１００の制御装置１１０は、テスト対象の各不揮発性半導体メモリ１に電源電圧ＶＤＤを供給する。本実施の形態では、バーンインテスト装置１００から各不揮発性半導体メモリ１へ、上述の所定の電源電圧ＶＤＤ０が供給される。各不揮発性半導体メモリ１の電圧生成回路１０には、電源端子６０を通して所定の電源電圧ＶＤＤ０が供給される。

ステップＳ１３０：
また、バーンインテスト装置１００の制御装置１１０は、テスト内容に応じたテスト制御信号ＴＥＳＴを、各不揮発性半導体メモリ１に供給する。各不揮発性半導体メモリ１の読み書き制御回路３０は、テスト制御信号ＴＥＳＴに応答して、メモリセルアレイ２０からテスト内容に応じたトリミングコードＴＣを読み出す。例えば、ライトディスターブテストの場合、強いストレスを印加するために、第１テスト用トリミングコードＴＣｍａｘが読み出される。また、書き込み・消去特性テストのために、第２テスト用トリミングコードＴＣｍｉｎが読み出されてもよい。それは、書き込み・消去特性テストの場合は、高い駆動電圧ＶＷを印加すると緩いテストになってしまうからである。更に、場合によっては、適正トリミングコードＴＣ０が読み出されてもよい。読み書き制御回路３０は、読み出されたテスト用トリミングコードをトリミングコード出力回路４０に出力する。

トリミングコード出力回路４０のコードラッチ回路４１は、読み出されたテスト用トリミングコードをラッチし、且つ、そのテスト用トリミングコードを電圧生成回路１０に出力する。電圧生成回路１０は、トリミングコード出力回路４０から出力されるテスト用トリミングコードに従って、駆動電圧ＶＷを生成する。今、電源電圧ＶＤＤは所定の電源電圧ＶＤＤ０である。従って、トリミングコードＴＣが第１テスト用トリミングコードＴＣｍａｘである場合、電圧生成回路１０は、所定の駆動電圧ＶＷ０より高い駆動電圧ＶＷｍａｘを生成する。また、トリミングコードＴＣが第２テスト用トリミングコードＴＣｍｉｎである場合、電圧生成回路１０は、所定の駆動電圧ＶＷ０より低い駆動電圧ＶＷｍｉｎを生成する。

ステップＳ１４０：
各不揮発性半導体メモリ１の読み書き制御回路３０は、電圧生成回路１０によって生成された駆動電圧ＶＷをメモリセルアレイ２０（メモリセル）に印加する。例えば、トリミングコードＴＣが第１テスト用トリミングコードＴＣｍａｘである場合、所定の駆動電圧ＶＷ０より高い駆動電圧ＶＷｍａｘが印加される。また、トリミングコードＴＣが第２テスト用トリミングコードＴＣｍｉｎである場合、所定の駆動電圧ＶＷ０より低い駆動電圧ＶＷｍｉｎが印加される。このようにして、各不揮発性半導体メモリ１のライトディスターブテストや書き込み・消去特性テストを実施することが可能となる。

以上に説明されたように、テスト内容に応じたテスト用トリミングコードを用いることにより、チップ毎に適切な駆動電圧ＶＷを印加することが可能となる。すなわち、テスト内容に応じて、駆動電圧ＶＷをチップ毎に適切に制御することが可能となる。このとき、駆動電圧ＶＷを制御するために電源電圧ＶＤＤを変える必要はない。それは、テスト用トリミングコードを利用することにより、駆動電圧ＶＷの電源電圧依存性を再現することができるからである。電源電圧ＶＤＤを変える必要がないため、チップへの供給電圧が固定されたバーンインテスト装置１００を用いて特性テストを実施することも可能になる。その場合、多数のチップに関する特性テストを一括して実施することができ、テストコストを削減することが可能となる。

３−３．ユーザー使用時
製品出荷後のユーザー使用時には、常に、適正トリミングコードＴＣ０が用いられる。例えば、不揮発性半導体メモリ１の起動時、読み書き制御回路３０は、ブート信号ＢＯＯＴに応答して、メモリセルアレイ２０のトリミングコード格納領域２２から適正トリミングコードＴＣ０を読み出す。そして、読み書き制御回路３０は、読み出された適正トリミングコードＴＣ０をトリミングコード出力回路４０に出力する。トリミングコード出力回路４０のコードラッチ回路４１は、読み出された適正トリミングコードＴＣ０をラッチし、且つ、その適正トリミングコードＴＣ０を電圧生成回路１０に出力する。電圧生成回路１０は、その適正トリミングコードＴＣ０に従って駆動電圧ＶＷを生成する。読み書き制御回路３０は、生成された駆動電圧ＶＷを用いてデータ読み書きを行う。

４．変形例
図８は、本実施の形態に係る不揮発性半導体メモリ１の変形例を示している。変形例では、メモリセルアレイ２０のトリミングコード格納領域２２には、適正トリミングコードＴＣ０のみが格納される。その一方、図５で示された構成と比較して、ビット演算回路７０が追加されている。このビット演算回路７０は、ビット演算（コードアップ／コードダウン）により、適正トリミングコードＴＣ０をテスト用トリミングコードＴＣｍａｘあるいはＴＣｍｉｎに変換する。ビット演算回路７０は、例えばシフトレジスタにより実現される。

不揮発性半導体メモリ１のテスト時、読み書き制御回路３０は、テスト制御信号ＴＥＳＴに応答して、メモリセルアレイ２０から適正トリミングコードＴＣ０を読み出す。そして、読み書き制御回路３０は、読み出された適正トリミングコードＴＣ０をビット演算回路７０に出力する。また、読み書き制御回路３０は、テスト制御信号ＴＥＳＴで示されるテスト内容に応じた演算制御信号ＯＰＥを、ビット演算回路７０に出力する。

ビット演算回路７０は、読み出された適正トリミングコードＴＣ０と演算制御信号ＯＰＥを受け取る。そして、ビット演算回路７０は、ビット演算により、受け取った適正トリミングコードＴＣ０をテスト用トリミングコード（ＴＣｍａｘあるいはＴＣｍｉｎ）に変換する。ビット演算（コードアップ／コードダウン）の内容は、テスト内容に基づいて決定されており、演算制御信号ＯＰにより指定される。従って、ビット演算回路７０は、演算制御信号ＯＰに従って、適正トリミングコードＴＣ０からテスト内容に応じたテスト用トリミングコードを生成することができる。そして、ビット演算回路７０は、得られたテスト用トリミングコードをトリミングコード出力回路４０に出力する。

トリミングコード出力回路４０のコードラッチ回路４１は、ビット演算回路７０から出力されるテスト用トリミングコードをラッチし、且つ、そのテスト用トリミングコードを電圧生成回路１０に出力する。電圧生成回路１０は、トリミングコード出力回路４０から出力されるテスト用トリミングコードに従って、駆動電圧ＶＷを生成する。その他は、既出の実施の形態と同じである。

製品出荷後のユーザー使用時には、読み書き制御回路３０は、ブート信号ＢＯＯＴに応答して、メモリセルアレイ２０から適正トリミングコードＴＣ０を読み出す。そして、読み書き制御回路３０は、読み出された適正トリミングコードＴＣ０をトリミングコード出力回路４０に出力する。トリミングコード出力回路４０のコードラッチ回路４１は、読み出された適正トリミングコードＴＣ０をラッチし、且つ、その適正トリミングコードＴＣ０を電圧生成回路１０に出力する。電圧生成回路１０は、その適正トリミングコードＴＣ０に従って駆動電圧ＶＷを生成する。

５．効果
本実施の形態によれば、複数のトリミングコードＴＣが用意される。具体的には、適正トリミングコードＴＣ０に加えて、テスト用トリミングコード（ＴＣｍａｘ、ＴＣｍｉｎ）が用意される。不揮発性半導体メモリ１の特性テスト時には、そのテスト用トリミングコードを用いることによって、電源電圧ＶＤＤを変えることなく駆動電圧ＶＷを制御することが可能である。すなわち、電源電圧ＶＤＤを変えなくても、駆動電圧ＶＷの電源電圧依存性を再現することが可能である。

本実施の形態の１つの利点は、図１で示されたような一般的な電圧生成回路１０が使用される場合であっても、上記効果を得ることができることにある。それは、特性テスト時の駆動電圧ＶＷの制御に、トリミングコードＴＣが用いられるからである。一般的に、トリミングコードＴＣとしては適正トリミングコードＴＣ０だけが用意される。しかしながら、本実施の形態では、適正トリミングコードＴＣ０に加えて、テスト用トリミングコード（ＴＣｍａｘ、ＴＣｍｉｎ）が用意される。従って、トリミングコードＴＣを適宜切り換えるだけで、特性テストに必要な適切な駆動電圧ＶＷを実現することができる。ユーザー使用時と特性テスト時とで駆動電圧ＶＷを切り換えるためのスイッチ回路やスイッチ制御信号を、電圧生成回路１０に追加する必要はない。駆動電圧ＶＷを生成する電圧生成回路１０としては、図１で示されたような一般的なものを使用できる。このことは、コストの観点から好適である。

また、駆動電圧ＶＷの電源電圧依存性はチップ毎に異なる。本実施の形態によれば、テスト用トリミングコード（ＴＣｍａｘ、ＴＣｍｉｎ）は、その電源電圧依存性を考慮して、チップ毎に最適に決定される。決定されるテスト用トリミングコードは、チップ毎に異なっている可能性もある。そのようなテスト用トリミングコードを利用することによって、それぞれのチップにおいてそれぞれの電源電圧依存性を再現することができる。すなわち、特性テスト時に、チップ毎に適切な駆動電圧ＶＷを印加することが可能となる。

例として、ライトディスターブテストを考える。ライトディスターブテストでは、各セルのライトディスターブ耐性を調べるために、強いストレスが各セルに印加される。そのような強いストレスがマージンを超える過剰なものであった場合、チップは不良と判定される。場合によっては、不良チップ判定が多発し、歩留まりが低下してしまう。本実施の形態では、テスト用トリミングコードを利用することによって、チップ毎に適切な駆動電圧ＶＷを印加することが可能である。よって、各チップにおいて過剰なストレスが印加されることが防止される。結果として、不良チップ判定が抑制され、歩留まりの低下が防止される。

書き込み・消去特性についても同様の考え方が適用できる。即ち、弱いストレスが印加された状態で書き込み・消去を行った場合、所望の時間よりも長い書き込み・消去時間が必要となり、チップは不良と判定されてしまうことになり、歩留まりが低下してしまう。これも本実施の形態では、テスト用トリミングコードを利用することによって、チップ毎に適切な駆動電圧ＶＷを印加することが可能となり、不良チップ判定を抑制し歩留の低下を防止できる。

また、本実施の形態によれば、チップへの供給電圧が固定されたバーンインテスト装置１００を用いて、特性テストを実施することも可能である。それは、特性テストに必要な適切な駆動電圧ＶＷを得るために、電源電圧ＶＤＤを変える必要がないからである。バーンインテスト装置１００を利用することができるため、多数のチップに関する特性テストを一括して実施することができる。結果として、テストコストが削減される。

また、本実施の形態は、ＬＳＩテスタを使用した特性テストにも適用可能である。例えば、ＪＴＡＧ（Joint Test Action Group）インターフェースを利用してＬＳＩテスタからテストコードをチップ内蔵の揮発性メモリに転送し、そのテストコードに従ってＢＩＳＴ（Built-in Self Test）を行う方法が知られている。テスト毎に電源電圧ＶＤＤを変更しなくてはならない場合、従来は、電源サージ対策として、そのたびに電源を一度遮断する必要があった。従って、電源遮断／復帰のたびに再度テストコードを転送する必要が生じていた。しかしながら、本実施の形態によれば、そのような場合でも電源電圧ＶＤＤを変更する必要がない。それは、電源電圧ＶＤＤを変えなくても、チップ内部では電源電圧ＶＤＤを変えた場合と同じ駆動電圧ＶＷが実現されるからである。従って、テスト毎に電源を遮断する必要はなく、また、そのたびにテストコードを再転送する必要もなくなる。従って、テスト効率が向上する。

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

図１は、本発明の実施の形態に係る電圧生成回路の一例を示すブロック図である。 図２は、本発明の実施の形態におけるトリミングコードの決定方法を示す概念図である。 図３は、本発明の実施の形態におけるトリミングコードの決定方法を示す概念図である。 図４は、本発明の実施の形態におけるトリミングコードの決定方法を示す概念図である。 図５は、本発明の実施の形態に係る不揮発性半導体メモリの構成を示すブロック図である。 図６は、本発明の実施の形態に係る不揮発性半導体メモリのテスト方法を示すフローチャートである。 図７は、本発明の実施の形態に係る不揮発性半導体メモリのテスト方法を示す概念図である。 図８は、本発明の実施の形態に係る不揮発性半導体メモリの変形例を示すブロック図である。

符号の説明

１ 不揮発性半導体メモリ
１０ 電圧生成回路
１１ クロック生成回路
１２ チャージポンプ
１３ 帰還抵抗
１４ 抵抗
１５ 可変抵抗
１６ 比較回路
２０ メモリセルアレイ
２１ ユーザー領域
２２ トリミングコード格納領域
３０ 読み書き制御回路
４０ トリミングコード出力回路
４１ コードラッチ回路
５０ 電源回路
６０ 電源端子
７０ ビット演算回路
１００ バーンインテスト装置
ＶＤＤ 電源電圧
ＶＷ 駆動電圧
ＴＣ トリミングコード
ＴＣ０ 適正トリミングコード
ＴＣｍａｘ 第１テスト用トリミングコード
ＴＣｍｉｎ 第２テスト用トリミングコード
ＴＥＳＴ テスト制御信号

Claims (10)

1. 不揮発性メモリアレイと、
   電源電圧及びトリミングコードに依存して変化する駆動電圧を生成する電圧生成回路と、
   前記生成された駆動電圧を前記不揮発性メモリアレイに印加する制御回路と、
   複数のトリミングコードのうちいずれか１つを前記電圧生成回路に出力するトリミングコード出力回路と
   を備え、
   前記複数のトリミングコードは、
   所望の駆動電圧を生成するための適正トリミングコードと、
   前記適正トリミングコードと異なっており、且つ、テスト時にのみ用いられるテスト用トリミングコードと
   を含み、
   前記テスト時、前記トリミングコード出力回路は前記テスト用トリミングコードを前記電圧生成回路に出力し、前記電圧生成回路は前記テスト用トリミングコードに従って前記駆動電圧を生成し、
   前記テスト以外の場合、前記トリミングコード出力回路は前記適正トリミングコードを前記電圧生成回路に出力し、前記電圧生成回路は前記適正トリミングコードに従って前記駆動電圧を生成する
   不揮発性半導体メモリ。
2. 請求項１に記載の不揮発性半導体メモリであって、
   前記電源電圧が所定の電源電圧と等しく、且つ、前記トリミングコードが前記適正トリミングコードである場合、前記駆動電圧は所定の駆動電圧であり、
   前記電源電圧が前記所定の電源電圧と異なる第１電源電圧であり、且つ、前記トリミングコードが前記適正トリミングコードである場合、前記駆動電圧は、前記所定の駆動電圧と異なる第１駆動電圧であり、
   前記電源電圧が前記所定の電源電圧と等しく、且つ、前記トリミングコードが前記テスト用トリミングコードである場合、前記駆動電圧は前記第１駆動電圧である
   不揮発性半導体メモリ。
3. 請求項２に記載の不揮発性半導体メモリであって、
   前記テスト時、前記電圧生成回路には前記所定の電源電圧が供給され、前記電圧生成回路は、前記テスト用トリミングコード及び前記所定の電源電圧に基づいて前記第１駆動電圧を生成する
   不揮発性半導体メモリ。
4. 請求項３に記載の不揮発性半導体メモリであって、
   前記テスト時、前記不揮発性半導体メモリはバーンインテスト装置に格納され、前記バーンインテスト装置から前記電圧生成回路に前記所定の電源電圧が供給される
   不揮発性半導体メモリ。
5. 請求項１乃至４のいずれか一項に記載の不揮発性半導体メモリであって、
   前記複数のトリミングコードは、前記不揮発性メモリアレイに格納されており、
   前記テスト時、前記トリミングコード出力回路は、前記不揮発性メモリアレイから読み出される前記テスト用トリミングコードを前記電圧生成回路に出力し、
   前記テスト以外の場合、前記トリミングコード出力回路は、前記不揮発性メモリアレイから読み出される前記適正トリミングコードを前記電圧生成回路に出力する
   不揮発性半導体メモリ。
6. 請求項１乃至４のいずれか一項に記載の不揮発性半導体メモリであって、
   更に、前記適正トリミングコードを前記テスト用トリミングコードに変換する演算回路を備え、
   前記適正トリミングコードは、前記不揮発性メモリアレイに格納されており、
   前記テスト時、前記演算回路は、前記不揮発性メモリアレイから読み出される前記適正トリミングコードを前記テスト用トリミングコードに変換し、前記トリミングコード出力回路は、前記演算回路から出力される前記テスト用トリミングコードを前記電圧生成回路に出力し、
   前記テスト以外の場合、前記トリミングコード出力回路は、前記不揮発性メモリアレイから読み出される前記適正トリミングコードを前記電圧生成回路に出力する
   不揮発性半導体メモリ。
7. 不揮発性半導体メモリのテスト方法であって、
   前記不揮発性半導体メモリは、電源電圧及びトリミングコードに依存して変化する駆動電圧を内部で生成し、
   前記テスト方法は、
   複数のトリミングコードを決定するステップと、
   ここで、前記複数のトリミングコードは、
   所望の駆動電圧を生成するための適正トリミングコードと、
   前記適正トリミングコードと異なっており、且つ、テスト時にのみ用いられるテスト用トリミングコードと
   を含み、
   前記複数のトリミングコードのうち前記テスト用トリミングコードに従って前記駆動電圧を生成するステップと、
   前記生成された駆動電圧を前記不揮発性半導体メモリの不揮発性メモリアレイに印加するステップと
   を含む
   テスト方法。
8. 請求項７に記載のテスト方法であって、
   前記複数のトリミングコードを決定するステップは、
   前記電源電圧が所定の電源電圧と等しい場合に、前記駆動電圧が所定の駆動電圧と等しくなるように、前記適正トリミングコードを決定するステップと、
   前記トリミングコードが前記決定された適正トリミングコードであり、且つ、前記電源電圧が前記所定の電源電圧と異なる第１電源電圧である場合に生成される前記駆動電圧を、第１駆動電圧として測定するステップと、
   前記電源電圧が前記所定の電源電圧と等しい場合に、前記駆動電圧が前記測定された第１駆動電圧と等しくなるように、前記テスト用トリミングコードを決定するステップと
   を含む
   テスト方法。
9. 請求項８に記載のテスト方法であって、
   バーンインテスト装置を用いて前記不揮発性半導体メモリの特性テストを実施するステップを更に含み、
   前記特性テストを実施するステップは、
   前記バーンインテスト装置から前記不揮発性半導体メモリに前記所定の電源電圧を供給するステップと、
   前記駆動電圧を生成するステップと、
   前記生成された駆動電圧を印加するステップと
   を含み、
   前記駆動電圧を生成するステップは、前記テスト用トリミングコード及び前記所定の電源電圧に基づいて前記第１駆動電圧を生成するステップを含む
   テスト方法。
10. 請求項９に記載のテスト方法であって、
    前記特性テストは、複数の不揮発性半導体メモリに対して同時に実施される
    テスト方法。

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