JP5511489B2 - 半導体不揮発性記憶装置 - Google Patents

Description

本発明は、再利用する半導体不揮発性記憶装置、特にリファレンス電流の電流値の設定に関するものである。

半導体不揮発性記憶装置（以下、不揮発性メモリ）は、記憶情報の保持に電力が不要であることから携帯機器などのメモリとして幅広く利用されている。近年、メモリセルの微細化に伴って、メモリセルの書き換え、読み出し条件の最適制御が、メモリの信頼性や歩留まりを向上させるために重要になっている。これらは、予めメモリチップ上に格納しておいた、内蔵回路の供給電圧、供給電流を指定するトリミング情報を、メモリの動作時に参照することによって実現される。トリミング情報を格納する方法としては、下記特許文献１に開示されるようにレーザヒューズトリミングが一般に行われている。この方法では、ヒューズ素子を情報の格納に使用する。具体的には、ウエハテスト工程において選択的にヒューズの切断を実施し、メモリの動作時には切断の有無を情報として、“０”、“１”の論理信号を発生させる。

なお、このような不揮発性メモリを再利用（以下、リユースという場合もある）するための技術が、下記特許文献２に開示されている。この技術は、電気的に書き換えが不可能な不揮発性メモリにおいて、不揮発性メモリを複数のブロックに分割して、ブロックを使い捨てにすることにより、不揮発性メモリを再利用するようにしている。

特開平１１−１７０１０号公報 特開２００９−８０８７２号公報

しかしながら、上記特許文献２に記載された技術では、ブロックを使い捨てにすることから、再利用のたびにメモリ容量が縮小していくという問題が生じる。

なお、不揮発性メモリに書き込んだデータを消去して再利用方法もあるが、上記ヒューズ素子を切断してトリミング情報を格納する装置では、再利用時に必要な読み出し条件がウエハテスト時にヒューズ素子に格納したトリミング情報で設定される条件からずれてしまい、読み出せなくなることがある、という問題点があった。以下、この問題点について説明する。

従来、トリミング情報は、不揮発性メモリの出荷前に行われるウエハテスト時に（例えばヒューズ素子を切断して）格納される（図３も参照。）。トリミング情報により、不揮発性メモリからデータを読み出す際にメモリセルからのセル電流と比較される参照電流（以下リファレンス電流）の電流値REF0が設定される。電流値REF0は、初回使用時（出荷後最初の使用時）のメモリセル特性からリテンション（電荷保持性）変化分、及び読み出しに必要なマージンを考慮して書き込み後の期待値０、期待値１の分布を想定して定められる（図１２（Ａ）も参照。）。

初回使用後に再利用する際には、例えば電子とホールの中和が十分できない等の理由で、図１２（Ｂ）に示すように、初回使用時と同じ条件で書き込んでも書き込み後の期待値０、期待値１の分布が初回使用時からずれてしまう場合がある。従って、ヒューズ素子を切断して設定した電流値REF0のリファレンス電流では、読み出しに必要なマージンを確保できなくなる。これにより読み出しの信頼性が低下する。

ここで、読み出しに必要なマージンを確保できなくなる主たる理由について詳細に説明する。初回使用時に電子を注入してデータを書き込んだ不揮発性メモリを再利用する場合には、まずホールを注入して電荷中和を行って書き込んだデータを消去する。ホール注入後に更に、電荷中和を進めてリテンションを改善するために加熱する（バーニングする）こともある。このとき、高温でバーニングすれば電荷中和が促進されるが、パッケージ組立後は高温でバーニングすることができないため、低温でバーニングして中和することとなる。低温では長時間バーニングする必要があるが、バーニングの時間が短かったりすると、電子が十分に消去できないこともある。この状態で再利用すると期待値０、期待値１の分布が初回使用時からずれる。

また、リテンション変化分も一定ではなく変動する。このように、再利用の際には、メモリセル特性を完全に元に戻すことができず、上記のような問題が発生することがある。なお、フラッシュメモリ等の不揮発性メモリではバーニング等の処理は行われないが、それでも、書き込み・消去を繰りかえすことでメモリセル特性が変化して、上記のような問題が発生することがある。

更にまた、不揮発性メモリには、図１３（Ａ）に示すように、電荷蓄積部がゲートの下部に設けられたメモリセルからなるものと、図１３（Ｂ）、及び図１３（Ｃ）に示すように、電荷蓄積部がゲートのサイドに設けられたメモリセルからなるものとがある。電荷蓄積部がゲートのサイドに設けられたサイド型の半導体不揮発性メモリは、電荷の中和がしにくく、消去処理を行っても電子が残存しやすい。従って、サイド型の不揮発性メモリは特に上記問題が生じやすい。

なお、上記説明では、初回使用時と再利用時とを比較して説明したが、こうした例に限らず、例えば、初回の使用から複数回再利用するまでは、そのずれ量が許容範囲であって読み出しに必要なマージンを確保できるが、それ以降は許容範囲を超えて、読み出しに必要なマージンを確保できなくなるものもある。

本発明は、上述した課題を解決するために提案されたものであり、再利用する際の読み出しの信頼性低下を抑制することができる半導体不揮発性記憶装置を提供することを目的とする。

上記目的を達成するために、請求項１の発明の半導体不揮発性記憶装置は、再利用可能な不揮発性のメモリセルが複数配列されたメモリアレイ部と、前記メモリアレイ部の再利用回数に応じて、互いに電流値が異なるリファレンス電流を生成するための異なる複数の設定情報から選択された設定情報を出力する出力回路と、前記出力回路から出力された設定情報に応じた電流値のリファレンス電流を生成するリファレンス電流回路と、前記メモリアレイ部の選択されたメモリセルから出力されたセル電流と、前記リファレンス電流回路で生成されたリファレンス電流とを比較するアンプ回路と、を備えている。

このような構成によれば、例えば、半導体不揮発性記憶装置を出荷後初めて使用する時（初回使用時）と、初回使用時に書き込んだデータを消去して再利用する時とで、メモリセル特性が変化しても、該変化に応じて複数の設定情報から選択した設定情報に応じた電流値のリファレンス電流を生成することができるため、再利用時のメモリセル読み出しの信頼性向上を図ることができ、更にこれにより、再利用の実現、再利用回数の増加を図ることができる。

また、請求項２の発明の半導体不揮発性記憶装置は、不揮発性のメモリセルが複数配列されたメモリアレイ部と、ヒューズ素子を各々有する複数のヒューズ回路と、前記ヒューズ回路を選択する選択信号が入力されるピンと、前記ヒューズ回路の各々のヒューズ素子を切断することによって前記ヒューズ回路の各々に格納された、互いに電流値が異なるリファレンス電流を生成するための複数の設定情報のうち、前記ピンから入力された選択信号によって選択された設定情報を出力する出力回路と、前記出力回路から出力された設定情報に応じた電流値のリファレンス電流を生成するリファレンス電流回路と、前記メモリアレイ部の選択されたメモリセルから出力されたセル電流と、前記リファレンス電流回路で生成されたリファレンス電流とを比較するアンプ回路と、を備えている。

また、請求項３の発明の半導体不揮発性記憶装置は、不揮発性のメモリセルが複数配列されたメモリアレイ部と、ヒューズ素子を各々有する複数のヒューズ回路と、前記ヒューズ回路を選択する選択信号をラッチするためのラッチ回路と、前記選択信号を生成するためのコマンドが入力された場合に、前記コマンドに応じた選択信号を生成して前記ラッチ回路にラッチさせる制御手段と、前記ヒューズ回路の各々のヒューズ素子を切断することによって前記ヒューズ回路の各々に格納された、互いに電流値が異なるリファレンス電流を生成するための複数の設定情報のうち、前記ラッチ回路にラッチされた選択信号によって選択された設定情報を出力する出力回路と、前記出力回路から出力された設定情報に応じた電流値のリファレンス電流を生成するリファレンス電流回路と、前記メモリアレイ部の選択されたメモリセルから出力されたセル電流と、前記リファレンス電流回路で生成されたリファレンス電流とを比較するアンプ回路と、を備えている。

また、請求項４に記載のように、請求項１の発明において、前記複数の設定情報を前記メモリアレイ部の予め定められた複数の設定情報格納領域に格納し、前記出力回路は、前記設定情報を読み出すコマンドが入力された場合に、前記複数の設定情報格納領域から選択された設定情報格納領域に格納された設定情報を読み出してラッチし、該ラッチした設定情報を前記リファレンス電流回路に出力するように構成してもよい。

また、請求項５に記載のように、請求項４に記載の発明において、前記メモリアレイ部に配列されたメモリセルの各々は、複数の電荷蓄積部を備え、前記設定情報格納領域に配列されたメモリセルの前記複数の電荷蓄積部のうち１つを用いて前記設定情報を格納するようにしてもよい。

また、請求項６に記載のように、請求項４又は請求項５の発明において、前記出力回路が前記設定情報格納領域に格納された設定情報を読み出す際に、前記設定情報格納領域の各メモリセルが有するＭＯＳトランジスタのゲートに対して、仕様により定められた読み出し時の電圧の大きさよりも大きな電圧を印加する第１の印加動作、及び前記設定情報格納領域の各メモリセルが有するＭＯＳトランジスタのドレイン及びソースの各々に対して、ドレインに印加する電圧とソースに印加する電圧との電圧差が仕様により定められた電圧差より大きくなる電圧を印加する第２の印加動作の少なくとも一方を行う印加手段を更に設けてもよい。

請求項７に記載のように、請求項４〜請求項６のいずれかの発明において、前記出力回路は、前記設定情報格納領域に格納された設定情報を読み出す際に、仕様により定められた読み出しタイミングよりも遅いタイミングで読み出すように構成してもよい。

請求項８の発明の半導体不揮発性記憶装置は、不揮発性のメモリセルが複数配列されると共に、前記メモリセルの一部に、互いに電流値が異なるリファレンス電流を生成するための複数の設定情報が格納された、予め定められた複数の設定情報格納領域と、前記設定情報格納領域のいずれかを選択するための選択データが格納された、予め定められた選択データ格納領域とが設けられたメモリアレイ部と、電源が投入された場合に、前記選択データ格納領域に格納された前記選択データにより選択された設定情報格納領域に格納されている設定情報を読み出してラッチし、該ラッチした設定情報を出力する出力回路と、前記出力回路から出力された設定情報に応じた電流値のリファレンス電流を生成するリファレンス電流回路と、前記メモリアレイ部の選択されたメモリセルから出力されたセル電流と、前記リファレンス電流回路で生成されたリファレンス電流とを比較するアンプ回路と、を備えている。

請求項９に記載のように、請求項８の発明において、前記メモリアレイ部に配列されたメモリセルの各々は、複数の電荷蓄積部を備え、前記選択データ格納領域に配列されたメモリセルの前記複数の電荷蓄積部のうち１つを用いて前記選択データを格納すると共に、前記設定情報格納領域に配列されたメモリセルの前記複数の電荷蓄積部のうち１つを用いて前記設定情報を格納してもよい。

請求項１０に記載のように、請求項８又は請求項９の発明において、 前記出力回路が前記選択データ格納領域及び前記設定情報格納領域に格納された設定情報を読み出す際に、前記選択データ格納領域及び前記設定情報格納領域の各メモリセルが有するＭＯＳトランジスタのゲートに対して、仕様により定められた読み出し時の電圧の大きさよりも大きな電圧を印加する第１の印加動作、及び前記選択データ格納領域及び前記設定情報格納領域の各メモリセルが有するＭＯＳトランジスタのドレイン及びソースの各々に対して、ドレインに印加する電圧とソースに印加する電圧との電圧差が仕様により定められた電圧差より大きくなる電圧を印加する第２の印加動作の少なくとも一方を行う印加手段を更に設けてもよい。

請求項１１に記載のように、請求項８〜請求項１０のいずれかの発明において、前記出力回路は、前記選択データ格納領域及び前記設定情報格納領域に格納された設定情報を読み出す際に、仕様により定められた読み出しタイミングよりも遅いタイミングで読み出すように構成してもよい。

請求項１２に記載のように、請求項１〜請求項１１のいずれか１項の発明において、前記出力回路は、前記メモリアレイ部の再利用の回数が多いほど前記リファレンス電流の電流値が大きくなるように前記複数の設定情報から選択された設定情報を前記リファレンス電流回路に出力するように構成してもよい。

以上説明したように本発明によれば、再利用する際の読み出しの信頼性低下を抑制することができる、という効果を奏する。

第１の実施の形態の半導体不揮発性記憶装置としてのメモリチップの全体構成図である。 メモリチップに含まれるリファレンス電流回路の構成を示すと共に、リファレンス電流回路とリファレンス電流回路周辺の他の構成要素との接続関係を示した図である。 半導体不揮発性記憶装置のリユースフローの一例を示す図である。 初回使用時及び再利用時のメモリセル特性の変化と、リファレンス電流の設定状態とを説明する説明図である。 第２の実施の形態の半導体不揮発性記憶装置の全体構成図である。 第２の実施の形態のＲＥＦ電流トリミングヒューズ選択値ラッチ回路に選択信号をラッチする際に発生する各信号のタイミングチャートを示す図である。 第３の実施の形態の半導体不揮発性記憶装置の全体構成図である。 第３の実施の形態の第１ＲＥＦ電流トリミング情報格納領域及び第２ＲＥＦ電流トリミング情報格納領域に対してトリミング情報を書き込む際に発生する各信号のタイミングチャートを示す図である。 第３の実施の形態のＲＥＦ電流トリミング情報ラッチ回路にトリミング情報をラッチする際の各信号のタイミングチャートを示す図である。 第４の実施の形態の半導体不揮発性記憶装置としてのメモリチップの全体構成図である。 第４の実施の形態のメモリチップの電源投入時の各信号のタイミングチャートを示す図である。 初回使用時と再利用時とでメモリ特性が変化し、読み出しマージンが確保できなくなる状態を説明する説明図である。 （Ａ）は、電荷蓄積部がゲートの下部に設けられたメモリセルを模式的に示した図であり、（Ｂ）は、ゲートの両サイドに電荷蓄積部が設けられたメモリセルを模式的に示したものであり、（Ｃ）は、ゲートの一方のサイドに電荷蓄積部が設けられたメモリセルを模式的に示したものである。

以下、実施の形態について図面を参照しながら詳細に説明する。

［第１の実施の形態］

図１は、本実施の形態の半導体不揮発性記憶装置としてのメモリチップ１０の全体構成図である。また、図２は、メモリチップ１０に含まれるリファレンス電流回路（以下、ＲＥＦ電流回路という）２８の構成を示すと共に、ＲＥＦ電流回路２８とＲＥＦ電流回路２８周辺の他の構成要素との接続関係を示した図である。

メモリチップ１０には、メモリアレイ部１４を駆動するデコーダドライバ１２が設けられている。図２に示すように、デコーダドライバ１２は、ワードドライバ回路５４、ドレインセレクタドライバ回路５６、及びソースセレクタドライバ回路５８を備えている。デコーダドライバ１２の両側には、図１に示すように、多数のメモリセル５２がマトリクス状に配置されたメモリアレイ部１４が設けられている。

本実施の形態のメモリアレイ部１４を構成するメモリセル５２は、電気的な方法により、電荷蓄積部に電荷を蓄積できるMOSトランジスタからなり、ゲートの両サイドに電荷蓄積部を有する（図１３（Ｂ）も参照。）。メモリセル５２のゲートは、ワード線を介してワードドライバ回路５４に接続されている。メモリセル５２のドレイン及びソースは各々、一対のビット線に接続されている。なお、メモリセル５２のドレインは、ビット線に設けられたドレイン選択トランジスタ６０に接続され、ドレイン選択トランジスタのゲートにはドレインセレクタドライバ回路５６から所定の電圧が印加される。メモリセル５２のソースは、ビット線に設けられたソース選択トランジスタ６２に接続され、ソース選択トランジスタのゲートにはソースセレクタドライバ回路５８から所定の電圧が印加される。

また、メモリチップ１０には、メモリアレイ部１４の各々に対応して、アンプ回路１６、第１回路部１８、及び第２回路部２０が設けられている。

アンプ回路１６は、メモリアレイ部１４の選択されたメモリセル５２から出力されたセル電流とＲＥＦ電流回路２８から出力されたリファレンス電流（以下、ＲＥＦ電流という）とを比較する回路であって、セル電流とリファレンス電流との差を増幅して出力する。

第１回路部１８は、ビット線救済回路と論理回路とを備えている。ビット線救済回路は、対応するメモリアレイ部１４内の不良メモリセルを含むビット線を救済するための回路である。論理回路は、データ出力の調整を行う調整用の回路である。

第２回路部２０は、データラッチ回路、ＥＣＣ（誤り訂正回路）、及び論理回路を備えている。データラッチ回路は、アンプ回路１６から出力された出力信号をラッチする。ＥＣＣは、データラッチ回路にラッチされたデータの誤り訂正を行う。論理回路は、ＥＣＣによる誤り訂正後のデータの出力調整を行う調整用の回路である。

更に、メモリチップ１０には、Ｉ／Ｏパッド部２２、内部電源２６、ＲＥＦ電流回路２８、第１ヒューズ回路３２、及び第２ヒューズ回路３４、及び第３回路部３６が設けられている。

Ｉ／Ｏパッド部２２は、メモリアレイ部１４の各々から読み出されたデータを外部に出力すると共にメモリアレイ部１４に対して書き込むデータが入力される端子部である。また、該読み出されたデータや書き込むデータの他、Ｉ／Ｏパッド部２２を介して各種信号の入出力が行われる。なお、Ｉ／Ｏパッド部２２には、リユースパッド２４が設けられており、このリユースパッド２４は、メモリチップ１０に装備された複数のピンのうち、後述する第１ヒューズ回路３２及び第２ヒューズ回路３４のいずれかを選択するための選択信号を入力するためのリユースピン３０に接続されている。

内部電源２６は、デコーダドライバ１２、ＲＥＦ電流回路２８、第３回路部３６等に電源を供給する。

第３回路部３６は、書き込み回路及びワード線救済回路を備えている。書き込み回路は、メモリアレイ部１４に対する書き込みを行うための回路である。書き込み回路は、Ｉ／Ｏパッド部２２から入力された書き込みデータをラッチして、メモリアレイ部１４のメモリセル５２に対して所定の電圧を印加し、書き込みを行う。より具体的には、ワード線の電圧を制御しつつビット線を介してメモリセル５２の電荷蓄積部に選択的に電荷を蓄積することで書き込みが行われる。一度蓄積された電荷は、電源を切っても消去されるまで保持される。メモリチップ１０を再利用する際には、電荷蓄積部に蓄積された電荷の消去処理を行ってから再度書き込みを行う。

なお、書き込みは、本実施の形態では、メモリセル５２の電荷蓄積部に対して選択的に電圧を印加して電子を注入することにより行われるため、消去処理は、書き込み時に注入した電子を、ホールを注入することにより中和し、更に予め定められた時間、所定温度でバーニングする等により行う。

ワード線救済回路は、対応するメモリアレイ部１４内の不良メモリセルを含むワード線を救済するための回路である。

第１ヒューズ回路３２及び第２ヒューズ回路３４は、各々ヒューズ素子を有する回路であって、各々にはトリミング情報が予め格納される。

具体的には、まず、メモリチップ１０の出荷前に、初回使用時（出荷後最初の使用時）のＲＥＦ電流の電流値（第１の電流値REF0）を初回使用時のメモリセル特性に応じて予め定めておくと共に、それ以降の再利用時（出荷後２回目以後の使用時）のＲＥＦ電流の電流値（第２の電流値REF1）を、再利用時のメモリセル特性に応じて予め定めておく。

そして、出荷前のウエハテスト時（図３も参照。）に、ＲＥＦ電流回路２８で生成するＲＥＦ電流の電流値を第１の電流値REF0に設定するための第１のトリミング情報を、第１ヒューズ回路３２のヒューズ素子をレーザで切断することにより第１ヒューズ回路３２に格納しておくと共に、ＲＥＦ電流回路２８で生成するＲＥＦ電流の電流値を第２の電流値REF1に設定するための第２のトリミング情報を、第２ヒューズ回路３４のヒューズ素子をレーザで切断することにより第２ヒューズ回路３４に格納しておく。

ここで、ＲＥＦ電流回路２８の詳しい構成について、図２を参照しながら説明する。

ＲＥＦ電流回路２８は、オペアンプ４０、第１電流源４２、第２電流源４４、トリミング回路４６、及び抵抗分割回路４８を備えている。

オペアンプ４０の出力端子は、第１電流源４２に接続されている。オペアンプ４０の＋側入力端子には、内部電源２６に設けられた参照電圧発生回路５０が接続されており、参照電圧発生回路５０で発生した参照電圧が印加される。

また、抵抗分割回路４８は、複数の抵抗器が直列に接続されて構成され、トリミング回路４６の制御によりその抵抗値が調整される。抵抗分割回路４８の抵抗値に応じて、オペアンプ４０の−側入力端子の電圧が調整される。

このような構成により、第１電流源４２が流す電流値は、抵抗分割回路４８の抵抗値に応じて定まる。第１電流源４２と第２電流源４４とは、カレントミラー接続されており、第２電流源４４は、第１電流源４２が流す電流に応じたＲＥＦ電流を参照ビット線Dに流す。参照ビット線Dはアンプ回路１６に接続されており、アンプ回路１６には、参照ビット線Dから供給されたＲＥＦ電流と、メモリセル５２から供給されたセル電流とが入力される。

なお、トリミング回路４６は、選択回路３８に接続され（図１では不図示）、選択回路３８から出力されたトリミング信号に応じて抵抗分割回路４８の抵抗値を調整する。

選択回路３８は、リユースパッド２４、第１ヒューズ回路３２、及び第２ヒューズ回路３４に接続されている。ユーザは、初回使用時にはリユースピン３０から第１の選択信号（例えば、LOWレベルの信号）を入力し、再利用時にはリユースピン３０から第２の選択信号（例えば、HIGHレベルの信号）を入力することによって、リユースピン３０に接続されたリユースパッド２４を介して選択回路３８を制御する。選択回路３８は、リユースピン３０及びリユースパッド２４を介して第１の選択信号が入力された場合には、第１ヒューズ回路３２に格納された第１のトリミング情報を示すトリミング信号をトリミング回路４６に出力し、第２の選択信号が入力された場合には、第２ヒューズ回路３４に格納された第２のトリミング情報を示すトリミング信号をトリミング回路４６に出力する。

トリミング回路４６は、第１のトリミング情報を示すトリミング信号が入力されると、抵抗分割回路４８の抵抗値を第１のトリミング情報に応じた抵抗値に調整する。これにより、第２電流源４４に第１の電流値REF0のＲＥＦ電流が流れる。

トリミング回路４６は、第２のトリミング情報を示すトリミング信号が入力されると、抵抗分割回路４８の抵抗値を第２のトリミング情報に応じた抵抗値に調整する。これにより、第２電流源４４に第２の電流値REF1のＲＥＦ電流が流れる。

ここで、図３、図４を参照しながら、本実施の形態の作用及び効果について説明する。図３は、半導体不揮発性記憶装置のリユースフローの一例を示す図である。図４は、初回使用時及び再利用時のメモリセル特性の変化と、ＲＥＦ電流回路２８のＲＥＦ電流の設定状態とを説明する説明図である。なお、ここでは、メモリセル特性として、書き込み後の論理値０，論理値１に対応するセル電流の分布を期待値０、期待値１の分布として示している。

図３において、まず、メモリチップ１０の出荷前のテスト段階では、ウエハテスト、データ書き込みを行った後、データを消去して、パッケージに組立てられる。その後、データを何も書き込まないブランクの状態で出荷される。

ユーザは、初回使用の段階でメモリチップ１０にデータＡを書き込む。データＡを読み出す前に、ユーザは、リユースピン３０に第１の選択信号を入力する。これにより、ＲＥＦ電流回路２８のＲＥＦ電流の電流値が第１の電流値REF0に設定される。図４（Ａ）に示すように、第１の電流値REF0は、初回使用時のメモリセル特性に応じた大きさであって、読み出しに必要なマージンが確保されている。

その後、再利用の段階で、ユーザは、書き込んだデータＡを消去する。消去処理の後、書き込み回路によりデータＢを書き込む。また、データＡの消去後書き込んだデータＢを読み出す前に、ユーザは、リユースピン３０に第２の選択信号を入力する。

これにより、ＲＥＦ電流回路２８のＲＥＦ電流の電流値が第２の電流値REF1に設定される。図４（Ｂ）に示すように、消去処理によってメモリセル特性が変化するため、この例では、ＲＥＦ電流回路２８のＲＥＦ電流が第１の電流値REF0のままでは十分な読み出しマージンが確保されないが、本実施の形態では、ＲＥＦ電流回路２８のＲＥＦ電流の電流値を再利用時のメモリセル特性に応じた大きさの第２の電流値REF1に設定変更するようにしたため、読み出しに必要なマージンが確保されている。

以上説明したように本実施の形態によれば、ＲＥＦ電流のトリミング情報を第１ヒューズ回路３２及び第２ヒューズ回路３４にそれぞれ格納することによって、再利用時のメモリセル特性変化に応じたＲＥＦ電流を流すことができ、再利用の実現、再利用回数の増加、再利用時のメモリセル読み出しの信頼性向上を図ることができる。

［第２の実施の形態］

次に、第２の実施の形態について、図５及び図６を参照して説明する。図５は、本実施の形態の半導体不揮発性記憶装置の全体構成図である。図５において、図１と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。

図５に示すように、本実施の形態の半導体不揮発性記憶装置は、メモリチップ７０と、Ｉ／Ｏパット部７６が設けられた制御チップ又は制御回路（本実施の形態では制御チップを例に挙げて説明する）７４とを備えている。

メモリチップ７０は、第１の実施の形態のリユースパッド２４及びリユースピン３０に代えて、第１ヒューズ回路３２及び第２ヒューズ回路３４を選択するためのヒューズ選択値をラッチ（格納）するＲＥＦ電流トリミングヒューズ選択値ラッチ回路７２を備えている。

制御チップ７４は、ヒューズ選択値を生成する。Ｉ／Ｏパット部７６は、制御チップ７４にコマンド等を入力すると共に、制御チップ７４で生成したヒューズ選択値を出力するための端子部である。Ｉ／Ｏパット部７６は、Ｉ／Ｏパッド部２２に接続されており、Ｉ／Ｏパット部７６から出力された信号等は、Ｉ／Ｏパッド部２２に入力される。

ここで、図６を参照しながら、本実施の形態の作用及び効果について説明する。図６は、ＲＥＦ電流トリミングヒューズ選択値ラッチ回路７２にヒューズ選択値をラッチする際に発生する各信号のタイミングチャートを示す図である。

まず、ユーザは、半導体不揮発性記憶装置に対して電源電圧VCCを印加して電源を投入し、テストモード信号TESTをHighにして、メモリチップ７０をテストモードに設定する。

その後、チップイネーブル信号CEBがLowの期間（コマンド有効期間）に、ユーザは、Ｉ／Ｏパット部７６からメモリチップ１０のモード（仕様）設定情報、アクセス許可情報等メモリチップの設定に必要なデータと共に、第１ヒューズ回路３２又は第２ヒューズ回路３４を選択する選択情報を示すコマンドを入力する。なお、ユーザは、初期使用時には、第１ヒューズ回路３２を選択するコマンド０を入力し、それ以降の再利用時には、第２ヒューズ回路３４を選択するコマンド１を入力するものとする。

制御チップ７４は、入力されたコマンドに応じたヒューズ選択値を生成して出力する。例えば、コマンド０が入力された場合には、第１ヒューズ回路３２が選択されるようにヒューズ選択値０を生成し、コマンド１が入力された場合には、第２ヒューズ回路３４が選択されるようにヒューズ選択値１を生成して出力する。出力されたヒューズ選択値はＩ／Ｏパッド部２２を介してＲＥＦ電流トリミングヒューズ選択値ラッチ回路７２にラッチされる。

電源が投入されている期間は、選択回路３８は、ＲＥＦ電流トリミングヒューズ選択値ラッチ回路７２にラッチされたヒューズ選択値に基づいて、第１ヒューズ回路３２又は第２ヒューズ回路３４を選択し、該選択したヒューズ回路に格納されたトリミング情報を使用してトリミング信号を生成し、ＲＥＦ電流の電流値を制御する。なお、ヒューズ選択値が０の場合には、第１ヒューズ回路３２が選択されて第１ヒューズ回路３２からトリミング情報が読み出され、ヒューズ選択値が１の場合には、第２ヒューズ回路３４が選択されて第２ヒューズ回路３４からトリミング情報が読み出される。

以上説明したように本実施の形態によれば、ＲＥＦ電流のトリミング情報を第１ヒューズ回路３２及び第２ヒューズ回路３４にそれぞれ格納しておき、メモリチップ７０を使用する際には、制御チップ７４に第１ヒューズ回路３２又は第２ヒューズ回路３４を選択するためのコマンドを入力し、制御チップ７４からのヒューズ選択値をＲＥＦ電流トリミングヒューズ選択値ラッチ回路７２にラッチさせてＲＥＦ電流の電流値の設定に用いるようにしたため、第１の実施の形態で説明した効果に加え、更に、パッケージのピンを増やさずに、再利用時のメモリセル特性変化に応じたＲＥＦ電流を設定することができる。

［第３の実施の形態］

次に、第３の実施の形態について、図７、図８及び図９を参照して説明する。図７は、本実施の形態の半導体不揮発性記憶装置の全体構成図である。図７において、図１及び図５と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。

図７に示すように、本実施の形態の半導体不揮発性記憶装置は、メモリチップ８０と、Ｉ／Ｏパット部７６が設けられた制御チップ又は制御回路（本実施の形態では制御チップを例に挙げて説明する）７４とを備えている。

メモリチップ８０は、第１及び第２の実施の形態の第１ヒューズ回路３２及び第２ヒューズ回路３４に代えて、第１ＲＥＦ電流トリミング情報格納領域１４ａ、及び第２ＲＥＦ電流トリミング情報格納領域１４ｂが、メモリアレイ部１４に設けられている。なお、本実施の形態では、２つのメモリアレイ部１４の一方に第１ＲＥＦ電流トリミング情報格納領域１４ａを、他方に第２ＲＥＦ電流トリミング情報格納領域１４ｂを設けた例について説明するが、２つのメモリアレイ部１４の一方に第１ＲＥＦ電流トリミング情報格納領域１４ａ及び第２ＲＥＦ電流トリミング情報格納領域１４ｂを設けた構成としてもよい。

更に、本実施の形態のメモリチップ８０は、第２の実施の形態のＲＥＦ電流トリミングヒューズ選択値ラッチ回路７２に代えて、第１ＲＥＦ電流トリミング情報格納領域１４ａ又は第２ＲＥＦ電流トリミング情報格納領域１４ｂから読み出したトリミング情報をラッチするためのＲＥＦ電流トリミング情報ラッチ回路８２を備えている。

そして、本実施の形態の制御チップ７４は、Ｉ／Ｏパット部７６から入力されたコマンドやアドレスをＩ／Ｏパッド部２２に出力する。

本実施の形態においても、第１及び第２の実施の形態と同様に、予め、初回使用時のＲＥＦ電流の電流値（第１の電流値REF0）を初回使用時のメモリセル特性に応じて予め定めておくと共に、それ以降の再利用時のＲＥＦ電流の電流値（第２の電流値REF1）を、再利用時のメモリセル特性に応じて予め定めておく。

そして、出荷前のウエハテスト時（図３も参照。）に、ＲＥＦ電流回路２８により発生させるＲＥＦ電流の電流値を第１の電流値REF0に設定するための第１のトリミング情報を、第１ＲＥＦ電流トリミング情報格納領域１４ａに書き込んでおくと共に、ＲＥＦ電流回路２８により発生させるＲＥＦ電流の電流値を第２の電流値REF1に設定するための第２のトリミング情報を、第２ＲＥＦ電流トリミング情報格納領域１４ｂに書き込んでおく。

なお、第１ＲＥＦ電流トリミング情報格納領域１４ａに対する第１のトリミング情報の書き込みは、出荷後の初回使用時に書き込んだデータを読み出す時までに行えばよく、出荷前に限定されない。また、同様に、第２ＲＥＦ電流トリミング情報格納領域１４ｂに対する第２のトリミング情報の書き込みは、出荷後の再利用時に書き込んだデータを読み出す時までに行えばよく、出荷前に限定されない。

図８は、第１ＲＥＦ電流トリミング情報格納領域１４ａ及び第２ＲＥＦ電流トリミング情報格納領域１４ｂに対してトリミング情報を書き込む際に発生する各信号のタイミングチャートを示す図である。

まず、半導体メーカ又はユーザは、テストモード信号TESTをHighにして、メモリチップ８０をテストモードに設定する。その後、チップイネーブル信号CEBがLowの期間（コマンド有効期間）に、半導体メーカ又はユーザは、Ｉ／Ｏパッド部２２に書き込み先のアドレス（第１ＲＥＦ電流トリミング情報格納領域１４ａ又は第２ＲＥＦ電流トリミング情報格納領域１４ｂ）を指定する。更に、コマンド有効期間に、トリミング情報セットコマンドを入力する。トリミング情報セットコマンドは、メモリチップ８０の第３回路部３６に含まれる書き込み回路に書込み動作を開始させるコマンドである。次に、半導体メーカ又はユーザは、第１ＲＥＦ電流トリミング情報格納領域１４ａに書き込む第１のトリミング情報又は第２ＲＥＦ電流トリミング情報格納領域１４ｂに書き込む第２のトリミング情報を入力する。入力されたトリミング情報は書き込み回路にラッチされる。次に、半導体メーカ又はユーザは、トリミング情報書き込みコマンドを入力する。書き込み回路は、トリミング情報書き込みコマンドが入力されると、ラッチしたトリミング情報を指定されたアドレスに書き込む。

なお、本実施の形態では、トリミング情報書き込みコマンドは格納領域によらず共通とし、アドレスで第１ＲＥＦ電流トリミング情報格納領域１４ａと第２ＲＥＦ電流トリミング情報格納領域１４ｂとを選択して書き込んでいる。

出荷後、メモリチップ８０からデータを読み出す前に、ＲＥＦ電流の電流値の設定を行う。

図９は、ＲＥＦ電流トリミング情報ラッチ回路８２にトリミング情報をラッチする際の各信号のタイミングチャートを示す図である。

まず、ユーザは、半導体不揮発性記憶装置に対して電源電圧VCCを印加して電源を投入し、テストモード信号TESTをHighにして、メモリチップ８０をテストモードに設定する。

その後、チップイネーブル信号CEBがLowの期間（コマンド有効期間）に、ユーザは、Ｉ／Ｏパット部７６からトリミング情報を読み出してＲＥＦ電流トリミング情報ラッチ回路８２にラッチするためのラッチコマンドと、トリミング情報を読み出す領域を示すアドレスとを入力する。より具体的には、ユーザは、初回使用時には、ラッチコマンドと、第１ＲＥＦ電流トリミング情報格納領域１４ａのアドレスとをＩ／Ｏパット部７６に入力する。それ以降の再利用時には、半導体不揮発性記憶装置に対する電源投入の際に、ラッチコマンドと、第２ＲＥＦ電流トリミング情報格納領域１４ｂのアドレスとをＩ／Ｏパット部７６に入力する。

制御チップ７４は、ラッチコマンドと指定されたアドレスとをメモリチップ８０のＩ／Ｏパッド部２２に出力する。ＲＥＦ電流トリミング情報ラッチ回路８２は、制御チップ７４からラッチコマンドとアドレスとが入力されると、入力されたアドレスが示すＲＥＦ電流トリミング情報格納領域に書き込まれているトリミング情報を読み出してラッチする。すなわち、メモリアレイ部１４からトリミング情報を読み出す場合には、アンプ回路１６から出力された出力信号（トリミング情報）は、通常の読み出し時に使用されるラッチ回路ではなく、ＲＥＦ電流トリミング情報ラッチ回路８２にラッチされる。なお、この読み出し時には、トリミング回路４６により、トリミング情報により調整される前の予め定められた電流値のＲＥＦ電流が流れるように抵抗分割回路４８の抵抗値が制御される。ラッチされたトリミング情報はトリミング信号としてトリミング回路４６に出力され、電源が投入されている期間は、ＲＥＦ電流の電流値が該トリミング情報に応じた電流値に制御される。

このように、本実施の形態では、ラッチコマンドは格納領域によらず共通とし、アドレスで第１ＲＥＦ電流トリミング情報格納領域１４ａと第２ＲＥＦ電流トリミング情報格納領域１４ｂとを選択している。

なお、本実施の形態では、ユーザがラッチコマンドとアドレスとを制御チップ７４に入力し、制御チップ７４から該入力されたラッチコマンドとアドレスとをＩ／Ｏパット部７６、Ｉ／Ｏパッド部２２を介してＲＥＦ電流トリミング情報ラッチ回路８２に出力する例について説明したが、これに限定されない。例えば、コマンド０、コマンド１の２つのコマンドを予め用意しておき、ユーザがＩ／Ｏパット部７６からコマンド０を入力した場合には、制御チップ７４が該コマンド０から第１ＲＥＦ電流トリミング情報格納領域１４ａのアドレスに変換して、ラッチコマンドと該変換したアドレスとＲＥＦ電流トリミング情報ラッチ回路８２に出力し、ユーザがＩ／Ｏパット部７６からコマンド１を入力した場合には、制御チップ７４が該コマンド１から第２ＲＥＦ電流トリミング情報格納領域１４ｂのアドレスに変換して、ラッチコマンドと該変換したアドレスをＲＥＦ電流トリミング情報ラッチ回路８２に出力するように構成してもよい。

以上説明したように、本実施の形態によれば、ヒューズ回路を設けずに、メモリアレイ部１４にトリミング情報を格納する領域を設けてトリミング情報を書き込むようにしたため、第１の実施の形態及び第２の実施の形態で説明した効果に加え、ヒューズ回路が不要になりレーザ切断工程が削減できる。また、パッケージ組立後のテスト工程や、再利用の途中でのメーカ回収時等においても、トリミング情報を決定して使用することができる。すなわち、ヒューズ回路を使用する場合には、予めレーザ切断を行う必要があるが、メモリアレイ部１４の一部の領域をトリミング情報の格納に使用する場合には、ウエハテスト後でも書き込むことができるため、出荷後のメモリセル特性からトリミング情報を決定できる。

なお、本実施の形態において、トリミング情報をＲＥＦ電流トリミング情報ラッチ回路８２にラッチする際には、ＲＥＦ電流の電流値がトリミング回路４６によりメモリセル特性に応じた値に設定されていない状態でトリミング情報を読み出さざるを得ない。

そこで、トリミング情報を確実に読み出すため、書き込み回路によりメモリセルの期待値０と期待値１との間の電流差が十分大きくなるように書き込みを行ってもよい。

例えば、メモリアレイ部１４が、ゲートの両サイドに電荷蓄積部を備え、各電荷蓄積部に１ビットずつ格納可能なメモリセル（以下、２ビットのメモリセル）が配列されたメモリアレイ部である場合には（図１３（Ｂ）も参照。）、一方のサイドの電荷蓄積部だけを使用し、他方のサイドの電荷蓄積部は、不使用の状態（書込みされていない論理値１の状態）にする。すなわち、２ビットのメモリセルを１ビットのメモリセルとして使用する。

これは、通常、２ビットセルのメモリセル５２の各電荷蓄積部からデータを読み出す場合には、メモリセル５２のドレイン及びソースに印加する電圧の方向を異ならせて、それぞれ読み出すようにしているが、一方の電荷蓄積部からデータを読み出す際、他方の電荷蓄積部に電子が蓄積されていない状態で読み出すほうがセル電流が大きくなる。

そこで、第１ＲＥＦ電流トリミング情報格納領域１４ａ及び第２ＲＥＦ電流トリミング情報格納領域１４ｂにトリミング情報を書き込む際には、該格納領域の各々のメモリセル５２を１ビットのメモリセルとして使用するようにすれば、メモリセルの期待値０と期待値１との間の電流差が十分大きくなり、十分な読み出しマージンを確保できる。

また、更に、トリミング情報の書き込みの際には仕様で定められた電圧より高い電圧をゲートに印加して電子の注入量を通常の注入量より多くしてトリミング情報を書き込むようにするようにしてもよい。これによっても、読み出し時のセル電流が通常より大きくなる。

また、トリミング情報の読み出しの際に、仕様により定められた電圧とは異なる電圧をメモリセルに印加して読み出すようにしてもよい。例えば、トリミング情報の読み出しの際には、第１ＲＥＦ電流トリミング情報格納領域１４ａ及び第２ＲＥＦ電流トリミング情報格納領域１４ｂのメモリセル５２のＭＯＳトランジスタのゲートに印加する電圧の大きさが、仕様により定められた読み出し時の電圧の大きさより大きな電圧となるように構成してもよい。より具体的には、例えば、チップイネーブル信号がLowの期間は、ワードドライバ回路５４を介してゲートに印加する電圧の大きさを仕様により定められた読み出し時の電圧の大きさより大きくするための回路を設ける等である。

また、第１ＲＥＦ電流トリミング情報格納領域１４ａ及び第２ＲＥＦ電流トリミング情報格納領域１４ｂのメモリセル５２のＭＯＳトランジスタのドレイン、ソースの電圧差が、仕様により定められた読み出し時の電圧差より大きくなるように構成してもよい。より具体的には、例えば、例えば、チップイネーブル信号がLowの期間は、ドレインセレクタドライバ回路５６及びソースセレクタドライバ回路５８を介してドレイン及びソースに印加する電圧の差を仕様により定められた読み出し時の電圧の差より大きくするための回路を設ける等である。

このように、ゲート、ソース、ドレインに電圧を印加することで、期待値０と期待値１とでセル電流に大きな差が出る。

また、トリミング情報の読み出しの際に、仕様により定められた読み出しタイミングとは異なるタイミングで読み出すようにしてもよい。通常はメモリアレイ部１４からデータを読み出す際には、なるべく早く読み出したいため、仕様では、メモリセル５２のドレイン、ソース、ゲートに電圧を印加してから充電が十分なされない過渡的なタイミングでアンプ回路１６から出力された信号を読み出しデータとしてラッチしている場合が多い。これを、メモリセル５２のドレイン、ソース、ゲートに電圧を印加してから仕様で定められた時間よりも長い時間が経過した時にアンプ回路１６から出力された信号を読み出しデータとしてラッチするようにＲＥＦ電流トリミング情報ラッチ回路８２を構成すれば、電荷蓄積部から期待値０を読み出したときのセル電流と、期待値１を読み出したときのセル電流との差分が大きくなり、十分な読み出しマージンを確保できる。

［第４の実施の形態］

第４の実施の形態について、図１０、図１１を参照して説明する。図１０は、本実施の形態の半導体不揮発性記憶装置としてのメモリチップ９０の全体構成図である。図１０において、図１、図５、及び図７と同一もしくは同等の部分には同じ記号を付し、その説明を省略する。

本実施の形態では、第３の実施の形態の制御チップ又は制御回路に代わって、パワーオンシーケンス回路９２が設けられている。また、ＲＥＦ電流トリミング情報格納領域選択データ格納領域１４ｃがメモリアレイ部１４に設けられている。

ＲＥＦ電流トリミング情報格納領域選択データ格納領域１４ｃには、第１ＲＥＦ電流トリミング情報格納領域１４ａ又は第２ＲＥＦ電流トリミング情報格納領域１４ｂのいずれかを選択するための選択データが書き込まれる。本実施の形態では、出荷後の初回使用時に書き込んだデータを読み出す時までに、第１ＲＥＦ電流トリミング情報格納領域１４ａを選択するための選択データ「１」を、ＲＥＦ電流トリミング情報格納領域選択データ格納領域１４ｃに書き込んでおく。また、初回使用後に消去処理を行った後、再利用時に書き込んだデータを読み出す時までに、第２ＲＥＦ電流トリミング情報格納領域１４ｂを選択するための選択データ「０」を、ＲＥＦ電流トリミング情報格納領域選択データ格納領域１４ｃに書き込んでおく。選択データの書き込みシーケンスは、第３の実施の形態で図８を用いて説明したのと同様に行えばよいため、ここでは説明を省略する。

ここで、図１１を参照しながら、本実施の形態の作用及び効果について説明する。図１１は、メモリチップ９０の電源投入時の各信号のタイミングチャートを示す図である。

ユーザがメモリチップ９０に対して電源電圧VCCを印加して電源を投入すると、パワーオンシーケンス回路９２が起動する。パワーオンシーケンス回路９２は起動後、パワーオン信号POWONをHighにして、内部クロックCLKを発生させた後、内部チップイネーブル信号CEBを発生する。

パワーオンシーケンス回路９２は、内部チップイネーブル信号CEBがLowの期間に、ＲＥＦ電流トリミング情報格納領域選択データ格納領域１４ｃのアドレスを発生させる。そして、このアドレスに格納されている選択データを読み出し、パワーオンシーケンス回路９２の内部に設けられた選択データラッチ回路にラッチする。すなわち、メモリアレイ部１４から選択データを読み出す場合には、アンプ回路１６から出力された出力信号（選択データ）は、通常の読み出し時に使用するラッチ回路ではなくパワーオンシーケンス回路９２にラッチされる。なお、この読み出し時には、トリミング回路４６により、トリミング情報により調整される前の予め定められた電流値のＲＥＦ電流が流れるように抵抗分割回路４８の抵抗値が制御されて読み出される。

次に、パワーオンシーケンス回路９２は、ラッチした選択データに応じた格納領域のアドレスを発生する。具体的には、ラッチした選択データが「１」の場合には、第１ＲＥＦ電流トリミング情報格納領域１４ａのアドレスを発生する。ラッチした選択データが「０」の場合には、第２ＲＥＦ電流トリミング情報格納領域１４ｂのアドレスを発生する。

パワーオンシーケンス回路９２は、選択データによりアドレス指定された第１ＲＥＦ電流トリミング情報格納領域１４ａ又は第２ＲＥＦ電流トリミング情報格納領域１４ｂからトリミング情報を読み出してＲＥＦ電流トリミング情報ラッチ回路８２にラッチする。すなわち、メモリアレイ部１４からトリミング情報を読み出す場合には、アンプ回路１６から出力された出力信号（トリミング情報）は、通常の読み出し時に使用するラッチ回路ではなく、ＲＥＦ電流トリミング情報ラッチ回路８２にラッチされる。なお、この読み出し時には、トリミング回路４６により、トリミング情報により調整される前の予め定められた電流値のＲＥＦ電流が流れるように抵抗分割回路４８の抵抗値が制御されて読み出される。

パワーオンシーケンス回路９２が出力するパワーオン信号POWONがLowになった時に、ＲＥＦ電流トリミング情報ラッチ回路８２にラッチしたトリミング情報が有効となり、ＲＥＦ電流トリミング情報ラッチ回路８２は、ラッチしたトリミング情報をトリミング信号としてトリミング回路４６に出力する。電源が投入されている期間は、ＲＥＦ電流の電流値が該トリミング情報に応じた電流値に制御される。

なお、本実施の形態において、トリミング情報をＲＥＦ電流トリミング情報ラッチ回路８２にラッチする際には、ＲＥＦ電流の電流値がトリミング回路４６によりメモリセル特性に応じた値に設定されていない状態、電源電圧が安定していない状態で読み出しを行わざるを得ない。

そこで、ＲＥＦ電流トリミング情報格納領域選択データ格納領域１４ｃから選択データを、また、第１ＲＥＦ電流トリミング情報格納領域１４ａ及び第２ＲＥＦ電流トリミング情報格納領域１４ｂからトリミング情報を確実に読み出すため、第３の実施の形態で説明したように、２ビットのメモリセルを１ビットのメモリセルとして用いて、メモリセルの期待値０と期待値１との間の電流差が十分大きくなるように選択データやトリミング情報の書き込みを行ってもよい。また書き込み時の電圧値も仕様で定められた電圧値よりも大きくして書き込むようにしてもよい。

また、読み出す際にも、第３の実施の形態で説明したように、メモリセル５２のＭＯＳトランジスタのゲートに印加する電圧を通常より大きくしたり、メモリセル５２のＭＯＳトランジスタのドレイン、ソースに印加する電圧差が通常より大きくなるように各々の電圧を印加したり、仕様で定められたタイミングより遅いタイミングで読み出すようにして、メモリセルの期待値０と期待値１と電流差が大きくなるようにし、読み出しマージンを確保するように構成してもよい。

以上説明したように、本実施の形態によれば、電源投入毎にＲＥＦ電流を設定するための専用のコマンドを入力すること無しに、再利用時のメモリセル特性変化に応じたＲＥＦ電流を設定することができる。

［その他変形例］

第１〜第４の実施の形態では、メモリセル５２がゲートの両サイドに電荷蓄積部を有する例について説明したが、これに限定されず、例えば、ゲートの一方のサイドに電荷蓄積部を有するものであってもよいし、ゲートの下層に電荷蓄積部を有するものであってもよい。

また、通常、出荷後最初の使用（初回使用）時と初回使用の次の使用（１回目の再利用）時との間で、期待値０，１の分布の変動量とリテンション変化分の変動量との合計値が特に大きいため、第１〜第４の実施の形態では、初回使用時と再利用時とでＲＥＦ電流の電流値を異ならせる例について説明したが、これに限定されない。例えば、初回の使用から複数回再利用するまでは、期待値０，１の分布の変動量とリテンション変化分の変動量との合計が許容範囲であって、読み出しに必要なマージンを確保できるが、それ以降は許容範囲を超えて、読み出しに必要なマージンを確保できなくなるものもある。このような場合には、許容範囲を超えない予め定められた使用回数まではＲＥＦ電流の電流値を変更せずに使用し、該使用回数以降は、ＲＥＦ電流値を変更して使用するようにしてもよい。

また、再利用するほど、期待値０、期待値１の分布の初回使用時からのずれ量が大きくなる傾向があるため、ＲＥＦ電流の電流値を、再利用の回数が多くなるほど大きくなるように変更してもよい。また、毎回電流値を変更するのではなく、複数回使用する毎に段階的に変更するようにしてもよい。この場合、第１及び第２の実施の形態では、ヒューズ回路を２個ではなく、３個以上設け、各々に異なる電流値のＲＥＦ電流を生成するためのトリミング情報を格納しておき、第１及び第２の実施の形態と同様に選択して用いるようにする。また、第３及び第４の実施の形態では、メモリアレイ部１４にトリミング情報を格納するためのＲＥＦ電流トリミング情報格納領域を３個以上設け、第３及び第４の実施の形態と同様に選択して用いるようにする。

１０ メモリチップ
１２ デコーダドライバ
１４ メモリアレイ部
１４ａ 第１電流トリミング情報格納領域
１４ｂ 第２電流トリミング情報格納領域
１４ｃ ＲＥＦ電流トリミング情報格納領域選択データ格納領域
１６ アンプ回路
２４ リユースパッド
２６ 内部電源
２８ ＲＥＦ電流回路
３０ リユースピン
３２ 第１ヒューズ回路
３４ 第２ヒューズ回路
３８ 選択回路
５２ メモリセル
５４ ワードドライバ回路
５６ ドレインセレクタドライバ回路
５８ ソースセレクタドライバ回路
６０ ドレイン選択トランジスタ
６２ ソース選択トランジスタ
７０ メモリチップ
７２ 電流トリミングヒューズ選択値ラッチ回路
７４ 制御チップ
８０ メモリチップ
８２ 電流トリミング情報ラッチ回路
９０ メモリチップ
９２ パワーオンシーケンス回路

Claims (12)

1. 再利用可能な不揮発性のメモリセルが複数配列されたメモリアレイ部と、
   前記メモリアレイ部の再利用回数に応じて、互いに電流値が異なるリファレンス電流を生成するための異なる複数の設定情報から選択された設定情報を出力する出力回路と、
   前記出力回路から出力された設定情報に応じた電流値のリファレンス電流を生成するリファレンス電流回路と、
   前記メモリアレイ部の選択されたメモリセルから出力されたセル電流と、前記リファレンス電流回路で生成されたリファレンス電流とを比較するアンプ回路と、
   を備えた半導体不揮発性記憶装置。
2. 不揮発性のメモリセルが複数配列されたメモリアレイ部と、
   ヒューズ素子を各々有する複数のヒューズ回路と、
   前記ヒューズ回路を選択する選択信号が入力されるピンと、
   前記ヒューズ回路の各々のヒューズ素子を切断することによって前記ヒューズ回路の各々に格納された、互いに電流値が異なるリファレンス電流を生成するための複数の設定情報のうち、前記ピンから入力された選択信号によって選択された設定情報を出力する出力回路と、
   前記出力回路から出力された設定情報に応じた電流値のリファレンス電流を生成するリファレンス電流回路と、
   前記メモリアレイ部の選択されたメモリセルから出力されたセル電流と、前記リファレンス電流回路で生成されたリファレンス電流とを比較するアンプ回路と、
   を備えた半導体不揮発性記憶装置。
3. 不揮発性のメモリセルが複数配列されたメモリアレイ部と、
   ヒューズ素子を各々有する複数のヒューズ回路と、
   前記ヒューズ回路を選択する選択信号をラッチするためのラッチ回路と、
   前記選択信号を生成するためのコマンドが入力された場合に、前記コマンドに応じた選択信号を生成して前記ラッチ回路にラッチさせる制御手段と、
   前記ヒューズ回路の各々のヒューズ素子を切断することによって前記ヒューズ回路の各々に格納された、互いに電流値が異なるリファレンス電流を生成するための複数の設定情報のうち、前記ラッチ回路にラッチされた選択信号によって選択された設定情報を出力する出力回路と、
   前記出力回路から出力された設定情報に応じた電流値のリファレンス電流を生成するリファレンス電流回路と、
   前記メモリアレイ部の選択されたメモリセルから出力されたセル電流と、前記リファレンス電流回路で生成されたリファレンス電流とを比較するアンプ回路と、
   を備えた半導体不揮発性記憶装置。
4. 前記複数の設定情報を前記メモリアレイ部の予め定められた複数の設定情報格納領域に格納し、
   前記出力回路は、前記設定情報を読み出すコマンドが入力された場合に、前記複数の設定情報格納領域から選択された設定情報格納領域に格納された設定情報を読み出してラッチし、該ラッチした設定情報を前記リファレンス電流回路に出力する
   請求項１に記載の半導体不揮発性記憶装置。
5. 前記メモリアレイ部に配列されたメモリセルの各々は、複数の電荷蓄積部を備え、
   前記設定情報格納領域に配列されたメモリセルの前記複数の電荷蓄積部のうち１つを用いて前記設定情報を格納した
   請求項４に記載の半導体不揮発性記憶装置。
6. 前記出力回路が前記設定情報格納領域に格納された設定情報を読み出す際に、前記設定情報格納領域の各メモリセルが有するＭＯＳトランジスタのゲートに対して、仕様により定められた読み出し時の電圧の大きさよりも大きな電圧を印加する第１の印加動作、及び前記設定情報格納領域の各メモリセルが有するＭＯＳトランジスタのドレイン及びソースの各々に対して、ドレインに印加する電圧とソースに印加する電圧との電圧差が仕様により定められた電圧差より大きくなる電圧を印加する第２の印加動作の少なくとも一方を行う印加手段を更に設けた
   請求項４又は請求項５のいずれか１項記載の半導体不揮発性記憶装置。
7. 前記出力回路は、前記設定情報格納領域に格納された設定情報を読み出す際に、仕様により定められた読み出しタイミングよりも遅いタイミングで読み出す
   請求項４〜請求項６のいずれか１項記載の半導体不揮発性記憶装置。
8. 不揮発性のメモリセルが複数配列されると共に、前記メモリセルの一部に、互いに電流値が異なるリファレンス電流を生成するための複数の設定情報が格納された、予め定められた複数の設定情報格納領域と、前記設定情報格納領域のいずれかを選択するための選択データが格納された、予め定められた選択データ格納領域とが設けられたメモリアレイ部と、
   電源が投入された場合に、前記選択データ格納領域に格納された前記選択データにより選択された設定情報格納領域に格納されている設定情報を読み出してラッチし、該ラッチした設定情報を出力する出力回路と、
   前記出力回路から出力された設定情報に応じた電流値のリファレンス電流を生成するリファレンス電流回路と、
   前記メモリアレイ部の選択されたメモリセルから出力されたセル電流と、前記リファレンス電流回路で生成されたリファレンス電流とを比較するアンプ回路と、
   を備えた半導体不揮発性記憶装置。
9. 前記メモリアレイ部に配列されたメモリセルの各々は、複数の電荷蓄積部を備え、
   前記選択データ格納領域に配列されたメモリセルの前記複数の電荷蓄積部のうち１つを用いて前記選択データを格納すると共に、前記設定情報格納領域に配列されたメモリセルの前記複数の電荷蓄積部のうち１つを用いて前記設定情報を格納した
   請求項８に記載の半導体不揮発性記憶装置。
10. 前記出力回路が前記選択データ格納領域及び前記設定情報格納領域に格納された設定情報を読み出す際に、前記選択データ格納領域及び前記設定情報格納領域の各メモリセルが有するＭＯＳトランジスタのゲートに対して、仕様により定められた読み出し時の電圧の大きさよりも大きな電圧を印加する第１の印加動作、及び前記選択データ格納領域及び前記設定情報格納領域の各メモリセルが有するＭＯＳトランジスタのドレイン及びソースの各々に対して、ドレインに印加する電圧とソースに印加する電圧との電圧差が仕様により定められた電圧差より大きくなる電圧を印加する第２の印加動作の少なくとも一方を行う印加手段を更に設けた
    請求項８又は請求項９記載の半導体不揮発性記憶装置。
11. 前記出力回路は、前記選択データ格納領域及び前記設定情報格納領域に格納された設定情報を読み出す際に、仕様により定められた読み出しタイミングよりも遅いタイミングで読み出す
    請求項８〜請求項１０のいずれか１項記載の半導体不揮発性記憶装置。
12. 前記出力回路は、前記メモリアレイ部の再利用の回数が多いほど前記リファレンス電流の電流値が大きくなるように前記複数の設定情報から選択された設定情報を前記リファレンス電流回路に出力する
    請求項１〜請求項１１のいずれか１項記載の半導体不揮発性記憶装置。

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