JP4303004B2 - 低電圧不揮発性半導体メモリ装置 - Google Patents

低電圧不揮発性半導体メモリ装置 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、さらに具体的には、電源電圧より高い内部電圧を使用する低電圧不揮発性半導体メモリ装置に関するものである。
【0002】
【従来の技術】
電子装置に実装される半導体メモリ装置の動作電圧は徐々に低くなる一方、半導体メモリ装置の集積度は徐々に増加している。半導体メモリ装置の動作電圧が低くなることによって、ビットラインをプリチャージするのに必要な時間は徐々に増加する。半導体メモリ装置の集積度が増加することによって、ビットラインに連結されるメモリセルの数が増加し、また、これはビットラインプリチャージ時間の増加原因になる。さらに、動作電圧の減少に比例してビットラインのプリチャージ電圧も減少する。これはメモリセルのドレイン−ソース電圧を減少させる。メモリセルのドレイン−ソース電圧が減少することによって、メモリセルを通じて流れるセル電流が減少する。これはビットラインの電圧がディベロップされるのにかかる時間が、増加することを意味する。結果として、動作電圧が低くなることによって、半導体メモリ装置の読み出し時間が増加する。
【0003】
【発明が解決しようとする課題】
本発明の目的は、低い電源電圧の動作条件下で、読み出し時間を短縮させることができる低電圧半導体メモリ装置を提供することである。
【0004】
【課題を解決するための手段】
上述の目的を達成するための本発明の特徴によれば、不揮発性半導体メモリ装置は、複数のワードライン、複数のビットライン対及び前記ワードラインと前記ビットラインとの交差領域に配列された複数のメモリセルを具備するメモリセルアレイを含む。複数のビットライン選択及びバイアス回路は前記ビットライン対に各々連結され、前記複数のビットライン選択及びバイアス回路の各々は対応する対のビットラインのうちいずれか一つを選択する。ページバッファ回路は前記ビットライン選択及びバイアス回路に各々対応し、ページバッファ回路の各々は対応するビットライン選択及びバイアス回路によって選択されたビットラインを通じて前記メモリセルアレイからデータを読み出す。前記各ビットライン選択及びバイアス回路は対応する対のビットラインのうち第1ビットラインと対応するページバッファ回路との間に連結される第1トランジスタと、対応する対のビットラインのうち第2ビットラインと前記対応するページバッファ回路との間に連結される第2トランジスタとを含む。バイアス回路は、読み出し動作の間では、バイアス電圧を発生し、スイッチ回路は前記各ビットライン選択及びバイアス回路の第1及び第2トランジスタを各々制御するために第1及び第2バイアス信号を出力する。前記スイッチ回路は前記読み出し動作の間では、前記第1及び第2バイアス信号のうちいずれか一つに前記バイアス電圧をロードする。前記バイアス回路は、前記読み出し動作のプリチャージ区間の間では、電源電圧より高い第1電圧を有する前記バイアス電圧を発生し、前記読み出し動作の感知区間の間では、前記電源より低い第2電圧を有する前記バイアス電圧を発生し、前記第1電圧は、ビットラインプリチャージ時間を減少する電圧である
【0005】
この実施形態において、前記バイアス回路は、前記電源電圧が供給され、前記電源電圧より低い基準電圧を発生する基準電圧発生回路と、前記電源電圧が供給され、前記電源電圧より高い高電圧を発生する電荷ポンプと、前記基準電圧と前記電源電圧が供給され、前記感知区間を知らせる第1フラグ信号に応答して前記バイアス電圧として前記電源電圧より低い第1電圧を発生する第1電圧レギュレータと、前記基準電圧、前記電源電圧、及び前記高電圧が供給され、前記プリチャージ区間を知らせる第2フラグ信号に応答して前記バイアス電圧として前記電源電圧より高い第2電圧を発生する第2電圧レギュレータとを含み、前記第1電圧は、ビットラインプリチャージ時間を減少する電圧である
【0006】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【0007】
図1は本発明の望ましい実施形態による不揮発性半導体メモリ装置のブロック図である。図1を参照すると、不揮発性半導体メモリ装置100は、NANDフラッシュメモリ装置である。しかし、本実施形態の技術的思想がNANDフラッシュメモリ装置に限定されないことは、当業者に自明である。本実施形態の不揮発性半導体メモリ装置100は、データ情報を貯蔵するためのメモリセルアレイ110を含み、メモリセルアレイ110には、図示しないが、複数のメモリセルが行(またはワードライン)と列(またはビットライン)のマトリックス形態に配列される。各列(またはビットライン)はセルストリングに連結され、セルストリングは、図示しないが、ストリング選択トランジスタ、接地選択トランジスタ及びこれらの選択トランジスタの間に直列連結された複数のメモリセルトランジスタを含む。メモリセルアレイ110に配列される列はビットライン選択及びバイアス回路120に連結されている。説明の便宜上、図1には二つのビットラインBLe、BLoとこれらに関連した構成要素とが図示されている。ビットライン選択及びバイアス回路120はビットラインBLe、BLoのうちいずれか一つを選択し、選択されたビットラインをページバッファ回路130に電気的に連結する。
【0008】
ビットライン選択及びバイアス回路120は四つのNMOSトランジスタ10〜13を含む。NMOSトランジスタ10はビットラインBLeとページバッファ回路130との間に連結され、制御信号BL_SHUTOFF_eによって制御される。NMOSトランジスタ11はビットラインBLoとページバッファ回路130との間に連結され、制御信号BL_SHUTOFF_oによって制御される。NMOSトランジスタ12はビットラインBLeと電圧供給ラインVirtual_Powerとの間に連結され、制御信号VBLeによって制御される。NMOSトランジスタ13はビットラインBLoと電圧供給ラインVirtual_Powerとの間に連結され、制御信号VBLoによって制御される。
【0009】
制御信号BL_SHUTOFF_o、BL_SHUOFF_eはスイッチ回路(SW)140から出力され、スイッチ回路140はバイアス回路150から出力される電圧を制御信号ラインBL_SHUTOFF_e及びBL_SHUTOFF_oのうちいずれか一つに伝達する。例えば、ビットラインBLeが選択された場合には、スイッチ回路140は読み出し動作のプリチャージ区間の間に、バイアス回路150から出力される電圧を信号ラインBL_SHUTOFF_eに伝達し、読み出し動作の感知区間の間に、バイアス回路150から出力される電圧を信号ラインBL_SHUTOFF_eに伝達する。スイッチ回路140は読み出し動作のディベロップ区間の間に、信号ラインBL_SHUTOFF_e、BL_SHUTOFF_oが接地電圧のローレベルに維持されるようにする。
【0010】
ビットライン選択及びバイアス回路120によって選択されるビットラインはページバッファ回路130の感知ノードSOに連結される。ページバッファ回路130は読み出し動作時に、選択されたビットラインを通じてメモリセルのデータを感知する感知回路として動作し、書き込み動作時に、ロードされたデータに従って前記選択されたビットラインにプログラム電圧(例えば、接地電圧)またはプログラム禁止電圧(例えば、電源電圧)を供給する書き込みドライバとして動作する。ページバッファ回路130は三つのNMOSトランジスタ14、15、16、PMOSトランジスタ17及びインバーター18、19で構成されるラッチLATを含む。
【0011】
図1に示したように、PMOSトランジスタ17は、電源電圧Vddと感知ノードSOとの間に連結され、制御信号SO_PREによって制御される。第1ラッチノードND1と接地電圧GNDとの間にはNMOSトランジスタ14、15が直列連結されている。NMOSトランジスタ14のゲートは感知ノードSOに連結され、NMOSトランジスタ15のゲートは制御信号PB_LATを受け入れるように連結されている。NMOSトランジスタ16は感知ノードSOと第2ラッチノードND2との間に連結され、制御信号SELECTによって制御される。第2ラッチノードND2は列ゲート回路160を構成するNMOSトランジスタ20、21を通じてデータラインDLに連結される。
【0012】
続けて、図1を参照すると、バイアス回路150は読み出し動作時に、選択されたビットラインに連結されるNMOSトランジスタ10または11のゲートに印加される電圧を発生する。読み出し動作は、ビットラインプリチャージ区間、ビットラインディベロップ区間、及び感知区間に分けられる。バイアス回路150は読み出し動作の各区間で電源電圧Vddより高い電圧、またはそれより低い電圧を生成するが、これは以下に詳細に説明される。
【0013】
バイアス回路150は基準電圧発生回路151、電荷ポンプ152、第1電圧レギュレータ153及び第2電圧レギュレータ154を含む。基準電圧発生回路151は制御信号REF_ENに応答して基準電圧Vrefを発生する。基準電圧発生回路151は図2に示したように連結される三つの抵抗器22、23、24と三つのNMOSトランジスタ25、26、27とを含む。基準電圧発生回路151は制御信号REF_ENがハイレベルである時に、電源電圧Vddを利用して基準電圧Vrefを発生する。例えば、本実施形態に係る基準電圧発生回路151は電源電圧Vddが1.6Vである時に、0.9Vの基準電圧Vrefを発生する。そのように生成される基準電圧Vrefは第1電圧レギュレータ153と第2電圧レギュレータ154に共に供給される。
【0014】
再び、図1を参照すると、電荷ポンプ152は読み出し動作を知らせる制御信号RD_ENと発振信号PUMP_OSCに応答して電源電圧Vddより高い電圧Vpumpを発生する。電荷ポンプ152は図3に示したように連結されるインバーター28、34とPMOSトランジスタ29〜33とを含む。このような電荷ポンプ152は、例えば、1.6Vの電源電圧Vddを利用して5Vの高電圧Vpumpを発生する。そのように生成される高電圧Vpumpは第2電圧レギュレータ154に供給される。図1に示したように、バイアス回路150の第1電圧レギュレータ153は、基準電圧発生回路151からの基準電圧Vrefを受け入れ、読み出し動作の感知区間を知らせる制御信号SENSEに応答して感知電圧Vsenを発生する。ここで、感知電圧Vsenは電源電圧Vddより低い電圧(例えば、1.6Vの電源電圧に対して1.3V)である。第1電圧レギュレータ153は二つのインバーター28、36、五つのPMOSトランジスタ29、30、31、35、37、二つの抵抗器38、39及び四つのNMOSトランジスタ32、33、34、40を含み、図4に示したように連結されている。
【0015】
回路動作において、感知区間を示す制御信号SENSEがハイレベルになると、PMOSトランジスタ29はインバーター28を通じて伝達される制御信号SENSEによってターンオンされる。ターンオンされたトランジスタ29を通じて電源電圧Vddがトランジスタ29〜34で構成される差動増幅器(または電圧比較器)に供給される。差動増幅器が動作することによって、V1の電圧が基準電圧Vrefと比較される。差動増幅器の初期動作区間では、基準電圧VrefがV1の電圧より高いので、PMOSトランジスタ35はターンオンされる。したがって、Vsenの電圧は徐々に増加し、差動増幅器の動作によって目標電圧に到達する。さらに具体的に説明すると、次の通りである。Vsenの電圧が目標電圧より低ければ、V1の電圧が入力される差動増幅器の動作によってV2の電圧はさらに減少してPMOSトランジスタ35が更に強く導通する。一方、Vsenの電圧が目標電圧より高くなると、V1の電圧が高くなる。これはV2の電圧が増加し、その結果、PMOSトランジスタ35の弱く導通してVsenの電圧が減少するからである。上述の動作の反復によりVsenの電圧は目標電圧を有する。
【0016】
図1に示したように、第2電圧レギュレータ154には、電荷ポンプ152で生成される高電圧Vpumpと基準電圧発生回路151で生成される基準電圧Vrefが共に供給される。第2電圧レギュレータ154はプリチャージ区間を示す制御信号PRECHARGEに応答してプリチャージ電圧Vpreを発生する。ここで、プリチャージ電圧Vpreは電源電圧Vddより高い電圧(例えば、1.6Vの電源電圧に対して2.1V)である。第2電圧レギュレータ154は二つのインバーター41、49、五つのPMOSトランジスタ42、43、44、48、50、二つの抵抗器51、52、及び四つのNMOSトランジスタ45、46、47、53を含み、図5に示したように連結されている。
【0017】
回路動作において、プリチャージ区間を示す制御信号PRECHARGEがハイレベルになると、PMOSトランジスタ42はインバーター41を通じて伝達される制御信号PRECHARGEによってターンオンされる。ターンオンされたトランジスタ42を通じて電荷ポンプ152から供給される高電圧Vpumpがトランジスタ42〜47で構成される差動増幅器に供給される。差動増幅器が動作することによって、V3の電圧が基準電圧Vrefと比較される。差動増幅器の初期動作の区間では、基準電圧VrefがV3の電圧より高いので、PMOSトランジスタ48はターンオンされる。したがって、Vpreの電圧は徐々に増加し、作動増幅器の動作によって、目標電圧に到達する。さらに具体的に説明すると、次の通りである。Vpreの電圧が目標電圧より低ければ、V3の電圧が入力される差動増幅器の動作によってV4の電圧はさらに減少してPMOSトランジスタ48が更に強く導通する。一方、Vpreの電圧が目標電圧より高くなれば、V3の電圧が高くなる。これはV4の電圧が増加し、その結果、PMOSトランジスタ48が弱く導通して、Vpreの電圧が減少するからである。上述の動作の反復によりVpreの電圧は目標電圧を有する。
【0018】
以上の説明から分かるように、NMOSトランジスタ10または11のゲートに印加される制御信号BL_SHUTOFF_eまたはBL_SHUTOFF_oはバイアス回路150で生成される電圧Vpre、GNDまたはVsenを有する。すなわち、読み出し動作のプリチャージ区間の間、またはプリチャージ区間を知らせる制御信号PRECHARGEがハイレベルに維持される間では、第1電圧発生器を構成する基準電圧発生回路151、電荷ポンプ152及び第2電圧レギュレータ154を通じて電源電圧Vddより高いプリチャージ電圧Vpreが生成される。そのように生成される電圧Vpreはスイッチ回路140を通じて選択されたビットラインのNMOSトランジスタに連結された信号ラインBL_SHUTOFF_e/oにロードされる。この時に、選択されなかったビットラインのNMOSトランジスタに連結された信号ラインはスイッチ回路140を通じて接地電圧を有する。読み出し動作の感知区間の間、または感知区間を知らせる制御信号SENSEがハイレベルに維持される間では、第2電圧発生器を構成する基準電圧発生回路151及び第1電圧レギュレータ153を通じて電源電圧Vddより低い感知電圧Vsenが生成される。そのように生成される電圧Vsenはスイッチ回路140を通じて選択されたビットラインのNMOSトランジスタに連結された信号ラインBL_SHUTOFF_e/oにロードされる。この時に、選択されなかったビットラインのNMOSトランジスタに連結された信号ラインは接地電圧を有する。
【0019】
ビットラインプリチャージ区間では、NMOSトランジスタ10または11のゲート電圧が電源電圧Vddより高いので、選択されたビットラインは短時間で相対的に高い電圧にプリチャージされうる。これはメモリセルのドレイン−ソース電圧が相対的に増加するからである。メモリセルのドレイン−ソース電圧が増加することによって、メモリセルを通じて流れるセル電流が増加する。これはビットラインの電圧がディベロップされるのにかかる時間が相対的に短縮されることを意味する。その結果、動作電圧が低くなることによって、読み出し時間が増加することを防止することができる。
【0020】
図6は本発明による不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。本実施形態に係る不揮発性半導体メモリ装置の読み出し動作について参照図面に基づいて、以下、詳細に説明される。説明の便宜上、ビットラインBLeが選択され、ビットラインBLoが選択されないと仮定して、信号ラインBL_SHUTOFF_eがスイッチ回路140を通じてバイアス回路150の出力電圧から供給され、信号ラインBL_SHUTOFF_oがスイッチ回路140を通じて接地されると仮定する。
【0021】
読み出し動作を知らせる制御信号RD_ENがローレベルからハイレベルに遷移すると同時に、基準電圧発生回路151を活性化させるために制御信号REF_ENがローレベルからハイレベルに遷移する。基準電圧発生回路151は制御信号REF_ENのローからハイへの遷移に応答して基準電圧Vref(この実施形態では、約0.9V)を発生する。電荷ポンプ152は制御信号RD_ENのローからハイへの遷移時に、発振信号PUMP_OSCに応答して高電圧Vpump(この実施形態では、約5V)を発生する。これと同時に、ビットラインBLe、BLoは共に0Vに放電される。すなわち、電圧供給ラインVirtual_Powerには0Vの電圧が供給され、信号ラインVBLe、VBLoには電源電圧Vddが供給されることによって、ビットラインBLe、BLoは0Vの電圧供給ラインVirtual_Powerに電気的に連結される。したがって、ビットラインBLe、BLoは共に0Vに放電される。
【0022】
この実施形態において、図6に示したように、NMOSトランジスタ12のゲートに印加されるVBLe信号は所定の時間の間ハイに維持される一方、NMOSトランジスタ13のゲートに印加されるVBLo信号は続けてハイに維持される。これは選択されなかったビットラインBLoが読み出し動作の間では、接地電圧GNDを有することを意味する。以後、読み出されるデータを貯蔵するために、ページバッファ回路130のラッチLATの第1ラッチノードND1がハイレベルの電源電圧Vddを有するように、第2ラッチノードND2が0Vに放電される。例えば、データラインDLを0Vに維持した状態で列選択信号YAi、YBiをハイに活性化させることによって、第2ラッチノードND2が0Vに放電される。
【0023】
上述の動作が完了すると、次の段階を通じて選択されたメモリセルのデータが読み出される。第1段階は、選択されたビットラインBLeを充電するプリチャージ段階であり、第2段階は、選択されたビットラインBLeの電圧レベルがメモリセルの状態に従って減少、またはそのまま維持されるディベロップ段階であり、第3段階は、選択されたビットラインBLeの電圧を感知する感知段階である。
【0024】
先ず、選択されたビットラインBLeを所定の電圧に充電するために、制御信号SO_PREはハイレベルからローレベルに遷移し、その結果、感知ノードSOがPMOSトランジスタ17を通じて電源電圧Vddに充電される。これと同時に、プリチャージ区間を知らせる制御信号PRECHARGEがローレベルからハイレベルに遷移する。制御信号PRECHARGEは所定の時間の間、ハイレベルに維持される。制御信号PRECHARGEがハイレベルになることによって、第2電圧レギュレータ154は電荷ポンプ152からの高電圧Vpumpを利用して電源電圧Vdd(例えば、1.6V)より高いプリチャージ電圧Vpre(例えば、2.1V)を発生する。そのように生成された電圧Vpreはスイッチ回路140を通じて信号ラインBL_SHUTOFF_eに伝達される。NMOSトランジスタ10は電圧Vpreを有する制御信号BL_SHUTOFF_eによってターンオンされ、ターンオンされたトランジスタ10を通じて感知ノードSOからビットラインBLeに所定の電流が供給される。ビットラインBLeのプリチャージ電圧はトランジスタ10のゲート電圧でトランジスタ10のしきい値電圧を引いた電圧になる。例えば、NMOSトランジスタ10のしきい値電圧Vthが0.6Vであると仮定すれば、ビットラインBLeのプリチャージ電圧は1.5V(Vpre−Vth=2.1V−0.6V)になる。
【0025】
制御信号PRECHARGEがハイレベルからローレベルに遷移することによって、第2電圧レギュレータ154は非活性化される。この時に、上述のように、信号ラインBL_SHUTOFF_eはスイッチ回路140を通じて0Vを有し、その結果、プリチャージされたビットラインBLeは感知ノードSOと電気的に切断される。このような条件で、選択されたビットラインBLeに連結されたメモリセルのオン/オフ状態に従ってビットラインBLe電圧が減少、またはそのまま維持される。選択されたメモリセルが“0”データを貯蔵している場合では、メモリセルはオフ状態になり、図6の実線で表示したように、ビットラインBLeのプリチャージ電圧1.5Vはそのまま維持される。選択されたメモリセルが“1”データを貯蔵している場合では、メモリセルはオン状態になり、プリチャージ電圧1.5Vを有するビットラインBLeはオン状態のメモリセルを通じて接地される。すなわち、ビットラインBLeのプリチャージ電圧は、図6の点線で示したように、1.5Vで接地電圧GNDに向けて徐々に低くなる。このようなディベロップ過程を通じて選択されたビットラインBLeの電圧レベルが決められる。
【0026】
図6に示したように、ビットラインBLeのディベロップ過程が完了すると、感知区間を知らせる制御信号SENSEがローレベルからハイレベルに遷移する。第1電圧レギュレータ153はハイレベルの制御信号SENSEに応答して電源電圧Vdd(例えば、1.6V)より低い感知電圧Vsen(例えば、1.3V)を発生する。そのように生成された電圧Vsenはスイッチ回路140を通じて信号ラインBL_SHUTOFF_eに伝達される。NMOSトランジスタ10は電圧Vsenを有する制御信号BL_SHUTOFF_eによってターンオンされる。この時に、NMOSトランジスタ10はビットラインBLeの電圧に従ってターンオンまたはターンオフされる。
【0027】
オフ状態のメモリセルがビットラインBLeに連結される場合に、ビットラインBLeは初期にプリチャージ電圧を有する。感知ノードSOが電源電圧Vddを有し、ビットラインBLeが約1.5Vの電圧を有し、NMOSトランジスタ10のゲート電圧が1.3Vであるので、NMOSトランジスタ10はシャットオフされる。結果的に、感知ノードSOの電圧は、図6の実線で示したように、電源電圧に維持される。一方、オン状態のメモリセルがビットラインBLeに連結される場合に、ビットラインBLeの電圧は初期にプリチャージされた電圧で徐々に低くなるので、NMOSトランジスタ10はターンオンされる。結果的に、感知ノードSOの電圧は、図6の点線で示したように、電源電圧Vddから接地電圧に向けて徐々に低くなる。
【0028】
前者の場合に、感知ノードSOが電源電圧Vddに維持されるので、NMOSトランジスタ14がターンオンされる。制御信号PB_LATがパルス形態で活性化されることによって、第1ラッチノードND1はターンオンされたトランジスタ14、15を通じて接地電圧GNDと連結される。後者の場合に、感知ノードSOがトランジスタ14のしきい値電圧より低くなるので、NMOSトランジスタ14はターンオフされる。制御信号PB_LATがパルス形態で活性化されても、第1ラッチノードND1は初期に設定された電圧Vddに維持される。このような過程を通じてメモリセルに貯蔵されたデータが感知及びラッチされる。そのように感知及びラッチされたデータは、最終的に、列ゲート回路160を通じてデータラインDLに伝達される。
【0029】
以上のように、本実施形態に係る回路の構成及び動作を上述の説明及び図面に従って図示したが、これは一例を挙げて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能なことはもちろんである。例えば、一つのビットラインに一つのページバッファ回路が連結される構造を有する半導体メモリ装置にも図1に示したバイアス回路が適用されうる。
【0030】
【発明の効果】
上述のように、ビットラインプリチャージ区間で、ビットラインと感知回路との間に連結されたNMOSトランジスタのゲート電圧を電源電圧Vddより高く設定することによって、選択されたビットラインは短時間で相対的に高い電圧にプリチャージされうる。これによってメモリ装置が低い電源電圧で動作する時でも、メモリセルのドレイン−ソース電圧が相対的に増加する。メモリセルのドレイン−ソース電圧が増加することによって、メモリセルを通じて流れるセル電流が増加する。これはビットラインの電圧がディベロップされるのにかかる時間が相対的に短縮されることを意味する。結果として、電源電圧が低くなることによって、読み出し時間が増加することを防止することができる。
【図面の簡単な説明】
【図1】本発明による不揮発性半導体メモリ装置のブロック図である。
【図2】図1に示した基準電圧発生回路の望ましい実施形態である。
【図3】図1に示した電荷ポンプ回路の望ましい実施形態である。
【図4】図1に示した第1電圧レギュレータ回路の望ましい実施形態である。
【図5】図1に示した第2電圧レギュレータ回路の望ましい実施形態である。
【図6】本発明による不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。
【符号の説明】
100 不揮発性半導体メモリ装置
110 メモリセルアレイ
120 ビットライン選択及びバイアス回路
130 ページバッファ回路
140 スイッチ回路
150 バイアス回路
160 列ゲート回路

Claims (7)

  1. メモリセルに連結されるビットラインと、
    前記メモリセルに貯蔵されるデータを感知する感知回路と、
    前記ビットラインと前記感知回路との間に連結され、所定のバイアス信号によって制御されるトランジスタと、
    読み出し動作を知らせる制御信号に応答して前記バイアス信号を発生するバイアス回路と、
    を含み、前記バイアス回路は、前記読み出し動作のプリチャージ区間の間では、電源電圧より高い第1電圧を有する前記バイアス信号を発生し、前記第1電圧は、ビットラインプリチャージ時間を減少する電圧であることを特徴とする不揮発性半導体メモリ装置。
  2. 前記バイアス回路は、
    前記バイアス信号を出力するための出力端子と、
    前記出力端子に連結され、前記プリチャージ区間を知らせる第1フラグ信号に応答して前記電源電圧より高い前記第1電圧を発生する第1電圧発生部と、
    前記出力端子に連結され、前記感知区間を知らせる第2フラグ信号に応答して前記電源電圧より低い前記第2電圧を発生する第2電圧発生部と、
    を含み、前記第1電圧及び前記第2電圧は、各々の前記出力端子に伝達されることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
  3. メモリセルに連結されるビットラインと、
    前記メモリセルに貯蔵されるデータを感知する感知回路と、
    前記ビットラインと前記感知回路との間に連結され、所定のバイアス電圧によって制御されるトランジスタと、
    読み出し動作を知らせる制御信号に応答してバイアス電圧を発生するバイアス回路と、
    を含み、前記バイアス回路は、電源電圧が供給され、前記電源電圧より低い基準電圧を発生する基準電圧発生器と、前記電源電圧が供給され、前記電源電圧より高い高電圧を発生する電荷ポンプと、前記基準電圧と前記電源電圧が供給され、感知区間を知らせる第1フラグ信号に応答して前記バイアス電圧として前記電源電圧より低い第1電圧を発生する第1電圧レギュレータと、前記基準電圧、前記電源電圧、及び前記高電圧が供給され、プリチャージ区間を知らせる第2フラグ信号に応答して前記バイアス電圧として前記電源電圧より高い第2電圧を発生する第2電圧レギュレータと、を含み、
    前記第1電圧は、ビットラインプリチャージ時間を減少する電圧であることを特徴とする不揮発性半導体メモリ装置。
  4. 前記バイアス電圧は、前記読み出し動作のディベロップ区間の間では、接地電圧を有することを特徴とする請求項3に記載の不揮発性半導体メモリ装置。
  5. 複数のワードライン、複数のビットライン対、及び前記ワードラインと前記ビットラインとの交差領域に配列された複数のメモリセルを具備したメモリセルアレイと、
    前記ビットライン対に各々連結され、各々が対応する対のビットラインのうちいずれか一つを選択する複数のビットライン選択及びバイアス回路と、
    前記ビットライン選択及びバイアス回路に各々対応し、対応するビットライン選択及びバイアス回路によって選択されたビットラインを通じて前記メモリセルアレイからデータを読み出すページバッファ回路と、
    前記各ビットライン選択及びバイアス回路は対応する対のビットラインのうち第1ビットラインと対応するページバッファ回路の間に連結される第1トランジスタと、
    対応する対のビットラインのうち第2ビットラインと前記対応するページバッファ回路の間に連結される第2トランジスタと、読み出し動作の間にバイアス電圧を発生するバイアス回路と、
    前記バイアス電圧が供給され、前記各ビットライン選択及びバイアス回路の第1及び第2トランジスタを各々制御するための第1及び第2バイアス信号を出力するスイッチ回路と、
    を含み、前記スイッチ回路は、前記読み出し動作の間では、前記第1及び第2バイアス信号のうちいずれか一つに前記バイアス電圧をロードし、前記バイアス回路は、前記読み出し動作のプリチャージ区間の間では、電源電圧より高い第2電圧を有する前記バイアス電圧を発生し、前記第1電圧は、ビットラインプリチャージ時間を減少する電圧であることを特徴とする不揮発性半導体メモリ装置。
  6. 前記バイアス回路は、
    前記電源電圧が供給され、前記電源電圧より低い基準電圧を発生する基準電圧発生器と、
    前記電源電圧が供給され、前記電源電圧より高い高電圧を発生する電荷ポンプと、
    前記基準電圧と前記電源電圧が供給され、前記感知区間を知らせる第1フラグ信号に応答して前記バイアス電圧として前記電源電圧より低い前記第1電圧を発生する第1電圧レギュレータと、
    前記基準電圧、前記電源電圧、及び前記高電圧が供給され、前記プリチャージ区間を知らせる第2フラグ信号に応答して前記バイアス電圧として前記電源電圧より高い前記第2電圧を発生する第2電圧レギュレータと、
    を含むことを特徴とする請求項5に記載の不揮発性半導体メモリ装置。
  7. 前記スイッチ回路は、前記読み出し動作のディベロップ区間の間では、前記各ビットライン選択及びバイアス回路の第1及び第2トランジスタを各々制御するために第1及び第2バイアス信号がローレベルにすることを特徴とする請求項5に記載の不揮発性半導体メモリ装置。
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