JPH1117010A - 半導体装置およびそのレーザーヒューズトリミング方法 - Google Patents
半導体装置およびそのレーザーヒューズトリミング方法Info
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- JPH1117010A JPH1117010A JP16921897A JP16921897A JPH1117010A JP H1117010 A JPH1117010 A JP H1117010A JP 16921897 A JP16921897 A JP 16921897A JP 16921897 A JP16921897 A JP 16921897A JP H1117010 A JPH1117010 A JP H1117010A
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- fuse element
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Abstract
(57)【要約】
【課題】 半導体装置の冗長回路の活性化のために切断
されるヒューズ素子のヒューズ上の保護膜の膜厚がロッ
ト間で不可避的にばらつくため、ヒューズ素子のレーザ
ーヒューズトリミングが適切に行われないなどの課題が
あった。 【解決手段】 冗長回路５，６の活性化のために切断さ
れる第１ヒューズ素子７，８の切断前に、前記第１ヒュ
ーズ素子７，８と異なる位置に配置されたチェック用の
第２ヒューズ素子１をレーザーヒューズトリミングによ
り切断して切断状況を電気的に確認することにより前記
第１ヒューズ素子７，８の切断条件の最適化を行う。
されるヒューズ素子のヒューズ上の保護膜の膜厚がロッ
ト間で不可避的にばらつくため、ヒューズ素子のレーザ
ーヒューズトリミングが適切に行われないなどの課題が
あった。 【解決手段】 冗長回路５，６の活性化のために切断さ
れる第１ヒューズ素子７，８の切断前に、前記第１ヒュ
ーズ素子７，８と異なる位置に配置されたチェック用の
第２ヒューズ素子１をレーザーヒューズトリミングによ
り切断して切断状況を電気的に確認することにより前記
第１ヒューズ素子７，８の切断条件の最適化を行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に冗長回路を活性化するためにヒューズ素子に対して
レーザーヒューズトリミングが行われる半導体装置、お
よびそのレーザーヒューズトリミング方法に関する。
特に冗長回路を活性化するためにヒューズ素子に対して
レーザーヒューズトリミングが行われる半導体装置、お
よびそのレーザーヒューズトリミング方法に関する。
【０００２】
【従来の技術】図５は、従来のレーザーヒューズトリミ
ング方法が実施される半導体メモリ装置の構成図であ
り、図において、２はこの半導体メモリ装置の正規回路
領域、３はこの半導体メモリ装置の正規回路領域に関わ
らない領域、４は正規メモリセル群、５は冗長ビット
線、６は冗長ワード線、７は冗長ビット線活性回路、８
は冗長ワード線活性回路である。
ング方法が実施される半導体メモリ装置の構成図であ
り、図において、２はこの半導体メモリ装置の正規回路
領域、３はこの半導体メモリ装置の正規回路領域に関わ
らない領域、４は正規メモリセル群、５は冗長ビット
線、６は冗長ワード線、７は冗長ビット線活性回路、８
は冗長ワード線活性回路である。
【０００３】一般に半導体メモリ装置のメモリセル領域
には、第５図に示すように、正規メモリセル群４内の不
良メモリセルを含むビット線を救済するための冗長ビッ
ト線５、または正規メモリセル群４内の不良メモリセル
を含むワード線を救済するための冗長ワード線６が用意
されている。
には、第５図に示すように、正規メモリセル群４内の不
良メモリセルを含むビット線を救済するための冗長ビッ
ト線５、または正規メモリセル群４内の不良メモリセル
を含むワード線を救済するための冗長ワード線６が用意
されている。
【０００４】この冗長ビット線５または冗長ワード線６
を使用する際には、正規ビット線選択回路または正規ワ
ード線選択回路とは別に設けられている冗長ビット線活
性回路７または冗長ワード線活性回路８の活性化信号を
生成する必要がある。この活性化信号生成のために一般
に用いられている方法として、ヒューズ素子を用いた方
法がある。このヒューズ素子のヒューズ部を切断するこ
とにより前記冗長ビット線活性回路７または前記冗長ワ
ード線活性回路８が活性化される。そして、その際にヒ
ューズ部を切断する方法として、レーザーを用いた方法
が一般によく知られている。（以下、この切断工程をレ
ーザーヒューズトリミングと称する。）
を使用する際には、正規ビット線選択回路または正規ワ
ード線選択回路とは別に設けられている冗長ビット線活
性回路７または冗長ワード線活性回路８の活性化信号を
生成する必要がある。この活性化信号生成のために一般
に用いられている方法として、ヒューズ素子を用いた方
法がある。このヒューズ素子のヒューズ部を切断するこ
とにより前記冗長ビット線活性回路７または前記冗長ワ
ード線活性回路８が活性化される。そして、その際にヒ
ューズ部を切断する方法として、レーザーを用いた方法
が一般によく知られている。（以下、この切断工程をレ
ーザーヒューズトリミングと称する。）
【０００５】次に、従来のレーザーヒューズトリミング
の方法を第６図のフローチャートを用いて説明する。は
じめに、前記冗長ビット線活性回路７または前記冗長ワ
ード線活性回路８と前記不良ビットを含む正規ビット線
または前記不良ビットを含む正規ワード線とを置換する
ため、前記冗長ビット線活性回路７または前記冗長ワー
ド線活性回路８内の所望のヒューズに対してレーザーヒ
ューズトリミングを行う（ステップＳ６１）。
の方法を第６図のフローチャートを用いて説明する。は
じめに、前記冗長ビット線活性回路７または前記冗長ワ
ード線活性回路８と前記不良ビットを含む正規ビット線
または前記不良ビットを含む正規ワード線とを置換する
ため、前記冗長ビット線活性回路７または前記冗長ワー
ド線活性回路８内の所望のヒューズに対してレーザーヒ
ューズトリミングを行う（ステップＳ６１）。
【０００６】次に、外観検査工程において正常にヒュー
ズ切断ができているかどうかの判定を行う（ステップＳ
６２）。外観検査工程において正常にヒューズ切断がで
きていなかったと判定された場合には、再度レーザーヒ
ューズトリミングを実施することが可能かの判定を行う
（ステップＳ６３）。ここで、実施可能と判定された場
合にはステップＳ６１に戻って再度レーザーヒューズト
リミングを行う。また、実施不可能と判定された場合は
不良品となる。
ズ切断ができているかどうかの判定を行う（ステップＳ
６２）。外観検査工程において正常にヒューズ切断がで
きていなかったと判定された場合には、再度レーザーヒ
ューズトリミングを実施することが可能かの判定を行う
（ステップＳ６３）。ここで、実施可能と判定された場
合にはステップＳ６１に戻って再度レーザーヒューズト
リミングを行う。また、実施不可能と判定された場合は
不良品となる。
【０００７】ステップＳ６２の外観検査工程において正
常にヒューズ切断ができていると判定された場合には、
次工程である半導体装置のウェハー上での電気的動作確
認工程（以下、ウェハーテスト工程と称する。）におい
て、所望の前記不良ビットを含む正規ビット線または前
記不良ビットを含む正規ワード線が前記の冗長ビット線
５または冗長ワード線６と置換され正常に動作している
かを確認することにより、ヒューズ切断が正常に実行さ
れたかを最終確認する（ステップＳ６４）。
常にヒューズ切断ができていると判定された場合には、
次工程である半導体装置のウェハー上での電気的動作確
認工程（以下、ウェハーテスト工程と称する。）におい
て、所望の前記不良ビットを含む正規ビット線または前
記不良ビットを含む正規ワード線が前記の冗長ビット線
５または冗長ワード線６と置換され正常に動作している
かを確認することにより、ヒューズ切断が正常に実行さ
れたかを最終確認する（ステップＳ６４）。
【０００８】なお、もちろん前記のヒューズ素子切断確
認工程は、前記の冗長ビット線活性回路または冗長ワー
ド線活性回路のレーザーヒューズトリミングのみに限定
されることではなく、さまざまな半導体装置の冗長回路
内のヒューズトリミングにおいて同様の確認工程が用い
られている。
認工程は、前記の冗長ビット線活性回路または冗長ワー
ド線活性回路のレーザーヒューズトリミングのみに限定
されることではなく、さまざまな半導体装置の冗長回路
内のヒューズトリミングにおいて同様の確認工程が用い
られている。
【０００９】
【発明が解決しようとする課題】従来の半導体装置のレ
ーザーヒューズトリミング方法におけるヒューズ切断状
態の判定は、上述のように、実際のヒューズ切断後に外
観検査工程により行っており、直接これを電気的に確認
する方法はなかった。そして、この外観検査工程は外観
のみの検査であるため、実際にはヒューズ切断が正常に
できていないものに対してヒューズ切断ができていると
誤判定してしまう可能性があり、このように誤判定をし
た場合には、正常にヒューズ切断ができていなかった半
導体装置が再レーザーヒューズトリミングされずに次工
程のウェハーテスト工程に進み、ここでヒューズ切断起
因による不良品と判定されてしまうという課題があっ
た。
ーザーヒューズトリミング方法におけるヒューズ切断状
態の判定は、上述のように、実際のヒューズ切断後に外
観検査工程により行っており、直接これを電気的に確認
する方法はなかった。そして、この外観検査工程は外観
のみの検査であるため、実際にはヒューズ切断が正常に
できていないものに対してヒューズ切断ができていると
誤判定してしまう可能性があり、このように誤判定をし
た場合には、正常にヒューズ切断ができていなかった半
導体装置が再レーザーヒューズトリミングされずに次工
程のウェハーテスト工程に進み、ここでヒューズ切断起
因による不良品と判定されてしまうという課題があっ
た。
【００１０】このようなヒューズ切断不良の主な原因
は、半導体装置のヒューズ上の保護膜の膜厚がロット間
でばらつくためにレーザーヒューズトリミング装置のレ
ーザーパワーが前記保護膜の膜厚に対して時として不十
分となることがあるためであるが、この保護膜の膜厚の
ばらつきは製造上避けられないものである。
は、半導体装置のヒューズ上の保護膜の膜厚がロット間
でばらつくためにレーザーヒューズトリミング装置のレ
ーザーパワーが前記保護膜の膜厚に対して時として不十
分となることがあるためであるが、この保護膜の膜厚の
ばらつきは製造上避けられないものである。
【００１１】また反対に、不十分なレーザーヒューズト
リミングを避けるために過度のレーザーパワーを与える
と、レーザーヒューズトリミングは確実に行えるもの
の、周辺回路や基板に対してダメージを与えてしまう可
能性があり、レーザーパワーの適正な設定が困難である
などの課題があった。
リミングを避けるために過度のレーザーパワーを与える
と、レーザーヒューズトリミングは確実に行えるもの
の、周辺回路や基板に対してダメージを与えてしまう可
能性があり、レーザーパワーの適正な設定が困難である
などの課題があった。
【００１２】この発明は上記課題を解決するためのもの
であり、冗長回路の活性化用のヒューズ素子のヒューズ
およびその保護膜の膜厚にロット間のばらつきが存在し
ても、適正なレーザーパワーにより確実かつ適切に前記
ヒューズ素子のヒューズ切断を行うことが可能な半導体
装置およびそのレーザーヒューズトリミング方法を提供
することを目的とする。
であり、冗長回路の活性化用のヒューズ素子のヒューズ
およびその保護膜の膜厚にロット間のばらつきが存在し
ても、適正なレーザーパワーにより確実かつ適切に前記
ヒューズ素子のヒューズ切断を行うことが可能な半導体
装置およびそのレーザーヒューズトリミング方法を提供
することを目的とする。
【００１３】
【課題を解決するための手段】請求項１記載のレーザー
ヒューズトリミング方法は、冗長回路の活性化用の第１
ヒューズ素子の切断前に、前記第１ヒューズ素子と異な
る位置に配置されたチェック用の第２ヒューズ素子をレ
ーザーヒューズトリミングにより切断して切断状況を電
気的に確認することにより前記第１ヒューズ素子の切断
条件の最適化を行うものである。
ヒューズトリミング方法は、冗長回路の活性化用の第１
ヒューズ素子の切断前に、前記第１ヒューズ素子と異な
る位置に配置されたチェック用の第２ヒューズ素子をレ
ーザーヒューズトリミングにより切断して切断状況を電
気的に確認することにより前記第１ヒューズ素子の切断
条件の最適化を行うものである。
【００１４】請求項２記載のレーザーヒューズトリミン
グ方法は、半導体装置が備える冗長回路の活性化のため
に切断される第１ヒューズ素子の切断条件チェック用の
第２ヒューズ素子をレーザーヒューズトリミングにより
切断する第２ヒューズ素子切断工程と、前記第２ヒュー
ズ素子の切断状況を電気的に確認する第２ヒューズ素子
切断確認工程と、前記第２ヒューズ素子切断確認工程の
結果に従って前記第１ヒューズ素子に対するレーザーヒ
ューズトリミングの条件を設定する条件設定工程と、前
記条件設定工程において設定された条件により前記第１
ヒューズ素子をレーザーヒューズトリミングにより切断
する第１ヒューズ素子切断工程とを備えたものである。
グ方法は、半導体装置が備える冗長回路の活性化のため
に切断される第１ヒューズ素子の切断条件チェック用の
第２ヒューズ素子をレーザーヒューズトリミングにより
切断する第２ヒューズ素子切断工程と、前記第２ヒュー
ズ素子の切断状況を電気的に確認する第２ヒューズ素子
切断確認工程と、前記第２ヒューズ素子切断確認工程の
結果に従って前記第１ヒューズ素子に対するレーザーヒ
ューズトリミングの条件を設定する条件設定工程と、前
記条件設定工程において設定された条件により前記第１
ヒューズ素子をレーザーヒューズトリミングにより切断
する第１ヒューズ素子切断工程とを備えたものである。
【００１５】請求項３記載の半導体装置は、半導体装置
中の不良を有した回路を救済するための冗長回路と、前
記冗長回路の活性化のために切断される第１ヒューズ素
子と、前記第１ヒューズ素子と異なる位置に配置された
前記第１ヒューズ素子の切断条件チェック用の第２ヒュ
ーズ素子とを備えたものである。
中の不良を有した回路を救済するための冗長回路と、前
記冗長回路の活性化のために切断される第１ヒューズ素
子と、前記第１ヒューズ素子と異なる位置に配置された
前記第１ヒューズ素子の切断条件チェック用の第２ヒュ
ーズ素子とを備えたものである。
【００１６】請求項４記載の半導体装置は、前記第２ヒ
ューズ素子が、前記第１ヒューズ素子のヒューズ部と同
様の構成のヒューズ部と、このヒューズ部の両側にこれ
と電気的に接続された電極パッドとを有するようにした
ものである。
ューズ素子が、前記第１ヒューズ素子のヒューズ部と同
様の構成のヒューズ部と、このヒューズ部の両側にこれ
と電気的に接続された電極パッドとを有するようにした
ものである。
【００１７】請求項５記載の半導体装置は、前記第２ヒ
ューズ素子を複数備えたものである。
ューズ素子を複数備えたものである。
【００１８】請求項６記載の半導体装置は、前記第２ヒ
ューズ素子を前記第１ヒューズ素子の近傍に設けたもの
である。
ューズ素子を前記第１ヒューズ素子の近傍に設けたもの
である。
【００１９】請求項７記載の半導体装置は、前記第２ヒ
ューズ素子を半導体装置の特性チェック用パターンの電
極パッド間に亘って設けたものである。
ューズ素子を半導体装置の特性チェック用パターンの電
極パッド間に亘って設けたものである。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。 実施の形態１．図１はこの発明によるレーザーヒューズ
トリミング方法が実施される半導体装置の一例としての
半導体メモリ装置を示す構成図であり、図において、１
はレーザーヒューズトリミングチェックパターン（第２
ヒューズ素子）、２はこの半導体メモリ装置の正規回路
領域、３はこの半導体メモリ装置の正規回路領域に関わ
らない領域、４は正規メモリセル群、５は冗長ビット線
（冗長回路）、６は冗長ワード線（冗長回路）、７は冗
長ビット線活性回路（第１ヒューズ素子）、８は冗長ワ
ード線活性回路（第１ヒューズ素子）である。本実施の
形態１の半導体メモリ装置には、装置内の正規回路領域
に関わらない領域３内にレーザーヒューズトリミングチ
ェックパターン１が設けられている。
て図面を参照して詳細に説明する。 実施の形態１．図１はこの発明によるレーザーヒューズ
トリミング方法が実施される半導体装置の一例としての
半導体メモリ装置を示す構成図であり、図において、１
はレーザーヒューズトリミングチェックパターン（第２
ヒューズ素子）、２はこの半導体メモリ装置の正規回路
領域、３はこの半導体メモリ装置の正規回路領域に関わ
らない領域、４は正規メモリセル群、５は冗長ビット線
（冗長回路）、６は冗長ワード線（冗長回路）、７は冗
長ビット線活性回路（第１ヒューズ素子）、８は冗長ワ
ード線活性回路（第１ヒューズ素子）である。本実施の
形態１の半導体メモリ装置には、装置内の正規回路領域
に関わらない領域３内にレーザーヒューズトリミングチ
ェックパターン１が設けられている。
【００２１】図２は図１に示したレーザーヒューズトリ
ミングチェックパターン１の構成図であり、冗長ビット
線活性回路７および冗長ワード線活性回路８内のヒュー
ズと同様の構成のヒューズ９（ヒューズ部）の両端に電
極パッド１０が設けられ、ヒューズ９と電極パッド１０
とが電気的に接続されている。
ミングチェックパターン１の構成図であり、冗長ビット
線活性回路７および冗長ワード線活性回路８内のヒュー
ズと同様の構成のヒューズ９（ヒューズ部）の両端に電
極パッド１０が設けられ、ヒューズ９と電極パッド１０
とが電気的に接続されている。
【００２２】なお、このレーザーヒューズトリミングチ
ェックパターン１は、図１に示したように同一ウェハー
内に形成される複数の半導体メモリ装置に対してそれぞ
れ１個ずつ設けても、また各半導体メモリ装置毎に複数
ずつ設けてもよい。
ェックパターン１は、図１に示したように同一ウェハー
内に形成される複数の半導体メモリ装置に対してそれぞ
れ１個ずつ設けても、また各半導体メモリ装置毎に複数
ずつ設けてもよい。
【００２３】図１においては、レーザーヒューズトリミ
ングチェックパターン１を冗長ビット線活性回路７およ
び冗長ワード線活性回路８の近傍に設け、１ロット中に
おいて成膜される冗長ビット線活性回路７，冗長ワード
線活性回路８，およびレーザーヒューズトリミングチェ
ックパターン１の各々のヒューズおよびその保護膜の形
成条件をさらに近くして膜厚等が同等のものとなるよう
にしている。
ングチェックパターン１を冗長ビット線活性回路７およ
び冗長ワード線活性回路８の近傍に設け、１ロット中に
おいて成膜される冗長ビット線活性回路７，冗長ワード
線活性回路８，およびレーザーヒューズトリミングチェ
ックパターン１の各々のヒューズおよびその保護膜の形
成条件をさらに近くして膜厚等が同等のものとなるよう
にしている。
【００２４】次に、実施の形態１の動作について説明す
る。図３はこの実施の形態１によるレーザーヒューズト
リミング方法を示すフローチャートである。
る。図３はこの実施の形態１によるレーザーヒューズト
リミング方法を示すフローチャートである。
【００２５】この実施の形態１においては、冗長ビット
線５または冗長ワード線６の活性化のために切断を行う
べき冗長ビット線活性回路７または冗長ワード線活性回
路８内のヒューズに対してレーザーヒューズトリミング
を行う前に、まず、レーザーヒューズトリミングチェッ
クパターン１に対してレーザーヒューズトリミングを行
う（ステップＳ３１）。次に、このレーザーヒューズト
リミングチェックパターン１の両端に設けた電極パッド
１０に針を当ててテスター等により電気的チェックを行
いヒューズ９の切断が正常にできているかを確認する
（ステップＳ３２）。その結果、ヒューズ９の切断が正
常にできていた場合は、前記冗長ビット線活性回路７ま
たは前記冗長ワード線活性回路８内の所望のヒューズに
対してレーザーヒューズトリミングを行う（ステップＳ
３３）。
線５または冗長ワード線６の活性化のために切断を行う
べき冗長ビット線活性回路７または冗長ワード線活性回
路８内のヒューズに対してレーザーヒューズトリミング
を行う前に、まず、レーザーヒューズトリミングチェッ
クパターン１に対してレーザーヒューズトリミングを行
う（ステップＳ３１）。次に、このレーザーヒューズト
リミングチェックパターン１の両端に設けた電極パッド
１０に針を当ててテスター等により電気的チェックを行
いヒューズ９の切断が正常にできているかを確認する
（ステップＳ３２）。その結果、ヒューズ９の切断が正
常にできていた場合は、前記冗長ビット線活性回路７ま
たは前記冗長ワード線活性回路８内の所望のヒューズに
対してレーザーヒューズトリミングを行う（ステップＳ
３３）。
【００２６】一方、前記レーザーヒューズトリミングチ
ェックパターン１において前記ヒューズ９が正常に切断
できていなかった場合は、レーザーヒューズトリミング
装置のレーザーパワーを見直し変更して（ステップＳ３
４）、再度、先に使用したものとは別のレーザーヒュー
ズトリミングチェックパターン１においてレーザーヒュ
ーズトリミング（ステップＳ３５）及び電気的チェック
（ステップＳ３６）を行う。最終的にレーザーヒューズ
トリミングチェックパターン１においてヒューズが正常
に切断されることが確認されるまでステップＳ３４から
ステップＳ３６までが繰り返される。以上のような工程
によりレーザーヒューズトリミング装置のレーザーパワ
ー等の条件の最適化を行うことができる。
ェックパターン１において前記ヒューズ９が正常に切断
できていなかった場合は、レーザーヒューズトリミング
装置のレーザーパワーを見直し変更して（ステップＳ３
４）、再度、先に使用したものとは別のレーザーヒュー
ズトリミングチェックパターン１においてレーザーヒュ
ーズトリミング（ステップＳ３５）及び電気的チェック
（ステップＳ３６）を行う。最終的にレーザーヒューズ
トリミングチェックパターン１においてヒューズが正常
に切断されることが確認されるまでステップＳ３４から
ステップＳ３６までが繰り返される。以上のような工程
によりレーザーヒューズトリミング装置のレーザーパワ
ー等の条件の最適化を行うことができる。
【００２７】それから、上記の最適化条件により、冗長
ビット線活性回路７または冗長ワード線活性回路８内の
所望のヒューズに対してレーザーヒューズトリミングを
行う（ステップＳ３３）。
ビット線活性回路７または冗長ワード線活性回路８内の
所望のヒューズに対してレーザーヒューズトリミングを
行う（ステップＳ３３）。
【００２８】以後、外観検査工程において正常にヒュー
ズ切断ができているかどうかの判定を行い（ステップＳ
３７）、正常にヒューズ切断ができていなかったと判定
された場合には、再度レーザーヒューズトリミングを実
施することが可能か判定し（ステップＳ３８）、ここ
で、実施可能と判定された場合にはステップＳ３３に戻
って再度レーザーヒューズトリミングを行う。この時の
レーザーパワーは外観検査工程の観察結果等に応じて適
宜低いものとされる。また、ステップＳ３８において実
施不可能と判定された場合は不良品となる。
ズ切断ができているかどうかの判定を行い（ステップＳ
３７）、正常にヒューズ切断ができていなかったと判定
された場合には、再度レーザーヒューズトリミングを実
施することが可能か判定し（ステップＳ３８）、ここ
で、実施可能と判定された場合にはステップＳ３３に戻
って再度レーザーヒューズトリミングを行う。この時の
レーザーパワーは外観検査工程の観察結果等に応じて適
宜低いものとされる。また、ステップＳ３８において実
施不可能と判定された場合は不良品となる。
【００２９】ステップＳ３７の外観検査工程において正
常にヒューズ切断ができていると判定された場合には、
ウェハーテスト工程において動作確認を行うことにより
ヒューズ切断が正常に実行されたかの最終確認を行う
（ステップＳ３９）。
常にヒューズ切断ができていると判定された場合には、
ウェハーテスト工程において動作確認を行うことにより
ヒューズ切断が正常に実行されたかの最終確認を行う
（ステップＳ３９）。
【００３０】なお、上記のようにレーザーヒューズトリ
ミングチェックパターン１に対して再度レーザーヒュー
ズトリミングを行う際には、各半導体メモリ装置毎に１
個ずつレーザーヒューズトリミングチェックパターン１
が設けられている場合には先にレーザーヒューズトリミ
ングを行ったレーザーヒューズトリミングチェックパタ
ーン１と同じパターンを持つ同一ウェハー内の別の半導
体メモリ装置のレーザーヒューズトリミングチェックパ
ターン１に対してヒューズ切断および確認を行い、ま
た、各半導体メモリ装置毎に複数ずつレーザーヒューズ
トリミングチェックパターン１が設けられている場合に
は同一半導体メモリ装置の他のレーザーヒューズトリミ
ングチェックパターン１に対してヒューズ切断および確
認を行うこととなる。
ミングチェックパターン１に対して再度レーザーヒュー
ズトリミングを行う際には、各半導体メモリ装置毎に１
個ずつレーザーヒューズトリミングチェックパターン１
が設けられている場合には先にレーザーヒューズトリミ
ングを行ったレーザーヒューズトリミングチェックパタ
ーン１と同じパターンを持つ同一ウェハー内の別の半導
体メモリ装置のレーザーヒューズトリミングチェックパ
ターン１に対してヒューズ切断および確認を行い、ま
た、各半導体メモリ装置毎に複数ずつレーザーヒューズ
トリミングチェックパターン１が設けられている場合に
は同一半導体メモリ装置の他のレーザーヒューズトリミ
ングチェックパターン１に対してヒューズ切断および確
認を行うこととなる。
【００３１】以上のように、この実施の形態１によれ
ば、冗長ビット線活性回路７および冗長ワード線活性回
路８に対してレーザーヒューズトリミングを行う前に、
レーザーヒューズトリミングチェックパターン１を用い
たレーザーヒューズトリミング条件の最適化を行うよう
にしたため、冗長ビット線活性回路７または冗長ワード
線活性回路８のヒューズおよびその保護膜の膜厚にロッ
ト間のばらつきが存在しても、ロットに適合した適正な
レーザーパワーにより確実かつ適切にヒューズ切断を行
い冗長ビット線５および冗長ワード線６の活性化を行う
ことが可能となる。
ば、冗長ビット線活性回路７および冗長ワード線活性回
路８に対してレーザーヒューズトリミングを行う前に、
レーザーヒューズトリミングチェックパターン１を用い
たレーザーヒューズトリミング条件の最適化を行うよう
にしたため、冗長ビット線活性回路７または冗長ワード
線活性回路８のヒューズおよびその保護膜の膜厚にロッ
ト間のばらつきが存在しても、ロットに適合した適正な
レーザーパワーにより確実かつ適切にヒューズ切断を行
い冗長ビット線５および冗長ワード線６の活性化を行う
ことが可能となる。
【００３２】また、レーザーヒューズトリミングチェッ
クパターン１を複数設けるようにしたため、レーザーヒ
ューズトリミング条件のチェックを複数回繰り返して詳
細に実施することが可能となる。
クパターン１を複数設けるようにしたため、レーザーヒ
ューズトリミング条件のチェックを複数回繰り返して詳
細に実施することが可能となる。
【００３３】さらに、ヒューズ９を冗長ビット線活性回
路７および冗長ワード線活性回路８内のヒューズと同様
の構成とし、レーザーヒューズトリミングチェックパタ
ーン１を冗長ビット線活性回路７および冗長ワード線活
性回路８の近傍に設けたため、各々のヒューズおよびそ
の保護膜を同等のものとしてレーザーヒューズトリミン
グチェックパターン１による条件の最適化を確実なもの
とすることができる。
路７および冗長ワード線活性回路８内のヒューズと同様
の構成とし、レーザーヒューズトリミングチェックパタ
ーン１を冗長ビット線活性回路７および冗長ワード線活
性回路８の近傍に設けたため、各々のヒューズおよびそ
の保護膜を同等のものとしてレーザーヒューズトリミン
グチェックパターン１による条件の最適化を確実なもの
とすることができる。
【００３４】なお、ここで説明したレーザーヒューズト
リミングチェックパターン１およびこれを用いたヒュー
ズ素子切断確認工程は、前記の冗長ビット線活性回路７
または冗長ワード線活性回路８のレーザーヒューズトリ
ミングのみに限定されるものではなく、さまざまな半導
体装置の冗長回路内のヒューズトリミングにおいて同様
に利用することが可能であることはいうまでもない。
リミングチェックパターン１およびこれを用いたヒュー
ズ素子切断確認工程は、前記の冗長ビット線活性回路７
または冗長ワード線活性回路８のレーザーヒューズトリ
ミングのみに限定されるものではなく、さまざまな半導
体装置の冗長回路内のヒューズトリミングにおいて同様
に利用することが可能であることはいうまでもない。
【００３５】実施の形態２．図４はこの発明によるレー
ザーヒューズトリミング方法が実施される半導体装置の
他の例を示す構成図であり、図において、１１はこの半
導体装置の特性チェックのために半導体装置に対して従
来設けられている既存の特性チェック用パターン、１２
はこの特性チェック用パターン１１の電極パッド、１３
は電極パッド１２間に電気的に接続して設けられたヒュ
ーズ（ヒューズ部）である。
ザーヒューズトリミング方法が実施される半導体装置の
他の例を示す構成図であり、図において、１１はこの半
導体装置の特性チェックのために半導体装置に対して従
来設けられている既存の特性チェック用パターン、１２
はこの特性チェック用パターン１１の電極パッド、１３
は電極パッド１２間に電気的に接続して設けられたヒュ
ーズ（ヒューズ部）である。
【００３６】この実施の形態２のヒューズ１３は前記実
施の形態１のヒューズ９と異なり、レーザーヒューズト
リミングチェックパターン１を特に設けることなく、既
存の特性チェック用パターン１１の電極パッドの間に設
けられている。
施の形態１のヒューズ９と異なり、レーザーヒューズト
リミングチェックパターン１を特に設けることなく、既
存の特性チェック用パターン１１の電極パッドの間に設
けられている。
【００３７】レーザーヒューズトリミングの方法は、図
３に示した実施の形態１の方法と同様である。なお、半
導体装置の特性チェックが電極パッド１２を用いて行わ
れる前に、ヒューズ１３は完全に切断される。
３に示した実施の形態１の方法と同様である。なお、半
導体装置の特性チェックが電極パッド１２を用いて行わ
れる前に、ヒューズ１３は完全に切断される。
【００３８】この実施の形態２においては、電極パッド
１２が特性チェック用とレーザーヒューズトリミングチ
ェック用とに共用されており、新たにレーザーヒューズ
トリミングチェックパターン用に場所を設ける必要がな
いため、コンパクトな構成とレーザーヒューズトリミン
グ条件最適化を両立することが可能な半導体装置とする
ことができる。
１２が特性チェック用とレーザーヒューズトリミングチ
ェック用とに共用されており、新たにレーザーヒューズ
トリミングチェックパターン用に場所を設ける必要がな
いため、コンパクトな構成とレーザーヒューズトリミン
グ条件最適化を両立することが可能な半導体装置とする
ことができる。
【００３９】
【発明の効果】以上のように、請求項１記載のレーザー
ヒューズトリミング方法によれば、冗長回路の活性化用
の第１ヒューズ素子の切断前に、前記第１ヒューズ素子
と異なる位置に配置されたチェック用の第２ヒューズ素
子をレーザーヒューズトリミングにより切断して切断状
況を電気的に確認することにより前記第１ヒューズ素子
の切断条件の最適化を行うようにしたため、半導体装置
の冗長回路の活性化用の第１ヒューズ素子のヒューズお
よびその保護膜の膜厚にロット間のばらつきが存在して
もロットに適合した適正なレーザーパワーにより確実か
つ適切にヒューズ切断を行い冗長回路の活性化を行うこ
とが可能となる効果がある。
ヒューズトリミング方法によれば、冗長回路の活性化用
の第１ヒューズ素子の切断前に、前記第１ヒューズ素子
と異なる位置に配置されたチェック用の第２ヒューズ素
子をレーザーヒューズトリミングにより切断して切断状
況を電気的に確認することにより前記第１ヒューズ素子
の切断条件の最適化を行うようにしたため、半導体装置
の冗長回路の活性化用の第１ヒューズ素子のヒューズお
よびその保護膜の膜厚にロット間のばらつきが存在して
もロットに適合した適正なレーザーパワーにより確実か
つ適切にヒューズ切断を行い冗長回路の活性化を行うこ
とが可能となる効果がある。
【００４０】請求項２記載のレーザーヒューズトリミン
グ方法によれば、半導体装置が備える冗長回路の活性化
のために切断される第１ヒューズ素子の切断条件チェッ
ク用の第２ヒューズ素子をレーザーヒューズトリミング
により切断する第２ヒューズ素子切断工程と、前記第２
ヒューズ素子の切断状況を電気的に確認する第２ヒュー
ズ素子切断確認工程と、前記第２ヒューズ素子切断確認
工程の結果に従って前記第１ヒューズ素子に対するレー
ザーヒューズトリミングの条件を設定する条件設定工程
と、前記条件設定工程において設定された条件により前
記第１ヒューズ素子をレーザーヒューズトリミングによ
り切断する第１ヒューズ素子切断工程とを備えるように
したため、第２ヒューズ素子切断工程，第２ヒューズ素
子切断確認工程，および条件設定工程を第１ヒューズ素
子切断工程以前に行うことにより、半導体装置の冗長回
路の活性化用の第１ヒューズ素子のヒューズおよびその
保護膜の膜厚にロット間のばらつきが存在してもロット
に適合した適正なレーザーパワーにより確実かつ適切に
ヒューズ切断を行い冗長回路の活性化を行うことが可能
となる効果がある。
グ方法によれば、半導体装置が備える冗長回路の活性化
のために切断される第１ヒューズ素子の切断条件チェッ
ク用の第２ヒューズ素子をレーザーヒューズトリミング
により切断する第２ヒューズ素子切断工程と、前記第２
ヒューズ素子の切断状況を電気的に確認する第２ヒュー
ズ素子切断確認工程と、前記第２ヒューズ素子切断確認
工程の結果に従って前記第１ヒューズ素子に対するレー
ザーヒューズトリミングの条件を設定する条件設定工程
と、前記条件設定工程において設定された条件により前
記第１ヒューズ素子をレーザーヒューズトリミングによ
り切断する第１ヒューズ素子切断工程とを備えるように
したため、第２ヒューズ素子切断工程，第２ヒューズ素
子切断確認工程，および条件設定工程を第１ヒューズ素
子切断工程以前に行うことにより、半導体装置の冗長回
路の活性化用の第１ヒューズ素子のヒューズおよびその
保護膜の膜厚にロット間のばらつきが存在してもロット
に適合した適正なレーザーパワーにより確実かつ適切に
ヒューズ切断を行い冗長回路の活性化を行うことが可能
となる効果がある。
【００４１】請求項３記載の半導体装置によれば、半導
体装置中の不良を有した回路を救済するための冗長回路
と、前記冗長回路の活性化のために切断される第１ヒュ
ーズ素子と、前記第１ヒューズ素子と異なる位置に配置
された前記第１ヒューズ素子の切断条件チェック用の第
２ヒューズ素子とを備えるようにしたため、前記第２ヒ
ューズ素子を用いて切断条件チェックを行うことによ
り、半導体装置の冗長回路の活性化用の第１ヒューズ素
子のヒューズおよびその保護膜の膜厚にロット間のばら
つきが存在してもロットに適合した適正なレーザーパワ
ーにより確実かつ適切にヒューズ切断を行い冗長回路の
活性化を行うことが可能となる効果がある。
体装置中の不良を有した回路を救済するための冗長回路
と、前記冗長回路の活性化のために切断される第１ヒュ
ーズ素子と、前記第１ヒューズ素子と異なる位置に配置
された前記第１ヒューズ素子の切断条件チェック用の第
２ヒューズ素子とを備えるようにしたため、前記第２ヒ
ューズ素子を用いて切断条件チェックを行うことによ
り、半導体装置の冗長回路の活性化用の第１ヒューズ素
子のヒューズおよびその保護膜の膜厚にロット間のばら
つきが存在してもロットに適合した適正なレーザーパワ
ーにより確実かつ適切にヒューズ切断を行い冗長回路の
活性化を行うことが可能となる効果がある。
【００４２】請求項４記載の半導体装置によれば、第２
ヒューズ素子が、第１ヒューズ素子のヒューズ部と同様
の構成のヒューズ部と、このヒューズ部の両側にこれと
電気的に接続された電極パッドとを有するようにしたた
め、第２ヒューズ素子と第１ヒューズ素子のヒューズ部
の切断条件を近くして、第２ヒューズ素子を用いた第１
ヒューズ素子の切断条件チェックを正確に、前記電極パ
ッドを介した電気的チェックにより行うことが可能とな
る効果がある。
ヒューズ素子が、第１ヒューズ素子のヒューズ部と同様
の構成のヒューズ部と、このヒューズ部の両側にこれと
電気的に接続された電極パッドとを有するようにしたた
め、第２ヒューズ素子と第１ヒューズ素子のヒューズ部
の切断条件を近くして、第２ヒューズ素子を用いた第１
ヒューズ素子の切断条件チェックを正確に、前記電極パ
ッドを介した電気的チェックにより行うことが可能とな
る効果がある。
【００４３】請求項５記載の半導体装置によれば、第２
ヒューズ素子を複数備えるようにしたため、切断条件チ
ェックを複数回繰り返して詳細に実施することが可能と
なる効果がある。
ヒューズ素子を複数備えるようにしたため、切断条件チ
ェックを複数回繰り返して詳細に実施することが可能と
なる効果がある。
【００４４】請求項６記載の半導体装置によれば、第２
ヒューズ素子を第１ヒューズ素子の近傍に設けるように
したため、第２ヒューズ素子と第１ヒューズ素子におけ
るヒューズおよびその保護膜の形成条件をさらに近くし
て膜厚等を同等のものとすることができ、切断条件チェ
ックをより正確に行うことが可能となる効果がある。
ヒューズ素子を第１ヒューズ素子の近傍に設けるように
したため、第２ヒューズ素子と第１ヒューズ素子におけ
るヒューズおよびその保護膜の形成条件をさらに近くし
て膜厚等を同等のものとすることができ、切断条件チェ
ックをより正確に行うことが可能となる効果がある。
【００４５】請求項７記載の半導体装置によれば、第２
ヒューズ素子を半導体装置の特性チェック用パターンの
電極パッド間に亘って設けるようにしたため、新たに第
２ヒューズ素子用に場所を設ける必要なく、コンパクト
な構成においてレーザーヒューズトリミング条件のチェ
ックが可能な半導体装置とすることができる効果があ
る。
ヒューズ素子を半導体装置の特性チェック用パターンの
電極パッド間に亘って設けるようにしたため、新たに第
２ヒューズ素子用に場所を設ける必要なく、コンパクト
な構成においてレーザーヒューズトリミング条件のチェ
ックが可能な半導体装置とすることができる効果があ
る。
【図１】この発明によるレーザーヒューズトリミング方
法が実施される半導体装置の一例としての実施の形態１
の半導体メモリ装置を示す構成図である。
法が実施される半導体装置の一例としての実施の形態１
の半導体メモリ装置を示す構成図である。
【図２】図１のレーザーヒューズトリミングチェックパ
ターンの構成図である。
ターンの構成図である。
【図３】実施の形態１によるレーザーヒューズトリミン
グ方法を示すフローチャートである。
グ方法を示すフローチャートである。
【図４】この発明の実施の形態２による半導体装置を示
す構成図である。
す構成図である。
【図５】従来のレーザーヒューズトリミング方法が実施
される半導体メモリ装置の構成図である。
される半導体メモリ装置の構成図である。
【図６】従来のレーザーヒューズトリミング方法を示す
フローチャートである。
フローチャートである。
１ レーザーヒューズトリミングチェックパターン（第
２ヒューズ素子） ５ 冗長ビット線（冗長回路） ６ 冗長ワード線（冗長回路） ７ 冗長ビット線活性回路（第１ヒューズ素子） ８ 冗長ワード線活性回路（第１ヒューズ素子） ９，１３ ヒューズ（ヒューズ部） １０，１２ 電極パッド １１ 特性チェック用パターン
２ヒューズ素子） ５ 冗長ビット線（冗長回路） ６ 冗長ワード線（冗長回路） ７ 冗長ビット線活性回路（第１ヒューズ素子） ８ 冗長ワード線活性回路（第１ヒューズ素子） ９，１３ ヒューズ（ヒューズ部） １０，１２ 電極パッド １１ 特性チェック用パターン
Claims (7)
- 【請求項１】 半導体装置が備える冗長回路の活性化の
ために切断される第１ヒューズ素子に対するレーザーヒ
ューズトリミング方法において、前記第１ヒューズ素子
の切断前に、前記第１ヒューズ素子と異なる位置に配置
されたチェック用の第２ヒューズ素子をレーザーヒュー
ズトリミングにより切断して切断状況を電気的に確認す
ることにより前記第１ヒューズ素子の切断条件の最適化
を行うことを特徴とする半導体装置のレーザーヒューズ
トリミング方法。 - 【請求項２】 半導体装置が備える冗長回路の活性化の
ために切断される第１ヒューズ素子の切断条件チェック
用の第２ヒューズ素子をレーザーヒューズトリミングに
より切断する第２ヒューズ素子切断工程と、 前記第２ヒューズ素子の切断状況を電気的に確認する第
２ヒューズ素子切断確認工程と、 前記第２ヒューズ素子切断確認工程の結果に従って前記
第１ヒューズ素子に対するレーザーヒューズトリミング
の条件を設定する条件設定工程と、 前記条件設定工程において設定された条件により前記第
１ヒューズ素子をレーザーヒューズトリミングにより切
断する第１ヒューズ素子切断工程とを備えた半導体装置
のレーザーヒューズトリミング方法。 - 【請求項３】 半導体装置中の不良を有した回路を救済
するための冗長回路と、前記冗長回路の活性化のために
切断される第１ヒューズ素子と、前記第１ヒューズ素子
と異なる位置に配置された前記第１ヒューズ素子の切断
条件チェック用の第２ヒューズ素子とを備えた半導体装
置。 - 【請求項４】 前記第２ヒューズ素子は、前記第１ヒュ
ーズ素子のヒューズ部と同様の構成のヒューズ部と、こ
のヒューズ部の両側にこれと電気的に接続された電極パ
ッドとを有することを特徴とする請求項３記載の半導体
装置。 - 【請求項５】前記第２ヒューズ素子を複数備えたことを
特徴とする請求項３または４記載の半導体装置。 - 【請求項６】前記第２ヒューズ素子を前記第１ヒューズ
素子の近傍に設けたことを特徴とする請求項３から５の
何れか１項記載の半導体装置。 - 【請求項７】前記第２ヒューズ素子を半導体装置の特性
チェック用パターンの電極パッド間に亘って設けたこと
を特徴とする請求項３から６の何れか１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16921897A JPH1117010A (ja) | 1997-06-25 | 1997-06-25 | 半導体装置およびそのレーザーヒューズトリミング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16921897A JPH1117010A (ja) | 1997-06-25 | 1997-06-25 | 半導体装置およびそのレーザーヒューズトリミング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117010A true JPH1117010A (ja) | 1999-01-22 |
Family
ID=15882411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16921897A Pending JPH1117010A (ja) | 1997-06-25 | 1997-06-25 | 半導体装置およびそのレーザーヒューズトリミング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117010A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320802B1 (en) | 2000-08-31 | 2001-11-20 | Mitsubishi Denki Kabushiki Kaisha | Program circuit suppressing stand-by current and permitting highly reliable operation, and semiconductor memory device using the program circuit |
| US6949971B2 (en) | 2003-07-29 | 2005-09-27 | Hynix Semiconductor Inc. | Reference voltage generating circuit for outputting multi-level reference voltage using fuse trimming |
| KR100752662B1 (ko) | 2006-06-12 | 2007-08-29 | 삼성전자주식회사 | 퓨즈를 포함하는 반도체소자 및 그 퓨즈의 절단 확인방법 |
| KR100761399B1 (ko) * | 2000-12-30 | 2007-09-27 | 주식회사 하이닉스반도체 | 리던던시 회로 |
| US7551488B2 (en) | 2006-08-15 | 2009-06-23 | Oki Semiconductor Co., Ltd. | Semiconductor nonvolatile memory trimming technique for output characteristic control and redundancy repair |
| US8565028B2 (en) | 2010-04-27 | 2013-10-22 | Lapis Semiconductor Co., Ltd. | Semiconductor nonvolatile memory device |
-
1997
- 1997-06-25 JP JP16921897A patent/JPH1117010A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320802B1 (en) | 2000-08-31 | 2001-11-20 | Mitsubishi Denki Kabushiki Kaisha | Program circuit suppressing stand-by current and permitting highly reliable operation, and semiconductor memory device using the program circuit |
| KR100761399B1 (ko) * | 2000-12-30 | 2007-09-27 | 주식회사 하이닉스반도체 | 리던던시 회로 |
| US6949971B2 (en) | 2003-07-29 | 2005-09-27 | Hynix Semiconductor Inc. | Reference voltage generating circuit for outputting multi-level reference voltage using fuse trimming |
| KR100752662B1 (ko) | 2006-06-12 | 2007-08-29 | 삼성전자주식회사 | 퓨즈를 포함하는 반도체소자 및 그 퓨즈의 절단 확인방법 |
| US7551488B2 (en) | 2006-08-15 | 2009-06-23 | Oki Semiconductor Co., Ltd. | Semiconductor nonvolatile memory trimming technique for output characteristic control and redundancy repair |
| US8565028B2 (en) | 2010-04-27 | 2013-10-22 | Lapis Semiconductor Co., Ltd. | Semiconductor nonvolatile memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991109 |