KR100761399B1 - 리던던시 회로 - Google Patents

리던던시 회로 Download PDF

Info

Publication number
KR100761399B1
KR100761399B1 KR1020000087133A KR20000087133A KR100761399B1 KR 100761399 B1 KR100761399 B1 KR 100761399B1 KR 1020000087133 A KR1020000087133 A KR 1020000087133A KR 20000087133 A KR20000087133 A KR 20000087133A KR 100761399 B1 KR100761399 B1 KR 100761399B1
Authority
KR
South Korea
Prior art keywords
precharge
fuse
redundancy circuit
precharge node
node
Prior art date
Application number
KR1020000087133A
Other languages
English (en)
Other versions
KR20020058988A (ko
Inventor
정인철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000087133A priority Critical patent/KR100761399B1/ko
Publication of KR20020058988A publication Critical patent/KR20020058988A/ko
Application granted granted Critical
Publication of KR100761399B1 publication Critical patent/KR100761399B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/814—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for optimized yield
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치에서 사용되는 대표적인 결함 구제 회로의 하나인 리던던시 회로에 관한 것으로, 특히 종래의 퓨즈단선 점검수단을 회로 내의 일부로 대체하여 사용하므로써, 집적도를 높일 수 있고, 추가의 점검 시간의 소비를 낭비하지 않도록 할 수 있는 리던던시 회로를 제공하는 것을 목적으로 한다. 이를 위해 본 발명의 리던던시 회로는, 프리차지노드; 상기 프리차지노드를 초기화시키는 프리차지부; 상기 프리차지노드의 최종단에 연결된 출력부; 상기 프리차지부와 상기 출력부 사이의 상기 프리차지노드에 각각 병렬로 접속된 복수 개의 퓨즈; 상기 퓨즈와 비교할 수 있도록 입력 어드레스를 게이트로 입력받는 복수 개의 모스 트랜지스터; 및 상기 모스 트랜지스터 중 적어도 어느 하나와 접지단 사이에 접속되어 노말모드와 점검모드의 동작을 구분해주는 동시에 점검모드 시 퓨즈 끊김 상태의 구동을 수행하도록 하는 퓨즈단선 점검수단을 포함한다.
리던던시, TMB, 퓨즈, TM, 퓨즈단선 점검수단.

Description

리던던시 회로{Redundancy circuit}
도 1a는 제1종래기술에 따른 리던던시 회로의 구성도,
도 1b는 상기 도 1a에 따른 동작 방식을 도시한 타이밍챠트,
도 2a는 제2종래기술에 따른 리던던시 회로의 구성도,
도 2b는 상기 도 1a에 따른 동작 방식을 도시한 타이밍챠트,
도 3a는 제3종래기술에 따른 리던던시 회로의 구성도,
도 3b는 상기 도 1a에 따른 동작 방식을 도시한 타이밍챠트,
도 4a는 본 발명의 실시예에 따른 리던던시 회로의 구성도,
도 4b는 상기 도 1a에 따른 동작 방식을 도시한 타이밍챠트,
도 5는 본 발명의 다른 실시예에 따른 리던던시 회로의 구성도.
<도면의 주요부분에 대한 부호의 설명>
400, 500 : 프리차지부
410, 510 : 출력부
420, 520 : 퓨즈단선 점검수단
본 발명은 반도체 메모리 장치에서 사용되는 결함 구제 회로에 관한 것으로, 보다 상세하게는 퓨즈회로에 퓨즈가 끊어진 상황을 대신할 수 있는 수단을 첨가하여 퓨즈를 끊지 않고도 퓨즈가 끊어진 상황에 대해 점검해 볼 수 있도록 하는 리던던시 회로에 관한 것이다.
일반적으로, 디램 등의 메모리 소자에는 수많은 미세 셀들이 존재하는데, 이러한 셀들 중 1개라도 결함이 발생되면 해당 메모리 소자는 제 구실을 하지 못하게 되면서 불량품으로 처리된다. 하지만, 디램의 집적도가 점차 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높은데도 이를 포함한 전체 소자를 불량품으로 처리하여 폐기 처분하는 것은 제품의 수율(yield)을 낮추는 비효율적인 처리 방식이라고 할 수 있겠다. 따라서, 미리 디램 셀 내에 별도로 구비해 둔 여분의 셀을 이용하여 불량 셀을 대체시키므로써 양산률을 높이는 방법을 통상적으로 사용하고 있는데, 이때 사용되는 회로가 리던던시(Redundancy) 회로 이다.
(제1종래기술에 따른 리던던시 회로)
도 1a는 종래기술에 따른 레이저 퓨즈 커팅 방식의 리던던시 회로의 구성도를 도시한 도면이고, 도 1b는 상기 도 1a의 리던던시 회로의 동작 방식을 도시한 도면이다.
도 1a를 참조하면, 전원전압 인가단(VDD)과 프리차지노드(COM1)의 사이에 연결되며 게이트단으로 프리차지 제어신호(PCG)가 인가되는 피모스 트랜지스터(P11)와, 상기 프리차지노드(COM1)와 접지단(VSS) 사이에 각각의 레이저 퓨즈(f1 ∼ f8)를 매개로 상호 병렬 접속되며 각각의 게이트단으로 외부에서 입력된 4비트의 어드레스를 2비트씩 복호화하여 만든 해당 어드레스 신호(A01<0> ∼ A23<3>)가 입력되는 8개의 엔모스 트랜지스터(N11 ∼ N18)와, 상기 프리차지노드(COM1)의 최후단부에 접속된 인버터(I11)와, 상기 인버터(I11)의 출력신호(OUT1)가 게이트단으로 피드백되며 전원전압 인가단(VDD)과 상기 프리차지 노드(COM) 사이에 접속된 피모스 트랜지스터(P12)를 구비하여 구성한다.
상기 구성을 갖는 리던던시 회로는 입력되는 어드레스 중 페일이 발생된 어드레스가 입력되는 해당 엔모스 트랜지스터에 연결된 레이저 퓨즈를 커팅시키므로써, 리페어 동작을 위한 프로그래밍을 하게 된다. 프로그래밍된 퓨즈는 프리차지 제어신호(PCG)에 의해 프리차지되어 지는데, 상기 프리차지 제어신호(PCG)는 액티브 동작모드시 '로직하이'로, 프리차지 동작모드시에는 '로직로우'로 인가되어, 액티브 어드레스가 입력되기 전 프리차지 노드(COM)의 전위를 항상 '로직하이'로 유지시켜 결과적으로 최종 출력신호(OUT1)를 '로직로우'로 유지하게 된다.
이때, 액티브 노멀 어드레스가 입력되면, 접지단(VSS)으로의 전류 경로가 형 성되면서 상기 프리차지 노드(COM1)의 전위를 '로직로우'로 전이시켜 상기한 최종 출력신호(OUT1)는 '로직하이'로 바뀌지만, 액티브 페일 어드레스가 입력되는 경우에는 퓨즈 커팅에 의해 접지로의 전류 경로가 끊어지게 되면서, 상기한 프리차지 노드(COM1) 및 출력 신호(OUT1)의 전위는 프리차지 동작 모드에서의 전위를 그대로 유지시키게 된다. 이와 같은, 출력신호의 전위차에 의해 페일이 발생된 어드레스를 검출할 수 있게 되어, 이를 노멀 워드라인이 아닌 리던던시 워드라인을 인에이블시켜 대체하게 된다.
도 1b를 참조하면, 어드레스 A01<0>와 A23<0>의 퓨즈가 끊어져 있는 경우의 회로의 동작 방식을 나타내며, 상기 피모스 트랜지스터(P11)가 한 번의 퓨즈 확인 동작이 끝난 후에 퓨즈를 초기상태로 되돌리는 역할을 한다. 따라서, 상기 프리차지노드(COM1)는 상기 A01<0>와 A23<0>의 퓨즈가 끊어져 있는 경우 상기 프리차지 신호(PCG)가 다음의 '로직 로우'가 될 때까지 '로직 로우'의 상태를 갖는다.
따라서, 상기 출력신호(OUT1)는 상기 프리차지노드(COM1)의 역의 신호인 '로직 하이'의 상태를 갖는다.
한편, 상술한 바와 같은 제1종래기술은, 퓨즈가 끊어지지 않은 상태에서는 한가지 출력만 만들 수 있다.
즉, 퓨즈를 끊기 전에는 퓨즈를 끊은 상황에 대해 점검할 수가 없는 문제가 발생한다.
(제2종래기술에 따른 리던던시 회로)
상기 제1종래기술에 따른 문제점을 해결하기 위해 퓨즈가 끊어진 상황에 대한 점검을 할 수 있는 수단을 첨가하여 제2종래기술이 완성된다.
도 2a는 제2종래기술에 따른 리던던시 회로를 도시한 상세회로도이고, 도 2b는 상기 도 2b에 따른 동작 방식을 도시한 도면이다.
도 2a를 참조하면, 상기 도 1a에 퓨즈단선 점검수단(200)을 추가한 형태이며, 상기 도 1a와 동일한 구성에 대해서는 상세한 설명을 생략한다.
상기 퓨즈단선 점검수단(200)은, 프리차지신호(PCG)를 게이트단의 입력으로 하며 전원전압 인가단(VDD)이 드레인단에 연결된 피모스 트랜지스터(P33)와 상기 피모스 트랜지스터(P33)와 직렬로 연결되며 테스트모드바(TMB)를 각각 게이트 입력으로 하는 피모스 트랜지스터(P35)와 엔모스 트랜지스터(N311), 테스트 노드(TCOM1 )와 접지단(VSS) 사이에 각각의 레이저 퓨즈(f22' ∼ f28')를 매개로 상호 병렬 접속되며 각각의 게이트단으로 외부에서 입력된 4비트의 어드레스를 2비트씩 복호화하여 만든 해당 어드레스 신호 중 A01<0>과 A23<0>를 제외한 어드레스가 입력되는 6개의 엔모스 트랜지스터(N312 ∼ N317)와, 상기 테스트 노드(TCOM1)의 최후단부에 접속된 인버터(I32)와, 상기 인버터(I32)의 출력신호(TOUT1)가 게이트단으로 피드백되며 전원전압 인가단(VDD)과 상기 테스트 노드(TCOM1) 사이에 접속된 피모스 트랜지스터(P34), 상기 출력신호 TOUT1과 NOUT1를 각각 다른 하나의 입력으로 하는 낸드게이트(ND31) 및 상기 낸드게이트(ND31)의 출력을 반전시켜 OUT2를 출력으로 하는 인버터(I33)를 구비한다.
도 2b를 참조하면, 퓨즈가 하나도 끊어져 있지 않은 상태에서 끊어진 것처럼 하여 점검을 가능하도록 하였다. 즉, A01<0>과 A23<0>이 '로직 하이'인 어드레스가 입력되면 출력신호 OUT2는 '로직 로우'의 상태가 되어 퓨즈가 끊어진 경우와 같은 출력이 되도록 하였다.
여기서, 테스트모드바(TMB)는 평상시의 동작과 상기 퓨즈단선 점검수단(200)의 동작을 구분하는 신호로서, 평상시에는 '로직 하이'이며, 상기 퓨즈단선 점검수단(200) 동작시에는 '로직 로우'이다.
한편, 상술한 제2종래기술의 퓨즈단선 점검수단(200)을 구비한 리던던시 회로는 퓨즈가 끊어진 것처럼 가상했을 뿐이다.
(제3종래기술에 따른 리던던시 회로)
도 3a는 제3종래기술에 따른 리던던시 회로를 도시한 상세회로도이고, 도 3b는 상기 도 3b에 따른 동작 방식을 도시한 도면이다.
도 3a를 참조하면, 상기 도 1a에 퓨즈단선 점검수단(300)을 추가한 형태이며, 상기 도 1a와 동일한 구성에 대해서는 상세한 설명을 생략한다.
상기 퓨즈단선 점검수단(300)은, 프리차지신호(PCG)를 게이트단의 입력으로 하며 전원전압 인가단(VDD)이 드레인단에 연결된 피모스 트랜지스터(P53)와 테스트모드(TM)를 각각 게이트 입력으로 하는 피모스 트랜지스터(P55)와 엔모스 트랜지스터(N511), 상기 엔모스 트랜지스터(N511)와 직렬로 연결되며 A01<0> 어드레스를 게이트단의 입력으로 하는 엔모스 트랜지스터(N512), 상기 엔모스 트랜지스터(N512)와 직렬로 연결되며, A23<0> 어드레스를 게이트단의 입력으로 하는 엔모스 트랜지스터(N513)와, 상기 피모스 트랜지스터(P55)의 출력을 반전시키는 인버터(I52), 상기 인버터(I52)의 입력신호(TOUT2)가 반전되어 게이트단으로 피드백되며 전원전압 인가단(VDD)과 상기 피모스 트랜지스터(P53) 사이에 접속된 피모스 트랜지스터(P54), 상기 TOUT2와 NOUT2를 각각 다른 하나의 입력으로 하는 낸드게이트(ND 51) 및 상기 낸드게이트(ND51)의 출력을 반전시켜 OUT3를 출력으로 하는 인버터(I53 )를 구비한다.
도 3b를 참조하면, 상술한 제2종래기술의 퓨즈가 하나도 끊어져 있지 않은 상태에서 끊어진 것처럼 하여 점검을 가능하도록 한 것과는 달리 퓨즈에 해당하는 주소를 복호화하여 상기 퓨즈단선 점검수단(300)의 동작시에 이 주소가 들어오면 출력신호 OUT3이 '로직 로우'가 되도록 하였다. 즉, A01<0>과 A23<0>이 '로직 하이'인 어드레스가 입력되면 출력신호 OUT3는 '로직 로우'의 상태가 되어 퓨즈가 끊어진 경우와 같은 출력이 되도록 하였다.
여기서, 테스트모드(TM)는 평상시의 동작과 상기 퓨즈단선 점검수단(300)의 동작을 구분하는 신호로서, 평상시에는 '로직 로우'이며, 상기 퓨즈단선 점검수단(300) 동작시에는 '로직 하이'이다.
상술한 바와 같은 제2 및 제3 종래기술에 따른 리던던시 회로는 상기 제1종래기술의 문제점을 보완하였지만, 다음과 같은 공통의 문제점이 있다.
첫번째로, 평상시의 동작을 위한 퓨즈회로와 거의 같은 크기의 새로운 회로가 추가된다.
두번째로, 평상시의 동작을 위한 퓨즈회로의 출력과 퓨즈단선 점검수단 점검을 위한 출력을 비교하기 위한 추가의 시간이 소요된다.
즉, 칩 사이즈의 증가와 추가 공정 시간의 소요의 문제가 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 칩 사이즈의 증가와 추가 공정 시간의 소요의 문제를 개선할 수 있는 리던던시 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 리던던시 회로는 반도체 메모리 소자의 리던던시 회로에 있어서, 프리차지노드; 상기 프리차지노드를 초기화시 키는 프리차지부; 상기 프리차지노드의 최종단에 연결된 출력부; 상기 프리차지부와 상기 출력부 사이의 상기 프리차지노드에 각각 병렬로 접속된 복수 개의 퓨즈; 상기 퓨즈와 비교할 수 있도록 입력 어드레스를 게이트로 입력받는 복수 개의 모스 트랜지스터; 및 상기 모스 트랜지스터 중 적어도 어느 하나와 접지단 사이에 접속되어 노말모드와 점검모드의 동작을 구분해주는 동시에 점검모드 시 퓨즈 끊김 상태의 구동을 수행하도록 하는 퓨즈단선 점검수단을 포함한다.
또한, 본 발명은 반도체 메모리 소자의 리던던시 회로에 있어서, 프리차지노드; 상기 프리차지노드를 로직 하이로 하여 초기화시키는 프리차지부; 상기 프리차지노드의 최종단에 연결된 출력부; 상기 프리차지부와 상기 출력부 사이의 상기 프리차지노드에 각각 병렬로 접속되며 입력 어드레스를 게이트로 입력받는 복수 개의 모스 트랜지스터; 상기 모스 트랜지스터와 직렬 접속된 복수 개의 퓨즈; 및 상기 퓨즈 중 적어도 어느 하나와 접지단 사이에 접속되어 노말모드와 점검모드의 동작을 구분해주는 동시에 점검모드 시 퓨즈 끊김 상태의 구동을 수행하도록 하는 퓨즈단선 점검수단을 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 4a는 본 발명에 따른 본 발명에 따른 리던던시 회로의 구성도를 도시한 것으로, 프리차지노드(COM2)와, 상기 프리차지노드(COM2)를 초기화시키는 프리차지 부(400)와, 상기 프리차지노드(COM2)의 최종단에 연결된 출력부(410)와, 상기 프리차지부(400)와 상기 출력부(410) 사이의 상기 프리차지노드(COM2)에 각각 병렬로 접속된 복수 개의 퓨즈(f41 ∼ f48)와, 상기 퓨즈(f41 ∼ f48)와 비교할 수 있도록 입력 어드레스를 게이트로 입력받는 복수 개의 모스 트랜지스터(N71 ∼ N78) 및 상기 모스 트랜지스터(N71 ∼ N78) 중 적어도 어느 하나와 접지단(VSS) 사이에 접속되어 노말모드와 점검모드의 동작을 구분해주는 동시에 점검모드 시 퓨즈 끊김 상태의 구동을 수행하도록 하는 퓨즈단선 점검수단(420)을 포함한다.
그리고, 도 5는 본 발명에 따른 본 발명에 따른 다른 리던던시 회로의 구성도를 도시한 것으로, 본 발명은 반도체 메모리 소자의 리던던시 회로에 있어서, 프리차지노드(COM3)와, 상기 프리차지노드(COM3)를 로직 하이로 하여 초기화시키는 프리차지부(500)와, 상기 프리차지노드(COM3)의 최종단에 연결된 출력부(510)와,
상기 프리차지부(500)와 상기 출력부(510) 사이의 상기 프리차지노드(COM3)에 각각 병렬로 접속되며 입력 어드레스를 게이트로 입력받는 복수 개의 모스 트랜지스터(N91 ∼ N98)와, 상기 모스 트랜지스터터(N91 ∼ N98)와 직렬 접속된 복수 개의 퓨즈(f51 ∼ f58) 및 상기 퓨즈(f51 ∼ f58) 중 적어도 어느 하나와 접지단(VSS) 사이에 접속되어 노말모드와 점검모드의 동작을 구분해주는 동시에 점검모드 시 퓨즈 끊김 상태의 구동을 수행하도록 하는 퓨즈단선 점검수단(520)을 포함한다.
상기 퓨즈단선 점검수단(420, 520)은, 테스트모드바(TMB)를 게이트단의 입력으로 하여, 소스를 접지단(VSS)으로 하는 엔모스 트랜지스터(N711 ∼ N712, N811 ∼ N812)를 포함한다.
또한, 상기 프리차지부(400, 500)는, 전원전압 인가단(VDD)과 상기 프리차지노드(COM2, COM3)의 사이에 연결되며, 게이트단으로 프리차지 제어신호(PCG)가 인가되는 제1피모스 트랜지스터(P71, P91)를 포함한다.
또한, 상기 출력단은, 상기 프리차지노드(COM2, COM3)의 최후단부에 접속된 인버터(I71, I91) 및 상기 인버터(I71, I91)의 출력신호(OUT 4, OUT5)가 게이트단으로 피드백되며 전원전압 인가단(VDD)과 상기 프리차지노드(COM2, COM3) 사이에 접속된 피모스 트랜지스터(P72, P92)를 포함한다.
이상에서 설명한 상기 도 4a와 도 5는 상기 엔모스 트랜지스터와 상기 퓨즈의 직렬 연결 순서를 바꾸는 방식으로, 사실상 동일한 기능을 수행하는 바, 도 4a를 참조하여 본 발명의 실시예를 설명한다.
도 4b는 본 발명의 실시예에 따른 리던던시 회로의 동작 방식을 도시한 도면이다.
이하, 상기 구성을 갖는 본 발명에 따른 리던던시 회로의 동작을 도면을 참조하며 자세히 살펴보기로 한다.
우선, 점검상태 선택신호인 테스트모드바(TMB)가 '로직하이'인 평상시의 경우, 퓨즈단선 점검수단(420)이 없는 경우와 동일한 동작을 수행하는 바, 상기 N711과 N712이 항상 턴온되어 있으므로, 상기 제1종래기술과 동일한 회로로서 동작한다.
즉, 퓨즈가 하나도 끊어지지 않은 경우에는, 어드레스가 입력될 때 출력신호 OUT4가 항상 '로직 하이'가 된다. 또한, 특정한 어드레스를 표기하기 위하여 퓨즈를 끊은 노말모드의 경우에는 '로직 로우'를 출력하고, 일치하지 않은 경우에는 '로직 하이'를 출력하게 된다.
다음으로, 상기 테스트모드바(TMB)가 '로직 로우'인 점검모드 시의 경우는 다음과 같다.
상기 N711과 N712가 턴오프 되므로, 상기 N711과 N712에 직렬로 연결된 퓨즈가 끊어진 것과 같은 결과가 나타난다.
즉, 입력 어드레스가 상기 N711과 N712에 연결된 주소와 일치하는 경우에는 출력신호 OUT4가 '로직 로우'가 되고, 일치하지 않는 경우에는 '로직 하이'가 된다.
따라서, 종래에 비해 추가의 면적 사용과 시간 손해없이 상기 테스트모드바(TMB)가 '로직 로우'인 동안은 실제의 퓨즈를 끊지 않고도 끊어진 것과 같은 효과를 낼 수 있게 된다.
이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의 하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 리던던시 회로에 의하면, 종래의 퓨즈단선 점검수단을 회로 내의 일부로 대체하여 사용하므로써, 집적도를 높일 수 있고, 추가의 점검 시간의 소비를 낭비하지 않도록 할 수 있는 매우 뛰어난 효과가 있다.

Claims (5)

  1. 반도체 메모리 소자의 리던던시 회로에 있어서,
    프리차지노드;
    상기 프리차지노드를 초기화시키는 프리차지부;
    상기 프리차지노드의 최종단에 연결된 출력부;
    상기 프리차지부와 상기 출력부 사이의 상기 프리차지노드에 각각 병렬로 접속된 복수 개의 퓨즈;
    상기 퓨즈와 비교할 수 있도록 입력 어드레스를 게이트로 입력받는 복수개의 모스 트랜지스터; 및
    상기 모스 트랜지스터 중 적어도 어느 하나와 접지단 사이에 접속되어 노말모드와 점검모드의 동작을 구분해주는 동시에 점검모드 시 퓨즈 끊김 상태의 구동을 수행하도록 하는 퓨즈단선 점검수단
    을 포함하여 이루어진 리던던시 회로.
  2. 반도체 메모리 소자의 리던던시 회로에 있어서,
    프리차지노드;
    상기 프리차지노드를 로직 하이로 하여 초기화시키는 프리차지부;
    상기 프리차지노드의 최종단에 연결된 출력부;
    상기 프리차지부와 상기 출력부 사이의 상기 프리차지노드에 각각 병렬로 접속되며 입력 어드레스를 게이트로 입력받는 복수 개의 모스 트랜지스터;
    상기 모스 트랜지스터와 직렬 접속된 복수 개의 퓨즈; 및
    상기 퓨즈 중 적어도 어느 하나와 접지단 사이에 접속되어 노말모드와 점검모드의 동작을 구분해주는 동시에 점검모드 시 퓨즈 끊김 상태의 구동을 수행하도록 하는 퓨즈단선 점검수단
    을 포함하여 이루어진 리던던시 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 퓨즈단선 점검수단은,
    테스트모드바를 게이트단의 입력으로 하여, 소스를 접지단으로 하는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 리던던시 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 프리차지부는,
    전원전압 인가단과 상기 프리차지노드의 사이에 연결되며, 게이트단으로 프리차지 제어신호가 인가되는 제1피모스 트랜지스터를 포함하는 것을 특징으로 하는 리던던시 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 출력단은,
    상기 프리차지 노드의 최후단부에 접속된 인버터; 및
    상기 인버터의 출력신호가 게이트단으로 피드백되며 전원전압 인가단과 상기 프리차지 노드 사이에 접속된 피모스 트랜지스터
    를 포함하여 이루어진 리던던시 회로.
KR1020000087133A 2000-12-30 2000-12-30 리던던시 회로 KR100761399B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000087133A KR100761399B1 (ko) 2000-12-30 2000-12-30 리던던시 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000087133A KR100761399B1 (ko) 2000-12-30 2000-12-30 리던던시 회로

Publications (2)

Publication Number Publication Date
KR20020058988A KR20020058988A (ko) 2002-07-12
KR100761399B1 true KR100761399B1 (ko) 2007-09-27

Family

ID=27690045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000087133A KR100761399B1 (ko) 2000-12-30 2000-12-30 리던던시 회로

Country Status (1)

Country Link
KR (1) KR100761399B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044018B1 (ko) * 2004-12-07 2011-06-24 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 비교 회로
KR100821572B1 (ko) * 2005-12-27 2008-04-14 주식회사 하이닉스반도체 반도체 메모리 장치의 컬럼 리던던시 제어 회로
KR20230159069A (ko) 2022-05-13 2023-11-21 에스엘 주식회사 차량용 램프 및 상기 차량용 램프를 제어하는 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5083293A (en) * 1989-01-12 1992-01-21 General Instrument Corporation Prevention of alteration of data stored in secure integrated circuit chip memory
KR970003328A (ko) * 1995-06-30 1997-01-28 김광호 반도체 메모리 장치의 퓨즈 시그너쳐 회로
KR970017759A (ko) * 1995-09-14 1997-04-30 김광호 반도체 장치의 퓨즈용단 선택회로
US5635854A (en) * 1994-05-24 1997-06-03 Philips Electronics North America Corporation Programmable logic integrated circuit including verify circuitry for classifying fuse link states as validly closed, validly open or invalid
KR19980055754A (ko) * 1996-12-28 1998-09-25 김영환 플래쉬 메모리 장치 및 그를 이용한 리페어 방법
JPH1117010A (ja) * 1997-06-25 1999-01-22 Nec Corp 半導体装置およびそのレーザーヒューズトリミング方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5083293A (en) * 1989-01-12 1992-01-21 General Instrument Corporation Prevention of alteration of data stored in secure integrated circuit chip memory
US5635854A (en) * 1994-05-24 1997-06-03 Philips Electronics North America Corporation Programmable logic integrated circuit including verify circuitry for classifying fuse link states as validly closed, validly open or invalid
KR970003328A (ko) * 1995-06-30 1997-01-28 김광호 반도체 메모리 장치의 퓨즈 시그너쳐 회로
KR970017759A (ko) * 1995-09-14 1997-04-30 김광호 반도체 장치의 퓨즈용단 선택회로
KR19980055754A (ko) * 1996-12-28 1998-09-25 김영환 플래쉬 메모리 장치 및 그를 이용한 리페어 방법
JPH1117010A (ja) * 1997-06-25 1999-01-22 Nec Corp 半導体装置およびそのレーザーヒューズトリミング方法

Also Published As

Publication number Publication date
KR20020058988A (ko) 2002-07-12

Similar Documents

Publication Publication Date Title
US4829480A (en) Column redundancy circuit for CMOS dynamic random access memory
US5387823A (en) Fuse-programmable redundancy control circuit
KR100192574B1 (ko) 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로
KR19980027930A (ko) 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로
KR100761399B1 (ko) 리던던시 회로
JP2804863B2 (ja) 高効率ｄｒａｍ冗長回路
JPH10241395A (ja) 冗長回路を備えた半導体メモリ装置
KR100196515B1 (ko) 반도체 메모리 장치의 리던던시 회로
KR100253395B1 (ko) 로우/컬럼 선택 회로
US20080068905A1 (en) Reparable semiconductor memory device
KR100649970B1 (ko) 리던던시 회로
US6954399B2 (en) Column repair circuit
US5838621A (en) Spare decoder circuit
KR0177407B1 (ko) 리던던시 재 리페어 회로
KR100652428B1 (ko) 반도체 메모리 장치의 리던던시 회로
KR100780687B1 (ko) 스탠바이 전류의 불량을 구제할 수 있는 칼럼 복구 회로및 이를 이용하는 반도체 메모리 장치
KR20020062438A (ko) 마스터 퓨즈 회로를 구비한 반도체 메모리 장치
KR940005698B1 (ko) 반도체 메모리장치의 리던던트 디코더
KR0184145B1 (ko) 리던던시 회로
KR960012793B1 (ko) 반도체 메모리장치의 결함구제방법 및 그 회로
KR100264216B1 (ko) 반도체 메모리의 결함구제 회로
KR100576471B1 (ko) 데이타 출력버퍼
KR100245819B1 (ko) 반도체 메모리의 리던던시장치
KR19980073278A (ko) 리던던시 회로
KR950000428B1 (ko) 메모리 소자의 리던던시 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee