KR100576471B1 - 데이타 출력버퍼 - Google Patents

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KR100576471B1
KR100576471B1 KR1019990051807A KR19990051807A KR100576471B1 KR 100576471 B1 KR100576471 B1 KR 100576471B1 KR 1019990051807 A KR1019990051807 A KR 1019990051807A KR 19990051807 A KR19990051807 A KR 19990051807A KR 100576471 B1 KR100576471 B1 KR 100576471B1
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Abstract

본 발명은 디램 및 에스램 등의 반도체 메모리장치에서 사용되는 데이타 출력버퍼에 관한 것으로, 특히 메모리 칩내 다수의 부분 메모리 중 불량발생된 부분 메모리만을 판별해내어 그 판별신호를 각 부분 메모리내 데이타 출력버퍼의 인에이블 제어신호로 인가해주는 불량발생 부분 메모리 판별부를 구비하므로써, 불량발생여부에 상관없이 항상 인에이블되어 야기되었던 불필요한 전력의 낭비를 최소화하여 저전력을 실현하도록 한 데이타 출력버퍼에 관한 것이다.

Description

데이타 출력버퍼{Data output buffer}
도 1 은 종래에 사용된 데이타 출력버퍼의 블럭 구성도
도 2 는 본 발명에 따른 데이타 출력버퍼의 블럭 구성도
도 3 은 도 2 에 도시된 불량발생 부분 메모리 판별부의 일 실시예에 따른 회로 구성도
도 4 는 도 2 에 도시된 불량발생 부분 메모리 판별부의 다른 실시예에 따른 회로 구성도
< 도면의 주요부분에 대한 부호의 설명 >
100, 110: 스위칭부 200: 래치부
300: 출력 구동부 400: 불량발생 부분 메모리 판별부
f1: 레이저 퓨즈 f2: 안티-퓨즈
본 발명은 디램(DRAM) 및 동기식 디램(Synchronous DRAM: SDRAM) 등의 반도체 메모리장치에서 사용되는 데이타 출력버퍼에 관한 것으로, 보다 상세하게는 불량발생된 부분 메모리에 연결시 이를 판별하는 판별신호를 전달받아 동작 활성화가 자동적으로 오프되므로써, 불필요한 가동에 따른 전력의 낭비를 최소화하여 저전력을 실현한 데이타 출력버퍼에 관한 것이다.
일반적으로, 반도체 메모리소자는 데이타를 저장하는 메모리 셀과 상기 각각의 셀에 접근하는 정보를 제공하는 어드레스정보 및 상기 어드레스 정보를 제어하여 입출력을 가능하게 하는 각종 제어신호와 접근완료된 셀들과의 외부 데이타를 주고 받을 수 있도록 하는 데이타 입·출력버퍼들을 구비하여 구성된다.
이러한 반도체 메모리 기술의 핵심은 상기 메모리 셀을 제조하는 기술로, 미세 가공기술이 적용되어 보다 더 작은 셀을 제조하게 되므로써 반도체 메모리 소자의 전체 크기를 감소시켜 여러가지 측면에서의 경제성을 확보하는 데 있다고 할 수 있다.
따라서, 미세화를 지향하는 생산 과정중 메모리 셀을 제조함에 있어 완벽한 균일성을 확보하는 것이 그만큼 어려워지게 되는데, 그 결과 제조 완료후 일부 셀들이 목적하는 조건을 갖추지 못한채 불량(fail) 처리되는 경우가 빈번하다.
상기 불량발생된 메모리 셀들은 제조완료 이후 몇 단계의 테스트 과정을 거쳐 발견되는데, 그 첫번째 단계가 가공된 웨이퍼 상태에서 테스트 장비와의 핀접촉에 의해 테스트되는 프로브-테스트(probe-test)과정이다.
통상적으로, 상기 프로브-테스트과정에서 불량발생된 셀의 개수가 적을 경우에는 칩에 미리 준비된 여분의 셀들로 대체하여 그 고장부분을 수리하게 되는데, 이러한 과정을 리던던시(redundancy) 또는 리페어(repair)과정이라 한다. 상기한 리던던시 채용으로 불량이 발생되어 고장난 셀들을 일차적으로 대체하게 되며, 이 범위를 벗어난 칩들은 그냥 버려지게 된다.
반도체 메모리 칩들은 웨이퍼 상태에서 1차 테스트가 이루어지고, 이 과정을 통과한 제품들은 패키지 상태로 옮겨지게 된다. 패키징 과정이 완료된 칩은 다시 2차 테스트 과정을 수행하게 되며 이 과정에서도 추가적인 고장 발생여부가 가려지게 되는데, 대개의 경우 별다른 대책없이 버려지게 된다.
그 이유는 패키지 테스트 과정에서도 단순한 성능검사와 까다로운 신뢰성 검사로 나뉘어져 테스트가 수행되는데, 테스트 난이도와 검사조건 및 검사환경이 열악해질수록 추가고장의 가능성이 높아지기 때문이다. 따라서, 이 과정에서 한 개의 칩이라도 더 구제하기 위한 노력이 많이 진행되고 있으며, 그 대표적인 방법이 극소수의 고장 즉, 한 두개의 비트단위별 고장이 발생한 경우 안티-퓨즈(anti-fuse)방식에 의해 준비된 여분의 레지스터에 불량발생된 셀을 대체시키는 것이다. 그러나, 이러한 모든 노력에도 불구하고 마련된 구제범위를 벗어나는 칩들은 계속 버려질 수 밖에 없다.
이렇게 버려지는 칩들을 다른 용도로 활용하기 위한 아이디어들이 경제성을 고려하여 계속 개발되고 있는 실정이며, 그 대표적인 것이 다비트 동시출력을 갖는 반도체 메모리소자에서의 적용예이다.
상기한 다비트 동시출력형 반도체 메모리소자는 부분 메모리 응용방식이 적용된 것으로, 주로 ×8, ×16, ×32 등의 형식으로 표현된다.
이러한 메모리소자는 각각의 메모리 셀들이 각 입·출력핀으로 그 구성이 종속되어 있기 때문에, 각각의 입·출력핀들에 대해 소속 메모리 셀 영역을 갖는 것 이 특성이다. 따라서, 완제품 검사에서 특정 입·출력핀에서만 불량이 일부 발생한 경우에도 그 핀에 소속된 메모리 셀 영역 전체를 포기하게 된다. 예를들어, 4M×16(64Mbit)의 완제품에서 한 개의 입·출력핀을 포기할 경우 사용가능한 전체 용량은 60Mbit로 줄어들지만, 응용적인 측면에서 대개의 경우 절반을 포기하는 방식이 주로 사용되며, 이러한 반이 포기된 2개의 칩을 결합하여 사용하므로써 완전한 1개의 칩을 사용할 때와 동등한 응용효과를 얻게된다.
이러한 메모리 칩 응용환경은 버려지는 칩을 구제하여 생산성을 향상시키는 효과가 있어서, 만약 어떤 제조라인의 최종 수율이 70%라고 가정하면 나머지 버려지는 30%중 절반을 이러한 방법으로 구제할 수 있게 되어 이 제조라인의 생산 수율은 80%이상수준으로 크게 향상되게 된다.
그런데, 이러한 응용환경에서는 전력소비면에서의 중요한 문제를 일으키게 된다. 예를들어, 16개의 입·출력핀에서 절반을 사용하지 않은채로 방치할 경우 입·출력버퍼가 소비하는 전류는 그대로 버려지게 된다. 즉, 포기한 절반의 부분 메모리와 연결되어 있는 입·출력버퍼는 여전히 동작되어 불필요하게 전력을 낭비하게 되며, 출력버퍼의 경우 외부의 큰 부하를 감당하기 위해 매우 큰 사이즈를 갖고 설계되기 때문에 그 소비전력면에서 보다 큰 부담으로 작용하게 된다.
따라서, 이를 그대로 방치할 경우 메모리 활용면에서는 수율을 크게 향상시킬 수 있으나, 소비전력면에서는 오히려 역효과가 커지게 되는 문제점이 있다.
도 1 은 종래에 사용된 데이타 출력버퍼의 블럭 구성도를 도시한 것으로, 메모리 셀로부터 전달된 데이타신호(data)를 출력 개시신호(dout_en)의 상태에 따라 선택적으로 전달하는 스위칭부(100)와, 상기 스위칭부(100)를 거쳐 전달된 데이타신호를 출력 타이밍까지 일정하게 유지하는 데이타 래치부(200)와, 상기 데이타 래치부(200)를 거쳐 전달된 데이타신호의 상태에 따라 풀-업 및 풀-다운구동되어 데이타를 출력하는 출력 구동부(300)를 구비한다.
동 도면에서 상기 데이타신호(data)는 메모리 셀로부터 몇 단계 경유하여 전달된 데이타신호로, 상기 출력 개시신호(dout_en)가 '로직하이'로 전이되면서 준비된 데이타신호가 출력되게 된다. 이렇게 전달된 데이타신호는 후단에 연결된 RS-플립플롭구조의 데이타 래치부(200)를 거쳐 출력 타이밍까지 일정하게 유지된 후, 출력 구동부(300)로 전달된다.
그런데, 상기 출력 구동부(300)는 동 도면을 통해 알 수 있듯이, 풀-업 드라이버로서의 PMOS 트랜지스터(MP1) 및 풀-다운 드라이버로서의 NMOS 트랜지스터(MN1)를 구비하여 구성되는데, 이들 트랜지스터들(MP1, MN1)은 과중한 부하를 갖는 외부의 데이타 버스를 구동하기 위해 매우 큰 사이즈를 갖고 설계되는 것이 일반적이다.
따라서, 정상동작의 경우 '로직하이' 및 '로직로우'의 데이타신호를 발생시키며 본연의 임무를 수행하게 되는 한편, 부분 메모리상태에서 불량(fail)발생으로 인해 출력버퍼가 전혀 사용되지 않고 있는 경우에도 여전히 인에이블되어 각 회로부를 가동시키게 되므로써-특히, 큰 사이즈를 갖고 설계되는 출력 구동부(300)내 풀-업 및 풀-다운 트랜지스터(MP1, MN1)를 동작시키게 되므로써, 불필요하게 전력을 소모하여 저전력화를 저해하는 문제점이 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메모리 칩내 다수의 부분 메모리 중 불량발생된 부분 메모리를 판별하여 그 판별신호를 각 부분 메모리내 데이타 출력버퍼의 인에이블 제어신호로 인가해 활성화여부를 제어하도록 하므로써, 불량발생된 부분 메모리에 연결되었음에도 불구하고 불필요하게 가동되어 야기되는 전력의 낭비를 제거하여 저전력을 실현하도록 한 데이타 출력버퍼를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 메모리 셀로부터 전달된 데이타신호를 출력 개시신호의 상태에 따라 선택적으로 전달하는 스위칭부와, 상기 스위칭부를 거쳐 전달된 데이타신호를 출력 타이밍까지 일정하게 유지하는 데이타 래치부와, 상기 데이타 래치부를 거쳐 전달된 데이타신호의 상태에 따라 풀-업 및 풀-다운구동되어 데이타를 출력하는 출력 구동부를 구비하는 데이타 출력버퍼에 있어서;
메모리 칩내 다수의 부분 메모리 중 불량발생된 부분 메모리를 판별하여 그 판별결과에 따라 활성화된 출력신호를 상기 스위칭부의 입력단으로 전달하여 그 스위칭여부를 제어하는 불량발생 부분 메모리 판별부을 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명에 따른 데이타 출력버퍼의 블럭 구성도를 도시한 것으로, 메모리 셀로부터 전달된 데이타신호(data)를 출력 개시신호(dout_en)의 상태에 따라 선택적으로 전달하는 스위칭부(110)와, 상기 스위칭부(110)를 거쳐 전달된 데이타신호를 출력 타이밍까지 일정하게 유지하는 데이타 래치부(200)와, 상기 데이타 래치부(200)를 거쳐 전달된 데이타신호의 상태에 따라 풀-업 및 풀-다운 구동되어 데이타를 출력하는 출력 구동부(300) 및, 메모리 칩내 다수의 부분 메모리 중 불량발생된 부분 메모리를 판별하여 그 판별결과에 따라 활성화된 출력신호(dout_off)를 상기 스위칭부(110)의 입력단으로 전달하여 그 스위칭여부를 제어하는 불량발생 부분 메모리 판별부(400)를 구비한다.
상기 스위칭부(110)는 도 1 에서와 마찬가지로 상기 데이타신호(data)와 상기 출력 개시신호(dout_en)가 각각의 양측 입력단으로 인가되는 낸드게이트(NAND1, NAND2)를 구비하고 있으나, 그 차이점은 상기 불량발생 부분 메모리 판별부(400)의 출력신호인 불량발생 판별신호(dout_off)를 상기 각 낸드게이트(NAND1, NAND2)의 제3 입력단으로 인가해 주는데 있다.
이러한 구성에 의해, 상기 불량발생 판별신호(dout_off)가 활성화상태(여기서는 '로직하이'가 되나, 이는 간단한 로직변화에 의해 '로직로우'로 설정할 수도 있슴)로 인가되면, 후단의 인버터(IV1)를 거쳐 '로직로우'의 신호가 되어 상기 스위칭부(110)내 두 낸드게이트(NAND1, NAND2) 각각의 제3 입력단으로 전달된다.
이에따라, 상기 두 낸드게이트(NAND1, NAND2)의 출력신호를 모두 '로직하이'로 발생시켜 결국, 상기 출력 구동부(300)내 풀-업 및 풀-다운 트랜지스터(MP1, MN1)를 모두 턴-오프시키는 하이-임피던스(Hi-Z)상태로 만들게 된다. 그 결과, 데이타 출력버퍼는 더이상 데이타 출력동작을 수행하지 않게 되면서 더이상의 전류소모 또한 억제하게 된다.
이하, 상기 스위칭부(200)의 동작 제어신호가 되는 불량발생 판별신호(dout_off)를 발생시키는 불량발생 부분 메모리 판별부(400)의 회로구성 및 동작을 도면을 참조하며 자세히 살펴보기로 한다.
도 3 은 도 2 에 도시된 불량발생 부분 메모리 판별부의 일 실시예에 따른 회로 구성도를 도시한 것으로, 웨이퍼상태에서 불량발생 부분 메모리로 판정이 내려지는 경우의 적용예를 나타낸다.
그 세부구성은 전원전압 인가단과 접지단 사이에 출력단(N1)에 의해 상호 직렬접속되며 각 게이트단으로 상기 출력 개시신호가 공통 인가되는 CMOS형 트랜지스터(MP31, MN31)와, 상기 CMOS형 트랜지스터와 접지단 사이에 접속되어 레이저에 의해 블로윙여부가 제어되는 퓨즈(f1) 및, 상기 출력단(N1) 전위를 일정하게 래치시키는 래치소자(IV31과 MP32)와, 상기 래치소자에 의해 일정하게 래치된 출력신호를 버퍼링하여 출력하는 버퍼링소자(IV32)를 구비하여 이루어진다.
상기 구성을 갖는 불량발생 부분 메모리 판별부(400)의 최종 출력신호 즉, 판별신호(dout_off)는 불량(fail)발생된 부분 메모리로의 판정여부에 따라 '로직하이' 또는 '로직로우'로 출력되어 지는데, 여기서는 '로직하이'가 불량발생된 부분 메모리로 판정한 경우라고 가정하고 설명을 진행하기로 한다.
우선, 레이저에 의해 상기 퓨즈(f1)를 끊어주게 되면, 상기 판별신호 (dout_off)는 '로직하이'로 출력되어 해당 출력버퍼의 스위칭부로 인가되므로써, 더 이상의 데이타 출력없이 하이-임피던스(Hi-Z)상태로 만들어주게 된다.
한편, 상기 퓨즈(f1)를 끊지 않는 상태는 상기 CMOS형 트랜지스터(MP31, MN31)의 게이트단으로 상기 출력 개시신호(dout_en)가 인가되어지면서 상기 판별신호(dout_off)를 '로직로우'로 전이시켜 해당 출력버퍼가 방해없이 데이타 출력동작을 수행할 수 있도록 제어하게 된다.
즉, 상기 퓨즈(f1)를 레이저에 의해 끊는 행동자체가 불량발생 부분 메모리임을 판별하는 행위가 된다.
도 4 는 도 2 에 도시된 불량발생 부분 메모리 판별부의 다른 실시예에 따른 회로 구성도를 도시한 것으로, 패키지상태에서 불량발생 부분 메모리로 판정이 내려지는 경우의 적용예를 나타낸다.
그 세부구성은 전원전압 인가단과 출력단(N1) 사이에 접속된 모스형 캐패시터(C41)와, 상기 출력단(N1)과 외부 핀(DQ pad) 사이에 접속되어 게이트단이 접지된 PMOS 트랜지스터(MP41)와, 상기 PMOS 트랜지스터(MP41)와 상기 외부 핀(DQ pad) 사이에 접속되어 상기 외부 핀(DQ pad)을 통해 인가되는 외부전압의 전위레벨에 따라 그 블로윙여부가 제어되는 프로그램방식의 안티-퓨즈(f2) 및, 상기 출력단(N1) 전위를 일정하게 래치시키는 래치소자(IV41과 IV42)와, 상기 래치소자에 의해 일정하게 래치된 출력신호를 버퍼링하여 출력하는 버퍼링소자(IV43I과 V44)를 구비하여 이루어진다.
상기 구성을 갖는 불량발생 부분 메모리 판별부(400)의 최종 출력신호 즉, 판별신호(dout_off)는 불량(fail)발생된 부분 메모리로의 판정여부에 따라 '로직하이' 또는 '로직로우'로 출력되어 지는데, 여기서도 마찬가지로 '로직하이'가 불량발생된 부분 메모리로 판정한 경우라고 가정하고 설명을 진행하기로 한다.
우선, 불량(fail)발생된 부분 메모리로 판정되는 경우, 상기 외부 핀(DQ pad)을 통해 강한 네거티브(-)전압을 가해주면 상기 안티-퓨즈(f2)의 캐패시터 구조가 강한 필드에 의해 파괴되면서 상기 PMOS 트랜지스터(MP41)의 드레인단과 상기 외부 핀(DQ pad)이 서로 전기적인 연결상태로 진입하게 된다.
이후, 상기 외부 핀(DQ pad)을 외부에서 그라운드로 처리하면-즉, 접지단과 전기적으로 연결시키게 되면 최종 출력신호인 판별신호(dout_off)는 '로직하이'의 상태로 출력되게 된다. 이에따라, 상기 '로직하이'의 판별신호(dout_off)는 해당 출력버퍼의 스위칭부로 인가되어 해당 출력버퍼를 더 이상의 데이타 출력없이 하이-임피던스(Hi-Z)상태로 만들어줄 수 있게 되는 것이다.
한편, 불량발생된 부분 메모리로 판정되지 않는 경우에는 상기 안티-퓨즈(f2)는 여전히 캐패시터 형식을 유지하게 되면서, 상기 외부 핀(DQ pad)으로부터의 전기적 영향을 받지 않게 된다. 따라서, 상기 출력단(N1) 전위가 '로직하이'를 유지하게 되면서, 최종 출력신호인 판별신호(dout_off)를 '로직로우'로 만들어 해당 출력버퍼가 방해없이 데이타 출력동작을 수행하게 된다.
즉, 여기서는 상기 안티-퓨즈(f2)의 파괴에 의한 외부 핀(DQ pad)과의 연결여부 자체가 불량발생 부분 메모리임을 판별하는 행위가 된다.
이상에서 설명한 바와같이 본 발명에 따른 데이타 출력버퍼에 의하면, 불량발생된 부분 메모리에 연결된 상태이면 자동적으로 동작이 억제되므로써, 불필요한 가동에 의해 야기되는 전력의 낭비를 최소화하여 저전력을 실현할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 메모리 셀로부터 전달된 데이타신호를 출력 개시신호의 상태에 따라 선택적으로 전달하는 스위칭부와, 상기 스위칭부를 거쳐 전달된 데이타신호를 출력 타이밍까지 일정하게 유지하는 데이타 래치부와, 상기 데이타 래치부를 거쳐 전달된 데이타신호의 상태에 따라 풀-업 및 풀-다운구동되어 데이타를 출력하는 출력 구동부를 구비하는 데이타 출력버퍼에 있어서;
    메모리 칩내 다수의 부분 메모리 중 불량발생된 부분 메모리를 판별하여 그 판별결과에 따라 활성화된 출력신호를 상기 스위칭부의 입력단으로 전달하여 그 스위칭여부를 제어하는 불량발생 부분 메모리 판별부를 구비하는 것을 특징으로 하는 데이타 출력버퍼.
  2. 제 1 항에 있어서,
    상기 불량발생 부분 메모리 판별부는 전원전압 인가단과 접지단 사이에 출력단에 의해 상호 직렬접속되며, 각 게이트단으로 상기 출력 개시신호가 공통 인가되는 CMOS형 트랜지스터와,
    상기 CMOS형 트랜지스터와 접지단 사이에 접속되어 레이저에 의해 블로윙여부가 제어되는 퓨즈 및,
    상기 출력단 전위를 일정하게 래치시키는 래치소자와,
    상기 래치소자에 의해 일정하게 래치된 출력신호를 버퍼링하여 출력하는 버 퍼링소자를 구비하는 것을 특징으로 하는 데이타 출력버퍼.
  3. 제 1 항에 있어서,
    상기 불량발생 부분 메모리 판별부는 전원전압 인가단과 출력단 사이에 접속된 모스형 캐패시터와,
    상기 출력단과 외부 핀 사이에 접속되며, 게이트단이 접지된 PMOS 트랜지스터와,
    상기 PMOS 트랜지스터와 상기 외부핀 사이에 접속되며, 상기 외부핀을 통해 인가되는 외부전압의 전위레벨에 따라 블로윙여부가 제어되는 프로그램방식의 안티-퓨즈 및,
    상기 출력단 전위를 일정하게 래치시키는 래치소자와,
    상기 래치소자에 의해 일정하게 래치된 출력신호를 버퍼링하여 출력하는 버퍼링소자를 구비하는 것을 특징으로 하는 데이타 출력버퍼.
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