JP3689272B2 - 半導体メモリの欠陥救済判定回路 - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明は、一般的には、半導体メモリの欠陥救済判定回路および方法に関し、さらに詳しく言えば、予備の行ラインおよび列ライン(ビットラインおよびワードライン)を有する半導体メモリの欠陥セルまたはラインを予備のライン(セル)に置き換えることを判定するための回路および方法に関する。
【0002】
【従来の技術】
DRAM等の半導体メモリ製品の多くは、予備の行ラインおよび列ライン(ビットラインおよびワードライン)を設け、これらの予備の行ラインまたは列ラインを障害(欠陥)が発生した行ラインまたは列ラインと置き換えることにより、メモリ製品の歩留まりを高める、いわゆる欠陥救済方式を採用している。欠陥救済判定回路は、アクセスされたアドレスと予備の行ラインおよび列ラインに予め割り当てられたアドレスとを比較して予備ラインへの置き換えをするか否かを判定するための回路である。
【0003】
図1は従来の欠陥救済判定回路の例を示した図である。図1の回路1はメモリの製品テスト時に欠陥であると判定されたアドレスをフューズ等を用いて予めプログラムされた情報(以下、プログラム情報と呼ぶ)として保持する回路である。回路2はリードまたはライトのオペレーション時にアクセス(入力)されたアドレスをアドレス情報として更新し保持する回路である。入力されるアドレス情報の数はメモリの構成に依存して変わるが、通常10から14必要となる。回路3は回路1から出力されるプログラム情報と回路2から出力されるアドレス情報を比較し予備ラインを選択するか否かを判定する回路である。
【0004】
図2は図1の比較判定回路3の構成を示す図である。図2では、回路1から出力されるプログラム情報(i)と回路2から出力されるアドレス情報(i)が排他的NOR回路4で比較される。そして、比較結果がNAND回路およびNOR回路からなる組み合わせ回路5で合計され、その全てが一致した場合に予備ラインに置き換える結果が出力される。
【0005】
図2の比較判定回路3では、通常論理ゲートからなる組み合わせ回路および使用するトランジスタサイズの最適化をおこなっている。しかしながら、入力数が10乃至14と多いために、図2のように組み合わせ回路5として最低3段の論理ゲートが必要となる。その結果、比較判定結果の出力に時間がかかるという問題がある。
【0006】
【発明が解決しようとする課題】
本発明の目的は、高速に動作する半導体メモリの欠陥救済判定回路および方法を提供することである。
【0007】
本発明の目的は、回路面積をほとんど増加させることなく、高速に動作する半導体メモリの欠陥救済判定回路および方法を提供することである。
【0008】
【課題を解決するための手段】
本発明の回路によれば、予備の行ラインおよび列ラインを有するDRAMの欠陥救済判定回路であって、
予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報を保持するプログラム情報保持回路と、
リードまたはライトのオペレーションにおいてアクセスする行ラインおよび列ラインのアドレス情報を更新し保持するアドレス情報更新保持回路であって、アドレスストローブ信号に応じて入力されるアドレス情報を保持し、プログラム情報ストローブ信号に応じてプログラム情報保持回路からのプログラム情報を保持し、これら2つの情報をアドレス情報として選択的に出力するアドレス情報更新保持回路と、
プログラム情報保持回路から出力されるプログラム情報とアドレス情報更新保持回路から出力されるアドレス情報を比較して、アクセスする行ラインまたは列ラインを予備の行ラインまたは列ラインに置き換えるか否かを判定する比較判定回路であって、プログラム情報とアドレス情報を受け取る複数の排他的OR回路と該排他的OR回路の各々の出力を受け取る複数のFETからなるダイナミックOR回路を有する比較判定回路と、を含むDRAMの欠陥救済判定回路が提供される。
【0010】
【発明の実施の形態】
図3は本発明の半導体メモリの欠陥救済判定回路の一実施例を示した図である。図3の回路は3つの回路1、2’、3’から構成される。回路1は、予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報を保持するプログラム情報保持回路である。回路1は図2の回路1と同様な機能を有する回路が使用できる。回路2’はリードまたはライトのオペレーションにおいてアクセスする行ラインおよび列ラインのアドレス情報を更新し保持するアドレス情報更新保持回路である。このアドレス情報更新保持回路回路2’は、図2の従来の回路2にはない、前のオペレーションの終了時にプログラム情報保持回路から出力されるプログラム情報を予めアドレス情報として保持する機能を有している。この機能を満たすために回路1の出力6が回路2’に入力されている。回路3’はプログラム情報保持回路から出力されるプログラム情報とアドレス情報更新保持回路から出力されるアドレス情報を比較して、アクセスする行ラインまたは列ラインを予備の行ラインまたは列ラインに置き換えるか否かを判定する比較判定回路である。
【0011】
図3の本発明の欠陥救済判定回路は、以下にその詳細が示されるように、DRAM等の半導体メモリの一連のリードライト動作において準備期間として必要となるプりチャージ期間を有効に利用して欠陥救済判定の高速化を図ることに特徴がある。また、本発明の欠陥救済判定回路は、アドレス情報更新保持回路2’のアドレスを更新し保持する前に、前のオペレーションの終了時のプログラム情報保持回路1の出力(プログラム情報)を予めアドレス情報更新保持回路回路2’にアドレス情報として保持させることにより、比較判定回路3’の回路構成を単純化して比較判定の高速化を図ることに特徴がある。
【0012】
図4は本発明の欠陥救済判定回路の動作に必要となる半導体メモリのタイミングチャートの例を示した図である。図4はSSDRAMのタイミング方式の例を示している。図4で、XCLK、XCMD,XADDはそれぞれ、外部入力クロック、外部入力コマンド、外部入力アドレスを示している。外部入力コマンドXCMDは、複数のピンからなり、それらの組み合わせで、PR(Precharge Command)、ACT(Active Command)、WT(Write Command)、RD(Read Command)などが、アドレスといっしょに入力されるようになっている。なお メモリー製品では、通常電源入力後、まずPR(Precharge Command)を入力することが、スペックで決められている。
【0013】
ここで、図3の本発明の欠陥救済判定回路の動作の概要を説明する。
回路1には、予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報が保持されている。まず 外部からのPR(Precharge Command)に基つ゛き、プログラム情報ストローブ信号がチップ内部で作られる。この信号により、回路1のプログラム情報は回路2’に入力され、回路2’のアドレス情報を更新しアドレス情報として保持される。同時に回路2’のアドレス情報の出力となり、回路3’に入力される。また、図4に示されるように、このプログラム情報ストローブ信号からプリチャージ入力信号が作られる。プリチャージ入力信号は回路3’に入力されて回路3’の出力をプリチャージする。
【0014】
外部からACT(Active Command)が入力されると、ロウアドレスストローブ信号がチップ内部で作られる。同時に外部から入力されたロウアドレスは回路2’に取り込まれ保持される。保持されたロウアドレスは新たなアドレス情報として回路3’に入る。回路3’ではアドレス情報とプログラム情報との比較判定が行われる。その結果により、通常のワード(列)ラインまたは予備のワード(列)ラインが選択される。
【0015】
また、ACT(Active Command)の後に、WT(Write Command)またはRD(Read Command)が入力されると、カラムアドレスストローブ信号がチップ内部で作られ、カラムアドレス用の欠陥救済判定が上記ロウアドレス用の欠陥救済判定と同じ動作で行われる。その結果により、通常のカラムラインまたは予備のカラムラインが選択される。プログラム情報ストローブ信号とプリチャージ入力信号はロウアドレス用カラムアドレス用とも同じ信号が使用される。なお、適用するメモリー製品がページモードを持つ製品の場合、複数のWT(Write Command)またはRD(Read Command)が、PR(Precharge Command)の前に入力される場合があるため、本発明の欠陥救済判定回路は、カラムアドレス用の欠陥救済判定回路には適用できない。しかしながら、ロウアドレスに対しては、プリチャージ動作が毎サイクル必要であるため、全ての製品への適用が可能である。
【0016】
次に、本発明のアドレス情報更新保持回路2’と比較判定回路3’のより具体的な構成を示すと共に、これらの構成に基づく本発明の欠陥救済判定回路の動作について詳細に説明する。
【0017】
図5は本発明のアドレス情報更新保持回路2’の構成を示す図である。図5は入力用のインバータ7、8と転送ゲート9、10とインバータ11、12からなるラッチ回路と出力用インバータ13から構成される。この回路2’はアドレス本数分必要となるので、1つの欠陥救済判定回路について10乃至14個必要である。ただし、インバータ7、8は1つの欠陥救済判定回路ブロックで共用できるので、従来の回路2に比べて新たに必要となる回路は、伝送ゲート10と欠陥救済判定回路ブロックごとのインバータ8である。
【0018】
回路2’の動作としては、まず図4のタイミングによりPR(Precharge Command)がLOWになると、すなわちプリチャージ期間がスタートすると、プログラム情報ストローブ信号がLOWになり、インバータ8の出力により伝送ゲート10がONして導通する。その結果、回路1からのプログラム情報がラッチ回路11、12に保持されると同時にアドレス情報として出力用インバータ13から出力される。また、図4のタイミングによりロウまたはカラムのアドレスストローブ信号がLOWになると、インバータ7の出力により伝送ゲート9がONして導通する。その結果、アドレス入力がラッチ回路11、12に保持されると同時にアドレス情報として出力用インバータ13から出力される。
【0019】
図6は本発明の比較判定回路3’の構成を示す図である。図6の回路は複数の排他的OR回路群14とN型FET群からなるダイナミックOR回路15とプリチャージ用P型FETからなるスイッチ16から構成される。回路3’の動作としては、図4のタイミングによりPR(Precharge Command)がLOWになると、すなわちプリチャージ期間がスタートすると、上記したアドレス情報更新保持回路2’の動作により、回路1からのプログラム情報がアドレス情報更新保持回路2’からアドレス情報として排他的OR回路14に入力される。また、回路1からは図3に示すように、直接プログラム情報が排他的OR回路14に入力されている。したがって、回路1からのプログラム情報と回路2’からのアドレス情報は同じ情報として排他的OR回路14に入力されることになる。排他的OR回路14は入力が同じなのでLOWを出力する。その結果、全てのN型FETからなるスイッチ15はOFF状態を維持する。この時、図4のタイミングによりプリチャージ入力信号がLOWとなり、このLOW信号がプリチャージ用P型FETからなるスイッチ16に入力される。その結果、判定結果出力がHIGHとなる。
【0020】
次にリードライト動作がスタートすると、外部より入力されたアドレスが上記した回路2’の動作により回路2’から新たなアドレス情報として出力される。回路2’からの新たなアドレス情報は排他的OR回路群14に入力され、回路1からのからのプログラム情報と比較される。排他的OR回路群14のいずれか1つの排他的OR回路において、アドレス情報とプログラム情報の不一致があると、その排他的OR回路の出力はHIGHとなる。その結果、その排他的OR回路に対応するFET16がONして判定結果出力をLOWとして更新する。
【0021】
図6の本発明の比較判定回路3’は排他的OR回路14とN型FETからなる一段のダイナミックOR回路から構成されている。ちなみに、この構成は本発明が
(1)プリチャージ期間を有効に利用すること、及び
(2)アドレス情報更新保持回路回路2’のアドレスを更新し保持する前に、前のオペレーションの終了時のプログラム情報保持回路1の出力(プログラム情報)を予めアドレス情報更新保持回路回路2’にアドレス情報として保持させること、
により得られる新規な構成である。したがって、図6の比較判定回路3’は、図2の従来の組み合わせ回路5として最低3段の論理ゲートが必要な比較判定回路に比べて論理ゲート数が少ないので、より高速に動作することができる。また、図5の本発明のアドレス情報更新保持回路2’で新たに必要となる伝送ゲート10はCMOS伝送ゲートで構成でき、かつ保持回路(ラッチ回路)は既存の回路を共有できるので、増加する回路面積は無視できるほど小さい。
【図面の簡単な説明】
【図1】従来の欠陥救済判定回路の例を示した図である。
【図2】図1の従来の比較判定回路3の構成を示す図である。
【図3】本発明の半導体メモリの欠陥救済判定回路の一実施例を示した図である。
【図4】本発明の欠陥救済判定回路の動作に必要となる半導体メモリのタイミングチャートの例を示した図である。
【図5】本発明のアドレス情報更新保持回路2’の構成を示す図である。
【図6】本発明の比較判定回路3’の構成を示す図である。
【符号の説明】
4 排他的NOR回路
5 組み合わせ回路(論理ゲート)
6 出力線
7、8、11、12、13 インバータ
9、10 伝送ゲート
14 排他的OR回路
15 N型FETからなるOR回路
16 プリチャージ用P型FET
【産業上の利用分野】
本発明は、一般的には、半導体メモリの欠陥救済判定回路および方法に関し、さらに詳しく言えば、予備の行ラインおよび列ライン(ビットラインおよびワードライン)を有する半導体メモリの欠陥セルまたはラインを予備のライン(セル)に置き換えることを判定するための回路および方法に関する。
【0002】
【従来の技術】
DRAM等の半導体メモリ製品の多くは、予備の行ラインおよび列ライン(ビットラインおよびワードライン)を設け、これらの予備の行ラインまたは列ラインを障害(欠陥)が発生した行ラインまたは列ラインと置き換えることにより、メモリ製品の歩留まりを高める、いわゆる欠陥救済方式を採用している。欠陥救済判定回路は、アクセスされたアドレスと予備の行ラインおよび列ラインに予め割り当てられたアドレスとを比較して予備ラインへの置き換えをするか否かを判定するための回路である。
【0003】
図1は従来の欠陥救済判定回路の例を示した図である。図1の回路1はメモリの製品テスト時に欠陥であると判定されたアドレスをフューズ等を用いて予めプログラムされた情報(以下、プログラム情報と呼ぶ)として保持する回路である。回路2はリードまたはライトのオペレーション時にアクセス(入力)されたアドレスをアドレス情報として更新し保持する回路である。入力されるアドレス情報の数はメモリの構成に依存して変わるが、通常10から14必要となる。回路3は回路1から出力されるプログラム情報と回路2から出力されるアドレス情報を比較し予備ラインを選択するか否かを判定する回路である。
【0004】
図2は図1の比較判定回路3の構成を示す図である。図2では、回路1から出力されるプログラム情報(i)と回路2から出力されるアドレス情報(i)が排他的NOR回路4で比較される。そして、比較結果がNAND回路およびNOR回路からなる組み合わせ回路5で合計され、その全てが一致した場合に予備ラインに置き換える結果が出力される。
【0005】
図2の比較判定回路3では、通常論理ゲートからなる組み合わせ回路および使用するトランジスタサイズの最適化をおこなっている。しかしながら、入力数が10乃至14と多いために、図2のように組み合わせ回路5として最低3段の論理ゲートが必要となる。その結果、比較判定結果の出力に時間がかかるという問題がある。
【0006】
【発明が解決しようとする課題】
本発明の目的は、高速に動作する半導体メモリの欠陥救済判定回路および方法を提供することである。
【0007】
本発明の目的は、回路面積をほとんど増加させることなく、高速に動作する半導体メモリの欠陥救済判定回路および方法を提供することである。
【0008】
【課題を解決するための手段】
本発明の回路によれば、予備の行ラインおよび列ラインを有するDRAMの欠陥救済判定回路であって、
予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報を保持するプログラム情報保持回路と、
リードまたはライトのオペレーションにおいてアクセスする行ラインおよび列ラインのアドレス情報を更新し保持するアドレス情報更新保持回路であって、アドレスストローブ信号に応じて入力されるアドレス情報を保持し、プログラム情報ストローブ信号に応じてプログラム情報保持回路からのプログラム情報を保持し、これら2つの情報をアドレス情報として選択的に出力するアドレス情報更新保持回路と、
プログラム情報保持回路から出力されるプログラム情報とアドレス情報更新保持回路から出力されるアドレス情報を比較して、アクセスする行ラインまたは列ラインを予備の行ラインまたは列ラインに置き換えるか否かを判定する比較判定回路であって、プログラム情報とアドレス情報を受け取る複数の排他的OR回路と該排他的OR回路の各々の出力を受け取る複数のFETからなるダイナミックOR回路を有する比較判定回路と、を含むDRAMの欠陥救済判定回路が提供される。
【0010】
【発明の実施の形態】
図3は本発明の半導体メモリの欠陥救済判定回路の一実施例を示した図である。図3の回路は3つの回路1、2’、3’から構成される。回路1は、予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報を保持するプログラム情報保持回路である。回路1は図2の回路1と同様な機能を有する回路が使用できる。回路2’はリードまたはライトのオペレーションにおいてアクセスする行ラインおよび列ラインのアドレス情報を更新し保持するアドレス情報更新保持回路である。このアドレス情報更新保持回路回路2’は、図2の従来の回路2にはない、前のオペレーションの終了時にプログラム情報保持回路から出力されるプログラム情報を予めアドレス情報として保持する機能を有している。この機能を満たすために回路1の出力6が回路2’に入力されている。回路3’はプログラム情報保持回路から出力されるプログラム情報とアドレス情報更新保持回路から出力されるアドレス情報を比較して、アクセスする行ラインまたは列ラインを予備の行ラインまたは列ラインに置き換えるか否かを判定する比較判定回路である。
【0011】
図3の本発明の欠陥救済判定回路は、以下にその詳細が示されるように、DRAM等の半導体メモリの一連のリードライト動作において準備期間として必要となるプりチャージ期間を有効に利用して欠陥救済判定の高速化を図ることに特徴がある。また、本発明の欠陥救済判定回路は、アドレス情報更新保持回路2’のアドレスを更新し保持する前に、前のオペレーションの終了時のプログラム情報保持回路1の出力(プログラム情報)を予めアドレス情報更新保持回路回路2’にアドレス情報として保持させることにより、比較判定回路3’の回路構成を単純化して比較判定の高速化を図ることに特徴がある。
【0012】
図4は本発明の欠陥救済判定回路の動作に必要となる半導体メモリのタイミングチャートの例を示した図である。図4はSSDRAMのタイミング方式の例を示している。図4で、XCLK、XCMD,XADDはそれぞれ、外部入力クロック、外部入力コマンド、外部入力アドレスを示している。外部入力コマンドXCMDは、複数のピンからなり、それらの組み合わせで、PR(Precharge Command)、ACT(Active Command)、WT(Write Command)、RD(Read Command)などが、アドレスといっしょに入力されるようになっている。なお メモリー製品では、通常電源入力後、まずPR(Precharge Command)を入力することが、スペックで決められている。
【0013】
ここで、図3の本発明の欠陥救済判定回路の動作の概要を説明する。
回路1には、予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報が保持されている。まず 外部からのPR(Precharge Command)に基つ゛き、プログラム情報ストローブ信号がチップ内部で作られる。この信号により、回路1のプログラム情報は回路2’に入力され、回路2’のアドレス情報を更新しアドレス情報として保持される。同時に回路2’のアドレス情報の出力となり、回路3’に入力される。また、図4に示されるように、このプログラム情報ストローブ信号からプリチャージ入力信号が作られる。プリチャージ入力信号は回路3’に入力されて回路3’の出力をプリチャージする。
【0014】
外部からACT(Active Command)が入力されると、ロウアドレスストローブ信号がチップ内部で作られる。同時に外部から入力されたロウアドレスは回路2’に取り込まれ保持される。保持されたロウアドレスは新たなアドレス情報として回路3’に入る。回路3’ではアドレス情報とプログラム情報との比較判定が行われる。その結果により、通常のワード(列)ラインまたは予備のワード(列)ラインが選択される。
【0015】
また、ACT(Active Command)の後に、WT(Write Command)またはRD(Read Command)が入力されると、カラムアドレスストローブ信号がチップ内部で作られ、カラムアドレス用の欠陥救済判定が上記ロウアドレス用の欠陥救済判定と同じ動作で行われる。その結果により、通常のカラムラインまたは予備のカラムラインが選択される。プログラム情報ストローブ信号とプリチャージ入力信号はロウアドレス用カラムアドレス用とも同じ信号が使用される。なお、適用するメモリー製品がページモードを持つ製品の場合、複数のWT(Write Command)またはRD(Read Command)が、PR(Precharge Command)の前に入力される場合があるため、本発明の欠陥救済判定回路は、カラムアドレス用の欠陥救済判定回路には適用できない。しかしながら、ロウアドレスに対しては、プリチャージ動作が毎サイクル必要であるため、全ての製品への適用が可能である。
【0016】
次に、本発明のアドレス情報更新保持回路2’と比較判定回路3’のより具体的な構成を示すと共に、これらの構成に基づく本発明の欠陥救済判定回路の動作について詳細に説明する。
【0017】
図5は本発明のアドレス情報更新保持回路2’の構成を示す図である。図5は入力用のインバータ7、8と転送ゲート9、10とインバータ11、12からなるラッチ回路と出力用インバータ13から構成される。この回路2’はアドレス本数分必要となるので、1つの欠陥救済判定回路について10乃至14個必要である。ただし、インバータ7、8は1つの欠陥救済判定回路ブロックで共用できるので、従来の回路2に比べて新たに必要となる回路は、伝送ゲート10と欠陥救済判定回路ブロックごとのインバータ8である。
【0018】
回路2’の動作としては、まず図4のタイミングによりPR(Precharge Command)がLOWになると、すなわちプリチャージ期間がスタートすると、プログラム情報ストローブ信号がLOWになり、インバータ8の出力により伝送ゲート10がONして導通する。その結果、回路1からのプログラム情報がラッチ回路11、12に保持されると同時にアドレス情報として出力用インバータ13から出力される。また、図4のタイミングによりロウまたはカラムのアドレスストローブ信号がLOWになると、インバータ7の出力により伝送ゲート9がONして導通する。その結果、アドレス入力がラッチ回路11、12に保持されると同時にアドレス情報として出力用インバータ13から出力される。
【0019】
図6は本発明の比較判定回路3’の構成を示す図である。図6の回路は複数の排他的OR回路群14とN型FET群からなるダイナミックOR回路15とプリチャージ用P型FETからなるスイッチ16から構成される。回路3’の動作としては、図4のタイミングによりPR(Precharge Command)がLOWになると、すなわちプリチャージ期間がスタートすると、上記したアドレス情報更新保持回路2’の動作により、回路1からのプログラム情報がアドレス情報更新保持回路2’からアドレス情報として排他的OR回路14に入力される。また、回路1からは図3に示すように、直接プログラム情報が排他的OR回路14に入力されている。したがって、回路1からのプログラム情報と回路2’からのアドレス情報は同じ情報として排他的OR回路14に入力されることになる。排他的OR回路14は入力が同じなのでLOWを出力する。その結果、全てのN型FETからなるスイッチ15はOFF状態を維持する。この時、図4のタイミングによりプリチャージ入力信号がLOWとなり、このLOW信号がプリチャージ用P型FETからなるスイッチ16に入力される。その結果、判定結果出力がHIGHとなる。
【0020】
次にリードライト動作がスタートすると、外部より入力されたアドレスが上記した回路2’の動作により回路2’から新たなアドレス情報として出力される。回路2’からの新たなアドレス情報は排他的OR回路群14に入力され、回路1からのからのプログラム情報と比較される。排他的OR回路群14のいずれか1つの排他的OR回路において、アドレス情報とプログラム情報の不一致があると、その排他的OR回路の出力はHIGHとなる。その結果、その排他的OR回路に対応するFET16がONして判定結果出力をLOWとして更新する。
【0021】
図6の本発明の比較判定回路3’は排他的OR回路14とN型FETからなる一段のダイナミックOR回路から構成されている。ちなみに、この構成は本発明が
(1)プリチャージ期間を有効に利用すること、及び
(2)アドレス情報更新保持回路回路2’のアドレスを更新し保持する前に、前のオペレーションの終了時のプログラム情報保持回路1の出力(プログラム情報)を予めアドレス情報更新保持回路回路2’にアドレス情報として保持させること、
により得られる新規な構成である。したがって、図6の比較判定回路3’は、図2の従来の組み合わせ回路5として最低3段の論理ゲートが必要な比較判定回路に比べて論理ゲート数が少ないので、より高速に動作することができる。また、図5の本発明のアドレス情報更新保持回路2’で新たに必要となる伝送ゲート10はCMOS伝送ゲートで構成でき、かつ保持回路(ラッチ回路)は既存の回路を共有できるので、増加する回路面積は無視できるほど小さい。
【図面の簡単な説明】
【図1】従来の欠陥救済判定回路の例を示した図である。
【図2】図1の従来の比較判定回路3の構成を示す図である。
【図3】本発明の半導体メモリの欠陥救済判定回路の一実施例を示した図である。
【図4】本発明の欠陥救済判定回路の動作に必要となる半導体メモリのタイミングチャートの例を示した図である。
【図5】本発明のアドレス情報更新保持回路2’の構成を示す図である。
【図6】本発明の比較判定回路3’の構成を示す図である。
【符号の説明】
4 排他的NOR回路
5 組み合わせ回路(論理ゲート)
6 出力線
7、8、11、12、13 インバータ
9、10 伝送ゲート
14 排他的OR回路
15 N型FETからなるOR回路
16 プリチャージ用P型FET
Claims (1)
- 予備の行ラインおよび列ラインを有するDRAMの欠陥救済判定回路であって、
予備の行ラインまたは列ラインに予め割り当てられたアドレスを表すプログラム情報を保持するプログラム情報保持回路と、
リードまたはライトのオペレーションにおいてアクセスする行ラインおよび列ラインのアドレス情報を更新し保持するアドレス情報更新保持回路であって、アドレスストローブ信号に応じて入力されるアドレス情報を保持し、プログラム情報ストローブ信号に応じてプログラム情報保持回路からのプログラム情報を保持し、これら2つの情報をアドレス情報として選択的に出力するアドレス情報更新保持回路と、
プログラム情報保持回路から出力されるプログラム情報とアドレス情報更新保持回路から出力されるアドレス情報を比較して、アクセスする行ラインまたは列ラインを予備の行ラインまたは列ラインに置き換えるか否かを判定する比較判定回路であって、プログラム情報とアドレス情報を受け取る複数の排他的OR回路と該排他的OR回路の各々の出力を受け取る複数のFETからなるダイナミックOR回路を有する比較判定回路と、
を含むDRAMの欠陥救済判定回路。
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JP22838599A JP3689272B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体メモリの欠陥救済判定回路 |
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