JP2001057099A - 半導体メモリの欠陥救済判定回路および方法 - Google Patents
半導体メモリの欠陥救済判定回路および方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【課題】 半導体メモリの欠陥救済判定の高速化を図
る。 【解決手段】 本発明の欠陥救済判定回路は、アドレス
情報更新保持回路回路２’のアドレスを更新し保持する
前に、前のオペレーションの終了時のプログラム情報保
持回路１の出力（プログラム情報）を予めアドレス情報
更新保持回路回路２’にアドレス情報として保持させる
ことにより、比較判定回路３’の回路構成を単純化して
比較判定の高速化を図る。
る。 【解決手段】 本発明の欠陥救済判定回路は、アドレス
情報更新保持回路回路２’のアドレスを更新し保持する
前に、前のオペレーションの終了時のプログラム情報保
持回路１の出力（プログラム情報）を予めアドレス情報
更新保持回路回路２’にアドレス情報として保持させる
ことにより、比較判定回路３’の回路構成を単純化して
比較判定の高速化を図る。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、半導体メ
モリの欠陥救済判定回路および方法に関し、さらに詳し
く言えば、予備の行ラインおよび列ライン（ビットライ
ンおよびワードライン）を有する半導体メモリの欠陥セ
ルまたはラインを予備のライン（セル）に置き換えるこ
とを判定するための回路および方法に関する。
モリの欠陥救済判定回路および方法に関し、さらに詳し
く言えば、予備の行ラインおよび列ライン（ビットライ
ンおよびワードライン）を有する半導体メモリの欠陥セ
ルまたはラインを予備のライン（セル）に置き換えるこ
とを判定するための回路および方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体メモリ製品の多く
は、予備の行ラインおよび列ライン（ビットラインおよ
びワードライン）を設け、これらの予備の行ラインまた
は列ラインを障害（欠陥）が発生した行ラインまたは列
ラインと置き換えることにより、メモリ製品の歩留まり
を高める、いわゆる欠陥救済方式を採用している。欠陥
救済判定回路は、アクセスされたアドレスと予備の行ラ
インおよび列ラインに予め割り当てられたアドレスとを
比較して予備ラインへの置き換えをするか否かを判定す
るための回路である。
は、予備の行ラインおよび列ライン（ビットラインおよ
びワードライン）を設け、これらの予備の行ラインまた
は列ラインを障害（欠陥）が発生した行ラインまたは列
ラインと置き換えることにより、メモリ製品の歩留まり
を高める、いわゆる欠陥救済方式を採用している。欠陥
救済判定回路は、アクセスされたアドレスと予備の行ラ
インおよび列ラインに予め割り当てられたアドレスとを
比較して予備ラインへの置き換えをするか否かを判定す
るための回路である。
【０００３】図１は従来の欠陥救済判定回路の例を示し
た図である。図１の回路１はメモリの製品テスト時に欠
陥であると判定されたアドレスをフューズ等を用いて予
めプログラムされた情報（以下、プログラム情報と呼
ぶ）として保持する回路である。回路２はリードまたは
ライトのオペレーション時にアクセス（入力）されたア
ドレスをアドレス情報として更新し保持する回路であ
る。入力されるアドレス情報の数はメモリの構成に依存
して変わるが、通常１０から１４必要となる。回路３は
回路１から出力されるプログラム情報と回路２から出力
されるアドレス情報を比較し予備ラインを選択するか否
かを判定する回路である。
た図である。図１の回路１はメモリの製品テスト時に欠
陥であると判定されたアドレスをフューズ等を用いて予
めプログラムされた情報（以下、プログラム情報と呼
ぶ）として保持する回路である。回路２はリードまたは
ライトのオペレーション時にアクセス（入力）されたア
ドレスをアドレス情報として更新し保持する回路であ
る。入力されるアドレス情報の数はメモリの構成に依存
して変わるが、通常１０から１４必要となる。回路３は
回路１から出力されるプログラム情報と回路２から出力
されるアドレス情報を比較し予備ラインを選択するか否
かを判定する回路である。
【０００４】図２は図１の比較判定回路３の構成を示す
図である。図２では、回路１から出力されるプログラム
情報（ｉ）と回路２から出力されるアドレス情報（ｉ）
が排他的ＮＯＲ回路４で比較される。そして、比較結果
がＮＡＮＤ回路およびＮＯＲ回路からなる組み合わせ回
路５で合計され、その全てが一致した場合に予備ライン
に置き換える結果が出力される。
図である。図２では、回路１から出力されるプログラム
情報（ｉ）と回路２から出力されるアドレス情報（ｉ）
が排他的ＮＯＲ回路４で比較される。そして、比較結果
がＮＡＮＤ回路およびＮＯＲ回路からなる組み合わせ回
路５で合計され、その全てが一致した場合に予備ライン
に置き換える結果が出力される。
【０００５】図２の比較判定回路３では、通常論理ゲー
トからなる組み合わせ回路および使用するトランジスタ
サイズの最適化をおこなっている。しかしながら、入力
数が１０乃至１４と多いために、図２のように組み合わ
せ回路５として最低３段の論理ゲートが必要となる。そ
の結果、比較判定結果の出力に時間がかかるという問題
がある。
トからなる組み合わせ回路および使用するトランジスタ
サイズの最適化をおこなっている。しかしながら、入力
数が１０乃至１４と多いために、図２のように組み合わ
せ回路５として最低３段の論理ゲートが必要となる。そ
の結果、比較判定結果の出力に時間がかかるという問題
がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、高速
に動作する半導体メモリの欠陥救済判定回路および方法
を提供することである。
に動作する半導体メモリの欠陥救済判定回路および方法
を提供することである。
【０００７】本発明の目的は、回路面積をほとんど増加
させることなく、高速に動作する半導体メモリの欠陥救
済判定回路および方法を提供することである。
させることなく、高速に動作する半導体メモリの欠陥救
済判定回路および方法を提供することである。
【０００８】
【課題を解決するための手段】本発明の回路によれば、
予備の行ラインおよび列ラインを有する半導体メモリの
欠陥救済判定回路であって、予備の行ラインまたは列ラ
インに予め割り当てられたアドレスを表すプログラム情
報を保持するプログラム情報保持回路と、リードまたは
ライトのオペレーションにおいてアクセスする行ライン
および列ラインのアドレス情報を更新し保持するアドレ
ス情報更新保持回路と、プログラム情報保持回路から出
力されるプログラム情報とアドレス情報更新保持回路か
ら出力されるアドレス情報を比較して、アクセスする行
ラインまたは列ラインを予備の行ラインまたは列ライン
に置き換えるか否かを判定する比較判定回路とを含み、
アドレス情報更新保持回路は前のオペレーションの終了
時にプログラム情報保持回路から出力されるプログラム
情報を予めアドレス情報として保持する機能を有するこ
とを特徴とする、半導体メモリの欠陥救済判定回路が提
供される。
予備の行ラインおよび列ラインを有する半導体メモリの
欠陥救済判定回路であって、予備の行ラインまたは列ラ
インに予め割り当てられたアドレスを表すプログラム情
報を保持するプログラム情報保持回路と、リードまたは
ライトのオペレーションにおいてアクセスする行ライン
および列ラインのアドレス情報を更新し保持するアドレ
ス情報更新保持回路と、プログラム情報保持回路から出
力されるプログラム情報とアドレス情報更新保持回路か
ら出力されるアドレス情報を比較して、アクセスする行
ラインまたは列ラインを予備の行ラインまたは列ライン
に置き換えるか否かを判定する比較判定回路とを含み、
アドレス情報更新保持回路は前のオペレーションの終了
時にプログラム情報保持回路から出力されるプログラム
情報を予めアドレス情報として保持する機能を有するこ
とを特徴とする、半導体メモリの欠陥救済判定回路が提
供される。
【０００９】本発明の方法によれば、予備のの行ライン
および列ラインを有する半導体メモリの欠陥救済判定方
法であって、予備の行ラインまたは列ラインに予め割り
当てられたアドレスを表すプログラム情報を保持するス
テップと、外部から入力されるリードまたはライトのオ
ペレーションにおいてアクセスする行ラインおよび列ラ
インのアドレス情報を保持するステップと、保持された
プログラム情報とアドレス情報を比較して、アクセスす
る行ラインまたは列ラインを予備の行ラインまたは列ラ
インに置き換えるか否かを判定するステップとを含み、
アドレス情報を保持するステップは、前のオペレーショ
ンの終了時に、保持されたプログラム情報をアドレス情
報として予め保持するステップを含むことを特徴とす
る、半導体メモリの欠陥救済判定方法が提供される。
および列ラインを有する半導体メモリの欠陥救済判定方
法であって、予備の行ラインまたは列ラインに予め割り
当てられたアドレスを表すプログラム情報を保持するス
テップと、外部から入力されるリードまたはライトのオ
ペレーションにおいてアクセスする行ラインおよび列ラ
インのアドレス情報を保持するステップと、保持された
プログラム情報とアドレス情報を比較して、アクセスす
る行ラインまたは列ラインを予備の行ラインまたは列ラ
インに置き換えるか否かを判定するステップとを含み、
アドレス情報を保持するステップは、前のオペレーショ
ンの終了時に、保持されたプログラム情報をアドレス情
報として予め保持するステップを含むことを特徴とす
る、半導体メモリの欠陥救済判定方法が提供される。
【００１０】
【発明の実施の形態】図３は本発明の半導体メモリの欠
陥救済判定回路の一実施例を示した図である。図３の回
路は３つの回路１、２’、３’から構成される。回路１
は、予備の行ラインまたは列ラインに予め割り当てられ
たアドレスを表すプログラム情報を保持するプログラム
情報保持回路である。回路１は図２の回路１と同様な機
能を有する回路が使用できる。回路２’はリードまたは
ライトのオペレーションにおいてアクセスする行ライン
および列ラインのアドレス情報を更新し保持するアドレ
ス情報更新保持回路である。このアドレス情報更新保持
回路回路２’は、図２の従来の回路２にはない、前のオ
ペレーションの終了時にプログラム情報保持回路から出
力されるプログラム情報を予めアドレス情報として保持
する機能を有している。この機能を満たすために回路１
の出力６が回路２’に入力されている。回路３’はプロ
グラム情報保持回路から出力されるプログラム情報とア
ドレス情報更新保持回路から出力されるアドレス情報を
比較して、アクセスする行ラインまたは列ラインを予備
の行ラインまたは列ラインに置き換えるか否かを判定す
る比較判定回路である。
陥救済判定回路の一実施例を示した図である。図３の回
路は３つの回路１、２’、３’から構成される。回路１
は、予備の行ラインまたは列ラインに予め割り当てられ
たアドレスを表すプログラム情報を保持するプログラム
情報保持回路である。回路１は図２の回路１と同様な機
能を有する回路が使用できる。回路２’はリードまたは
ライトのオペレーションにおいてアクセスする行ライン
および列ラインのアドレス情報を更新し保持するアドレ
ス情報更新保持回路である。このアドレス情報更新保持
回路回路２’は、図２の従来の回路２にはない、前のオ
ペレーションの終了時にプログラム情報保持回路から出
力されるプログラム情報を予めアドレス情報として保持
する機能を有している。この機能を満たすために回路１
の出力６が回路２’に入力されている。回路３’はプロ
グラム情報保持回路から出力されるプログラム情報とア
ドレス情報更新保持回路から出力されるアドレス情報を
比較して、アクセスする行ラインまたは列ラインを予備
の行ラインまたは列ラインに置き換えるか否かを判定す
る比較判定回路である。
【００１１】図３の本発明の欠陥救済判定回路は、以下
にその詳細が示されるように、ＤＲＡＭ等の半導体メモ
リの一連のリードライト動作において準備期間として必
要となるプりチャージ期間を有効に利用して欠陥救済判
定の高速化を図ることに特徴がある。また、本発明の欠
陥救済判定回路は、アドレス情報更新保持回路２’のア
ドレスを更新し保持する前に、前のオペレーションの終
了時のプログラム情報保持回路１の出力（プログラム情
報）を予めアドレス情報更新保持回路回路２’にアドレ
ス情報として保持させることにより、比較判定回路３’
の回路構成を単純化して比較判定の高速化を図ることに
特徴がある。
にその詳細が示されるように、ＤＲＡＭ等の半導体メモ
リの一連のリードライト動作において準備期間として必
要となるプりチャージ期間を有効に利用して欠陥救済判
定の高速化を図ることに特徴がある。また、本発明の欠
陥救済判定回路は、アドレス情報更新保持回路２’のア
ドレスを更新し保持する前に、前のオペレーションの終
了時のプログラム情報保持回路１の出力（プログラム情
報）を予めアドレス情報更新保持回路回路２’にアドレ
ス情報として保持させることにより、比較判定回路３’
の回路構成を単純化して比較判定の高速化を図ることに
特徴がある。
【００１２】図４は本発明の欠陥救済判定回路の動作に
必要となる半導体メモリのタイミングチャートの例を示
した図である。図４はＳＳＤＲＡＭのタイミング方式の
例を示している。図４で、ＸＣＬＫ、ＸＣＭＤ，ＸＡＤ
Ｄはそれぞれ、外部入力クロック、外部入力コマンド、
外部入力アドレスを示している。外部入力コマンドＸＣ
ＭＤは、複数のピンからなり、それらの組み合わせで、
ＰＲ（Precharge Command）、ＡＣＴ（Active Comman
d）、ＷＴ（Write Command）、ＲＤ（Read Command）な
どが、アドレスといっしょに入力されるようになってい
る。なお メモリー製品では、通常電源入力後、まずＰ
Ｒ（Precharge Command）を入力することが、スペック
で決められている。
必要となる半導体メモリのタイミングチャートの例を示
した図である。図４はＳＳＤＲＡＭのタイミング方式の
例を示している。図４で、ＸＣＬＫ、ＸＣＭＤ，ＸＡＤ
Ｄはそれぞれ、外部入力クロック、外部入力コマンド、
外部入力アドレスを示している。外部入力コマンドＸＣ
ＭＤは、複数のピンからなり、それらの組み合わせで、
ＰＲ（Precharge Command）、ＡＣＴ（Active Comman
d）、ＷＴ（Write Command）、ＲＤ（Read Command）な
どが、アドレスといっしょに入力されるようになってい
る。なお メモリー製品では、通常電源入力後、まずＰ
Ｒ（Precharge Command）を入力することが、スペック
で決められている。
【００１３】ここで、図３の本発明の欠陥救済判定回路
の動作の概要を説明する。回路１には、予備の行ライン
または列ラインに予め割り当てられたアドレスを表すプ
ログラム情報が保持されている。まず 外部からのＰＲ
（Precharge Command）に基つ゛き、プログラム情報スト
ローブ信号がチップ内部で作られる。この信号により、
回路１のプログラム情報は回路２’に入力され、回路
２’のアドレス情報を更新しアドレス情報として保持さ
れる。同時に回路２’のアドレス情報の出力となり、回
路３’に入力される。また、図４に示されるように、こ
のプログラム情報ストローブ信号からプリチャージ入力
信号が作られる。プリチャージ入力信号は回路３’に入
力されて回路３’の出力をプリチャージする。
の動作の概要を説明する。回路１には、予備の行ライン
または列ラインに予め割り当てられたアドレスを表すプ
ログラム情報が保持されている。まず 外部からのＰＲ
（Precharge Command）に基つ゛き、プログラム情報スト
ローブ信号がチップ内部で作られる。この信号により、
回路１のプログラム情報は回路２’に入力され、回路
２’のアドレス情報を更新しアドレス情報として保持さ
れる。同時に回路２’のアドレス情報の出力となり、回
路３’に入力される。また、図４に示されるように、こ
のプログラム情報ストローブ信号からプリチャージ入力
信号が作られる。プリチャージ入力信号は回路３’に入
力されて回路３’の出力をプリチャージする。
【００１４】外部からＡＣＴ（Active Command）が入力
されると、ロウアドレスストローブ信号がチップ内部で
作られる。同時に外部から入力されたロウアドレスは回
路２’に取り込まれ保持される。保持されたロウアドレ
スは新たなアドレス情報として回路３’に入る。回路
３’ではアドレス情報とプログラム情報との比較判定が
行われる。その結果により、通常のワード（列）ライン
または予備のワード（列）ラインが選択される。
されると、ロウアドレスストローブ信号がチップ内部で
作られる。同時に外部から入力されたロウアドレスは回
路２’に取り込まれ保持される。保持されたロウアドレ
スは新たなアドレス情報として回路３’に入る。回路
３’ではアドレス情報とプログラム情報との比較判定が
行われる。その結果により、通常のワード（列）ライン
または予備のワード（列）ラインが選択される。
【００１５】また、ＡＣＴ（Active Command）の後に、
ＷＴ（Write Command）またはＲＤ（Read Command）が
入力されると、カラムアドレスストローブ信号がチップ
内部で作られ、カラムアドレス用の欠陥救済判定が上記
ロウアドレス用の欠陥救済判定と同じ動作で行われる。
その結果により、通常のカラムラインまたは予備のカラ
ムラインが選択される。プログラム情報ストローブ信号
とプリチャージ入力信号はロウアドレス用カラムアドレ
ス用とも同じ信号が使用される。なお、適用するメモリ
ー製品がページモードを持つ製品の場合、複数のＷＴ
（Write Command）またはＲＤ（Read Command）が、Ｐ
Ｒ（Precharge Command）の前に入力される場合がある
ため、本発明の欠陥救済判定回路は、カラムアドレス用
の欠陥救済判定回路には適用できない。しかしながら、
ロウアドレスに対しては、プリチャージ動作が毎サイク
ル必要であるため、全ての製品への適用が可能である。
ＷＴ（Write Command）またはＲＤ（Read Command）が
入力されると、カラムアドレスストローブ信号がチップ
内部で作られ、カラムアドレス用の欠陥救済判定が上記
ロウアドレス用の欠陥救済判定と同じ動作で行われる。
その結果により、通常のカラムラインまたは予備のカラ
ムラインが選択される。プログラム情報ストローブ信号
とプリチャージ入力信号はロウアドレス用カラムアドレ
ス用とも同じ信号が使用される。なお、適用するメモリ
ー製品がページモードを持つ製品の場合、複数のＷＴ
（Write Command）またはＲＤ（Read Command）が、Ｐ
Ｒ（Precharge Command）の前に入力される場合がある
ため、本発明の欠陥救済判定回路は、カラムアドレス用
の欠陥救済判定回路には適用できない。しかしながら、
ロウアドレスに対しては、プリチャージ動作が毎サイク
ル必要であるため、全ての製品への適用が可能である。
【００１６】次に、本発明のアドレス情報更新保持回路
２’と比較判定回路３’のより具体的な構成を示すと共
に、これらの構成に基づく本発明の欠陥救済判定回路の
動作について詳細に説明する。
２’と比較判定回路３’のより具体的な構成を示すと共
に、これらの構成に基づく本発明の欠陥救済判定回路の
動作について詳細に説明する。
【００１７】図５は本発明のアドレス情報更新保持回路
２’の構成を示す図である。図５は入力用のインバータ
７、８と転送ゲート９、１０とインバータ１１、１２か
らなるラッチ回路と出力用インバータ１３から構成され
る。この回路２’はアドレス本数分必要となるので、１
つの欠陥救済判定回路について１０乃至１４個必要であ
る。ただし、インバータ７、８は１つの欠陥救済判定回
路ブロックで共用できるので、従来の回路２に比べて新
たに必要となる回路は、伝送ゲート１０と欠陥救済判定
回路ブロックごとのインバータ８である。
２’の構成を示す図である。図５は入力用のインバータ
７、８と転送ゲート９、１０とインバータ１１、１２か
らなるラッチ回路と出力用インバータ１３から構成され
る。この回路２’はアドレス本数分必要となるので、１
つの欠陥救済判定回路について１０乃至１４個必要であ
る。ただし、インバータ７、８は１つの欠陥救済判定回
路ブロックで共用できるので、従来の回路２に比べて新
たに必要となる回路は、伝送ゲート１０と欠陥救済判定
回路ブロックごとのインバータ８である。
【００１８】回路２’の動作としては、まず図４のタイ
ミングによりＰＲ（Precharge Command）がＬＯＷにな
ると、すなわちプリチャージ期間がスタートすると、プ
ログラム情報ストローブ信号がＬＯＷになり、インバー
タ８の出力により伝送ゲート１０がＯＮして導通する。
その結果、回路１からのプログラム情報がラッチ回路１
１、１２に保持されると同時にアドレス情報として出力
用インバータ１３から出力される。また、図４のタイミ
ングによりロウまたはカラムのアドレスストローブ信号
がＬＯＷになると、インバータ７の出力により伝送ゲー
ト９がＯＮして導通する。その結果、アドレス入力がラ
ッチ回路１１、１２に保持されると同時にアドレス情報
として出力用インバータ１３から出力される。
ミングによりＰＲ（Precharge Command）がＬＯＷにな
ると、すなわちプリチャージ期間がスタートすると、プ
ログラム情報ストローブ信号がＬＯＷになり、インバー
タ８の出力により伝送ゲート１０がＯＮして導通する。
その結果、回路１からのプログラム情報がラッチ回路１
１、１２に保持されると同時にアドレス情報として出力
用インバータ１３から出力される。また、図４のタイミ
ングによりロウまたはカラムのアドレスストローブ信号
がＬＯＷになると、インバータ７の出力により伝送ゲー
ト９がＯＮして導通する。その結果、アドレス入力がラ
ッチ回路１１、１２に保持されると同時にアドレス情報
として出力用インバータ１３から出力される。
【００１９】図６は本発明の比較判定回路３’の構成を
示す図である。図６の回路は複数の排他的ＯＲ回路群１
４とＮ型ＦＥＴ群からなるダイナミックＯＲ回路１５と
プリチャージ用Ｐ型ＦＥＴからなるスイッチ１６から構
成される。回路３’の動作としては、図４のタイミング
によりＰＲ（Precharge Command）がＬＯＷになると、
すなわちプリチャージ期間がスタートすると、上記した
アドレス情報更新保持回路２’の動作により、回路１か
らのプログラム情報がアドレス情報更新保持回路２’か
らアドレス情報として排他的ＯＲ回路１４に入力され
る。また、回路１からは図３に示すように、直接プログ
ラム情報が排他的ＯＲ回路１４に入力されている。した
がって、回路１からのプログラム情報と回路２’からの
アドレス情報は同じ情報として排他的ＯＲ回路１４に入
力されることになる。排他的ＯＲ回路１４は入力が同じ
なのでＬＯＷを出力する。その結果、全てのＮ型ＦＥＴ
からなるスイッチ１５はＯＦＦ状態を維持する。この
時、図４のタイミングによりプリチャージ入力信号がＬ
ＯＷとなり、このＬＯＷ信号がプリチャージ用Ｐ型ＦＥ
Ｔからなるスイッチ１６に入力される。その結果、判定
結果出力がＨＩＧＨとなる。
示す図である。図６の回路は複数の排他的ＯＲ回路群１
４とＮ型ＦＥＴ群からなるダイナミックＯＲ回路１５と
プリチャージ用Ｐ型ＦＥＴからなるスイッチ１６から構
成される。回路３’の動作としては、図４のタイミング
によりＰＲ（Precharge Command）がＬＯＷになると、
すなわちプリチャージ期間がスタートすると、上記した
アドレス情報更新保持回路２’の動作により、回路１か
らのプログラム情報がアドレス情報更新保持回路２’か
らアドレス情報として排他的ＯＲ回路１４に入力され
る。また、回路１からは図３に示すように、直接プログ
ラム情報が排他的ＯＲ回路１４に入力されている。した
がって、回路１からのプログラム情報と回路２’からの
アドレス情報は同じ情報として排他的ＯＲ回路１４に入
力されることになる。排他的ＯＲ回路１４は入力が同じ
なのでＬＯＷを出力する。その結果、全てのＮ型ＦＥＴ
からなるスイッチ１５はＯＦＦ状態を維持する。この
時、図４のタイミングによりプリチャージ入力信号がＬ
ＯＷとなり、このＬＯＷ信号がプリチャージ用Ｐ型ＦＥ
Ｔからなるスイッチ１６に入力される。その結果、判定
結果出力がＨＩＧＨとなる。
【００２０】次にリードライト動作がスタートすると、
外部より入力されたアドレスが上記した回路２’の動作
により回路２’から新たなアドレス情報として出力され
る。回路２’からの新たなアドレス情報は排他的ＯＲ回
路群１４に入力され、回路１からのからのプログラム情
報と比較される。排他的ＯＲ回路群１４のいずれか１つ
の排他的ＯＲ回路において、アドレス情報とプログラム
情報の不一致があると、その排他的ＯＲ回路の出力はＨ
ＩＧＨとなる。その結果、その排他的ＯＲ回路に対応す
るＦＥＴ１６がＯＮして判定結果出力をＬＯＷとして更
新する。
外部より入力されたアドレスが上記した回路２’の動作
により回路２’から新たなアドレス情報として出力され
る。回路２’からの新たなアドレス情報は排他的ＯＲ回
路群１４に入力され、回路１からのからのプログラム情
報と比較される。排他的ＯＲ回路群１４のいずれか１つ
の排他的ＯＲ回路において、アドレス情報とプログラム
情報の不一致があると、その排他的ＯＲ回路の出力はＨ
ＩＧＨとなる。その結果、その排他的ＯＲ回路に対応す
るＦＥＴ１６がＯＮして判定結果出力をＬＯＷとして更
新する。
【００２１】図６の本発明の比較判定回路３’は排他的
ＯＲ回路１４とＮ型ＦＥＴからなる一段のダイナミック
ＯＲ回路から構成されている。ちなみに、この構成は本
発明が（１）プリチャージ期間を有効に利用すること、
及び（２）アドレス情報更新保持回路回路２’のアドレ
スを更新し保持する前に、前のオペレーションの終了時
のプログラム情報保持回路１の出力（プログラム情報）
を予めアドレス情報更新保持回路回路２’にアドレス情
報として保持させること、により得られる新規な構成で
ある。したがって、図６の比較判定回路３’は、図２の
従来の組み合わせ回路５として最低３段の論理ゲートが
必要な比較判定回路に比べて論理ゲート数が少ないの
で、より高速に動作することができる。また、図５の本
発明のアドレス情報更新保持回路２’で新たに必要とな
る伝送ゲート１０はＣＭＯＳ伝送ゲートで構成でき、か
つ保持回路（ラッチ回路）は既存の回路を共有できるの
で、増加する回路面積は無視できるほど小さい。
ＯＲ回路１４とＮ型ＦＥＴからなる一段のダイナミック
ＯＲ回路から構成されている。ちなみに、この構成は本
発明が（１）プリチャージ期間を有効に利用すること、
及び（２）アドレス情報更新保持回路回路２’のアドレ
スを更新し保持する前に、前のオペレーションの終了時
のプログラム情報保持回路１の出力（プログラム情報）
を予めアドレス情報更新保持回路回路２’にアドレス情
報として保持させること、により得られる新規な構成で
ある。したがって、図６の比較判定回路３’は、図２の
従来の組み合わせ回路５として最低３段の論理ゲートが
必要な比較判定回路に比べて論理ゲート数が少ないの
で、より高速に動作することができる。また、図５の本
発明のアドレス情報更新保持回路２’で新たに必要とな
る伝送ゲート１０はＣＭＯＳ伝送ゲートで構成でき、か
つ保持回路（ラッチ回路）は既存の回路を共有できるの
で、増加する回路面積は無視できるほど小さい。
【図１】従来の欠陥救済判定回路の例を示した図であ
る。
る。
【図２】図１の従来の比較判定回路３の構成を示す図で
ある。
ある。
【図３】本発明の半導体メモリの欠陥救済判定回路の一
実施例を示した図である。
実施例を示した図である。
【図４】本発明の欠陥救済判定回路の動作に必要となる
半導体メモリのタイミングチャートの例を示した図であ
る。
半導体メモリのタイミングチャートの例を示した図であ
る。
【図５】本発明のアドレス情報更新保持回路２’の構成
を示す図である。
を示す図である。
【図６】本発明の比較判定回路３’の構成を示す図であ
る。
る。
４ 排他的ＮＯＲ回路 ５ 組み合わせ回路（論理ゲート） ６ 出力線 ７、８、１１、１２、１３ インバータ ９、１０ 伝送ゲート １４ 排他的ＯＲ回路 １５ Ｎ型ＦＥＴからなるＯＲ回路 １６ プリチャージ用Ｐ型ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 細川 浩二 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5B018 GA06 KA13 KA16 MA01 NA02 QA16 5L106 CC03 CC17 GG03
Claims (5)
- 【請求項１】 予備の行ラインおよび列ラインを有する
半導体メモリの欠陥救済判定回路であって、 予備の行ラインまたは列ラインに予め割り当てられたア
ドレスを表すプログラム情報を保持するプログラム情報
保持回路と、 リードまたはライトのオペレーションにおいてアクセス
する行ラインおよび列ラインのアドレス情報を更新し保
持するアドレス情報更新保持回路と、 プログラム情報保持回路から出力されるプログラム情報
とアドレス情報更新保持回路から出力されるアドレス情
報を比較して、アクセスする行ラインまたは列ラインを
予備の行ラインまたは列ラインに置き換えるか否かを判
定する比較判定回路とを含み、 アドレス情報更新保持回路は前のオペレーションの終了
時にプログラム情報保持回路から出力されるプログラム
情報を予めアドレス情報として保持する機能を有するこ
とを特徴とする、半導体メモリの欠陥救済判定回路。 - 【請求項２】 前記アドレス情報更新保持回路は、プリ
チャージ信号に応じてプログラム情報保持回路から出力
されるプログラム情報を保持し該プログラム情報をアド
レス情報として出力することを特徴とする、請求項１記
載の半導体メモリの欠陥救済判定回路。 - 【請求項３】 予備の行ラインおよび列ラインを有する
半導体メモリの欠陥救済判定回路であって、 予備の行ラインまたは列ラインに予め割り当てられたア
ドレスを表すプログラム情報を保持するプログラム情報
保持回路と、 リードまたはライトのオペレーションにおいてアクセス
する行ラインおよび列ラインのアドレス情報を更新し保
持するアドレス情報更新保持回路であって、アドレスス
トローブ信号に応じて入力されるアドレス情報を保持
し、プログラム情報ストローブ信号に応じてプログラム
情報保持回路からのプログラム情報を保持し、これら２
つの情報をアドレス情報として選択的に出力するアドレ
ス情報更新保持回路と、 プログラム情報保持回路から出力されるプログラム情報
とアドレス情報更新保持回路から出力されるアドレス情
報を比較して、アクセスする行ラインまたは列ラインを
予備の行ラインまたは列ラインに置き換えるか否かを判
定する比較判定回路であって、プログラム情報とアドレ
ス情報を受け取る排他的ＯＲ回路と該排他的ＯＲ回路の
出力を受け取るダイナミックＯＲ回路を有する比較判定
回路と、を含む半導体メモリの欠陥救済判定回路。 - 【請求項４】 予備の行ラインおよび列ラインを有する
半導体メモリの欠陥救済判定方法であって、 予備の行ラインまたは列ラインに予め割り当てられたア
ドレスを表すプログラム情報を保持するステップと、 リードまたはライトのオペレーションにおいて外部から
入力されるアクセスする行ラインおよび列ラインのアド
レス情報を保持するステップと、 保持されたプログラム情報とアドレス情報を比較して、
アクセスする行ラインまたは列ラインを予備の行ライン
または列ラインに置き換えるか否かを判定するステップ
とを含み、 アドレス情報を保持するステップは、前のオペレーショ
ンの終了時に、保持されたプログラム情報をアドレス情
報として予め保持するステップを含むことを特徴とす
る、半導体メモリの欠陥救済判定方法。 - 【請求項５】 前記アドレス情報を保持するステップ
は、 アドレスストローブ信号に応じて入力されるアドレス情
報を保持し出力するステップと、 プログラム情報ストローブ信号に応じて予めプログラム
情報をアドレス情報として保持し出力するステップと、
を含むことを特徴とする、請求項４記載の半導体メモリ
の欠陥救済判定方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22838599A JP3689272B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体メモリの欠陥救済判定回路 |
| US09/636,477 US6252810B1 (en) | 1999-08-12 | 2000-08-10 | Circuit and method for detecting defects in semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22838599A JP3689272B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体メモリの欠陥救済判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001057099A true JP2001057099A (ja) | 2001-02-27 |
| JP3689272B2 JP3689272B2 (ja) | 2005-08-31 |
Family
ID=16875648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22838599A Expired - Fee Related JP3689272B2 (ja) | 1999-08-12 | 1999-08-12 | 半導体メモリの欠陥救済判定回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6252810B1 (ja) |
| JP (1) | JP3689272B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4718041A (en) * | 1986-01-09 | 1988-01-05 | Texas Instruments Incorporated | EEPROM memory having extended life |
| JPS62188100A (ja) * | 1986-02-13 | 1987-08-17 | Mitsubishi Electric Corp | 紫外線消去型プログラマブルｒｏｍの書込方法 |
-
1999
- 1999-08-12 JP JP22838599A patent/JP3689272B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-10 US US09/636,477 patent/US6252810B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3689272B2 (ja) | 2005-08-31 |
| US6252810B1 (en) | 2001-06-26 |
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