JPS62188100A - 紫外線消去型プログラマブルｒｏｍの書込方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は紫外線消去型プログラマブルＲＯＭ〈以下Ｅ
ＰＲＯＭと記す）の書込方法に関し、特に書込データＯ
を書込むべきビットのしきい値電圧を判定値以上の一定
レベルに揃えることかできる書込方法に関するものであ
る。

［従来の技術］ 第５図は従来のＥＰＲＯＭの書込方法のフローチャート
である。

このＥＰＲＯＭは、アドレスが複数のビットで構成され
ており、消去状態が１、書込状態が０である。

この書込方法について説明すると、まず、ステップＳ１
で初期アドレスの設定を行なう。次に、ステップＳ２で
ループ回数Ｎを１にする。次に、ステップＳ３で設定さ
れた初期アドレスの各ビットに一定時間の１パルスを書
込むことによってＯまたは１の書込データの書込を行な
う。次に、ステップＳ４でアドレスのすべてのビットに
ついて書込まれたデータの読出が可能か否かを判定する
。

このとき、該当ビットについて、書込データがＯならば
そのしきい値電圧が判定値以上のレベルに到達した状態
のとき、また書込データが１ならばそのしきい値電圧が
判定値以下の一定レベルになった状態（これらの状態を
バス状態という）のとき、ビットに書込まれたデータの
続出が可能となる。アドレスのビットのうちのいずれか
のビットが続出不可能な場合は、ステップＳ５でこのビ
ットについてループ回数Ｎがループちり限値しに等しい
か否かが判定される。ループ回数Ｎがループ制限値りに
等しくない場合には、ステップＳ６でＮ−２となり、ス
テップ３に戻って１込データの再書込が行なわれる。以
後、ステップＳ４で書込まれたデータの続出が可能とな
るまでループ回数Ｎを順次１ずつ増加させながらステッ
プ３３．ステップ８４．ステップ８５．ステップＳ６の
サイクルを繰返す。このサイクルにおいて、ループ回数
Ｎがループ制限値しに等しくなった場合にはステップＳ
７でＥＰＲＯＭへの書込の不良表示がなされ、以後再書
込は打切られる。アドレスのすべてのビットが読出可能
な場合には、ステップＳ８でアドレスがｉ終了ドレスで
あるか否かが判定される。最終アドレスである場合には
、ＥＰＲＯＭの１込は終了し、最終アドレスでない場合
には、ステップＳ９で次のアドレスに設定され、ステッ
プＳ２に戻って次のアドレスの書込、続出へと続く。

このように、１アドレスごとに一定時間の１パルスの書
込と続出を、アドレスのすべてのビットがバス状態とな
るかまたはループ回数Ｎがループ制限値しになるかまで
繰返し、このサイクルを最終アドレスまで実行すること
によって、書込データが１アドレス単位でビットに書ま
れる。

第６図はＥＰＲＯＭのビットに従来の書込方法で書込デ
ータＯを書込む場合の書込特性を示す図である。図にお
いて、書込データ０を書込んだビットのしきい値電圧は
書込時間に比例して高くなっている。ここで、ビットの
しきい値電圧が判定値のレベルに到達するのに必要な書
込時間はＥＰＯＭの製造時のばらつきによってビットご
とに異なる。

第７図はＥＰＲＯＭのビットに従来の書込方法で書込デ
ータ１を書込む場合の書込特性を示す図である。図にお
いて、書込データ１を書込んだビットのしきい値電圧は
書込時間に対して変化しない。

［発明が解決しようとする問題点］ 従来のＥＰＲＯＭは以上のような方法で１込が行なわれ
るが、第６図に示すように書込データＯを関込んだビッ
トのしきい値電圧は書込時間に比例するので、同一アド
レス内のビットのうちに書込データＯを書込み難いビッ
トがある場合には、ステップ３３．ステップ３４．ステ
ップ８５．ステップＳ６からなるサイクルを何度も繰返
して長時間再書込を行なうので、内地データＯを書込や
すいビットのしきい値電圧は１込難いビットのしぎい値
電圧に比べて十分高くなってしまう。

第８図はこの様子を示したものであり、書込データＯを
１込んだビットのしきい値電圧にばらつきが生じており
、書込ビット数が少ないほどばらつきが大きくなってい
る。このため、従来の書込方法は、高温保存や高温動作
などの記憶保持特性試験における前処理としての書込に
は適さないなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、書込データ０を１込むべきビットのしきい値
電圧を判定１ｉ１ｉ以上の一定レベルに揃えることがで
きるＥＰＲＯＭの書込方法を得ることを目的とする。　
　。

［問題点を解決するための手段］ この発明に係るＥＰＲＯＭの書込方法は、少数ビット分
の書込データを一括入力して複数ビットに一括書込し、
各ビットに書込まれたデータを読出し、この続出された
データと一括入力される書込データとの一致を判定して
、１込データＯを書込んだビットのうちに所定しきい値
電圧に到達したビットがあるかどうかを検出し、読出さ
れたデータと一括入力される書込データとが一致したビ
ットに対しては、そのＩｌ！込データＯを１に変更して
書込むようにし、読出されたデータと一括入力される書
込データとが一致しないビットに対しては書込データＯ
のままで書込むようにする方法である。

［作用］ この発明はビットに書込データ１を書込んでもそのしぎ
い値電圧が変化しない書込特性を利用したものである。

すなわち、書込データＯを書込んだビットのうちに所定
しきい値電圧に到達したピッ１へがある場合には、その
模このビットについては書込データを変更して１を、同
一アドレス内のまだ所定しきい（ｉ！雷電圧到達してい
ない他のビットについてはそのまま書込データ０を一括
再書込するようにしたので、上記他のビットについては
一括再書込によりそのしきい１ｌＩＩ電圧は上がるが、
上記所定しきい値電圧に到達したピッ１−のしきいｌａ
ｄ圧は一括再塵込により変化しない。

［実施例］ 以下、この発明の実施例を図について説明する。

なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。

第１図はこの発明の実流例であるＥＰＲＯＭの書込方法
のフローチャートである。このフローチャートが第５図
のフローチャートと異なる点は以下の点である。すなわ
ち、ステップＳ５とステップＳ６との間にステップＳ５
１．ステップＳ５２゜ステップ８５３が、さらにステッ
プＳ９の後にステップＳ１０が追加された点である。す
なわち、ループ回数Ｎがループ制限値りに等しくない場
合には、ステップ３５１で設定されたアドレスのビット
の中にバス状態のビットがあるか否かが判定される。バ
ス状態のビットがない場合には、ステップＳ６でループ
回数Ｎを１増加させ、ステップＳ３に戻って各ビットに
一定時間の１パルスを幽込むことによってＯまたは１の
書込データの書込を行なう。バス状態のビットがある場
合には、ステップ８５２でバス状態のビット情報を記憶
し、次にステップ８５３でバス状態のビットのうち書込
データ０を書込んだビットについて以後１込データをＯ
から１に変更し、次にステップｓ６でループ回数Ｎを゛
１増加させ、次にステップｓ３に戻って各ビットに一定
時間のパルスを書込むことによって０または１のデータ
の書込を行なう。以後、ステップＳ４でアドレスのすべ
てのビットがバス状態となるまでループ回数Ｎを順次１
ずっ増加させながらステップ８３〜ステップ８５．ステ
ップ８５１〜ステップＳ５３．ステップＳ６のサイクル
を繰返す。さらに、ステップｓ９で次のアドレスに設定
されると同時に、ステップ３５２で記憶されたバス状態
のビット情報はステップ８１０でクリアされる。

このように、１アドレスごとに一定時間の１パルスの書
込と読出を、アドレスのすべてのビットがバス状態とな
るかまたはループ回数Ｎがループ制限値しになるかまで
繰返し、ステップｓ３〜ステップＳ５．ステップ３５１
〜ステップｓ５３゜ステップＳ６からなるサイクルを最
終アドレスまで実行することによって書込データが１ア
ドレス単位でビットに書込まれる。

第２図は第１図の書込方法を外部回路で実現した例を示
す回路図であ委。この構成について説明すルト、ＥＰＲ
ＯＭ１１．ニアＦレス信ｊ［３，ａ込信号縮４．読出信
号１１５が接続されており、各信号線にそれぞれアドレ
ス信号、ＴＫ低信号に百信号が与えられる。ＥＰＲＯＭ
１の各アドレスはｎ個のビットから構成されており、こ
のｎ個のビットに対応してｎ個のドライバ会コンパレー
タ回路３１・〜３ｎが設けられている。ＥＰＲＯＭＩは
ｎ本のデータ信号１１１２により各ドライバ・コンパレ
ータ回路３１〜３ｎに接続されており、各ドライバ・コ
ンパレータ回路３１〜３ｎはｎ本のビットバス信号１１
１１２によりＮＡＮＤ回路１３に接続されている。ＮＡ
ＮＯ回路１３はアドレスバス信号１０１４に接続されて
いる。

ドライバ・コンパレータ回路３１について詳細に説明す
ると、データビン１１１に書込データ信ＱＤＩが入力さ
れる。データビン１１１はＯＲ回路１０１の一方の入力
側、ゲート４１を介してデータ信号１ａ２１に接続され
ている。ゲート４１にコントロール信号１ｉ１６が接続
されており、このコ信号によりそのオン・オフが制御さ
れる。ＯＲ回路１０１の出力側とゲート４１の入力側と
の接続点はＦＯＲ回路５１の一方の入力側に接続されて
おり、ゲート４１の出力側はＦＯＲ回路５１の他方の入
力側に接続されている。ＦＯＲ回路５１はＯＲ回路１０
１からのデータ信号１０１ａとＥＰＲＯＭ１から読出さ
れた読出データ信号１１ａとの一致を判定する。すなわ
ち、データが書込まれたビットのしきいｌａ雷電圧パス
状態になって書込むべきデータが続出可能であるか否か
を判定する。

ＦＯＲ回路５１の出力側はＯＲ回路６１の一方の入力側
に接続されている。ＯＲ回路６１の他方の入力側にコン
トロール信号線７が接続されてＪ３す、このコントロー
ル信号線にストローブ信号が与えられる。ＯＲ回路６１
はストローブ信号によりＥＯＲ回路５１からの判定結果
を取込む。ＮＡＮＤ回路８１とＮＡＮＤ回路９１とはフ
リップフロップ回路７１を構成する。ＯＲ回路６１の出
力側はＮＡＮＤ回路８１の一方の入力側に接続され、Ｎ
ＡＮＤ回路８１の他方の出力側はＮＡＮＤ回路９１の出
力側に接続されｔいる。ＮＡＮＤ回路９１の一方の入力
側はＮＡＮＤ回路８１の出力側およびＯＲ回路１０１の
他方の入力側に接続されている。ＮＡＮＤ回路９１の他
方の入力側にコントロール信号線８が接続されており、
このコントロール信号線にクリア信号が与えられる。フ
リップフロップ回路７１はＯＲ回路６１出力のうち、バ
ス状態に対応する信号を記憶する。ＯＲ回路１０１は、
フリップフロップ回路７１出力がバス状態に対応してい
るとき書込データＤ１をＯから１に変える。フリップフ
ロップ回路７１に記憶されたバス状態に対応する信号は
クリア信号によりクリアされる。ＯＲ回路１０１の他方
の入力側とＮＡＮＤ回路８１の出力側との接続点はピッ
１〜パス信号線１２１によりＮＡＮＯ回路１３の入力側
に接続されている。また、他のドライバ・コンパレータ
回路３０などについてもドライバ・コンパレータ回路３
１と同様に構成されており、たとえばドライバ・コンパ
レータ回路３ｎについて、４ｏはゲート、１０ｎはＯＲ
回路、８ｎはＮＡＮＤ回路であり、データビン１１ｎに
書込データ信号Ｄｎが入力される。ＮＡＮＤ回路１３は
、ドライバ・コンパレータ回路３１〜３ｎの各フリップ
フロップ回路出力がすべてバス状態に対応し、アドレス
のすべてのビットについて書込むべきデータの読出が可
能であるとき、アドレスバス信号線１４にローレベルの
アドレスバス信号を出力する。

第３図は第２図の回路の動作を説明するためのタイミン
グチャートである。

次に、第２図の回路による書込方法を第３図を参照しな
がら説明する。データビン１１１にＯの書込データ信号
Ｄ１が入力され、ＯＲ回路１０１からＯのデータ信号１
０１ａが出力されているとする。この０のデータ信号１
０１ａはゲート４１に与えられ、ドライバ・イネーブル
信号がローレベルとなり、書込信号がローレベルとなっ
てＥＦＲＯＭＩの設定されたアドレスのビットに一定時
間の１パルスを書込むことによってＯのデータ信号１０
１ａが書込まれる。この後、ＦａｔＪ３信号がローレベ
ルとなってＥＰＲＯＭ１から読出データ信号１１ａが出
力される。このとき、まだビットのしきい１ｉＩＴ１圧
はバス状態になっていないので読出データ信号１１ａは
１となる。ＦＯＲ回路５１は０のデータ信号１０１ａと
読出データ信号１１ａとの一致を判定してハイレベルの
ビット判定信号５１ａを出力する。この後、ス１−ロー
ブ信号がローレベルとなってＯＲ回路６１はハイレベル
のビット判定信号５１ａを取込み、ＯＲ回路６１からハ
イレベルのビット信号６１ａが出力される。このとき、
クリア信号はハイレベルになっているので、フリップフ
ロップ回路７１からローレベルのピッ１−パス信号が出
力される。次に、まだ書込データ０の読出が可能でない
のでＯＲ回路１０１出力は変化せずＯのデータ信号１０
１８が出力され、この０のデータ信号１０１ａが同一ビ
ットに再書込される。、Ｏのデータ信号１０１ａの再書
込、データ信＠１０１ａと読出データ信号１１ａとの−
致の判定などからなるサイクル動作は０の読出データ信
号１１ａが出力されるまで、すなわちビットのしきい値
電圧がバス状態になるまで何回も繰返される。但し、ル
ープ回数Ｎがループ制限値しになった場合にはＥＰＲＯ
ＭＩへの書込の不良表示がなされ、以後Ｏのデータ信号
１０１ａの再書込が打切られる。再書込によって、デー
タ信号１０１ａと読出データ信号１１ａとが一致して０
を占込むべきビットのしきい値電圧がバス状態なったと
き（第３図において３パルス目でバス状態）、ＦＯＲ回
路５１はローレベルのビット判定信号５１ａを出力する
。この後、ストローブ信号がローレベルになってＯＲ回
路６１はローレベルのビット判定信号５１ａを取込み、
ＯＲ回路６１からローレベルのビット信号６１ａが出力
される。このとき、クリア信号はハイレベルになってい
るので、ローレベルのビット信号６１ａはフリップフロ
ップ回路７１に記憶され、フリップフロップ回路７１か
らハイレベルのビットパス信号８１ａが出力される。次
に、既に書込データＯの読出が可能であるのでＯＲ回路
１０１出力は変化して１のデータ信号１０１ａが出力さ
れ、この１のデータ信号１０１ａが同一ビットに再内地
される。この後、ＥＰＲＯＭ１からＯの読出データ信号
１１ａが出力され、ビット判定信号５１ａはハイレベル
、ビット信号６１ａはハイレベルとなり、ビットパス信
号８１ａがハイレベルのままでＯＲ回路１０１出力は変
化せず、１のデータ信号１０１ａが同一ビットに再書込
される。以後、ＯＲ回路１０１からは１のデータ信号１
０１ａが出力されビットに１が書込まれ続けるが、ビッ
トに１のデータ信号を書込んでもビットのしきい値電圧
の上昇は起こらないので、０の書込データ信号を書込む
べきビットのしきい値電圧はほぼ最初のバス状態の一定
レベルに保持され変化しない。

また、データビン１１１から１の書込データＤ１が入力
される場合についても、Ｏの書込データ信号Ｄ１を書込
む場合と同様、ビットがバスの状態となった模も他のビ
ットがすべでバス状態になるまで１のデータ信号が書込
み続けられる。この場合はもちろん１の書込データ信号
を書込むべきビットのしきい値電圧は判定値以下の一定
レベルのままに保持される。

以上のような書込動作は残りのドライバ・コンパレータ
回路３０等についてもドライバ・コンパレータ回路３１
の書込動作と並列に行なわれ、同一アドレス内の各ビッ
トに０または１の書込データ信号が書込まれる。そして
、同一アドレス内のすべてのビットのしきい値電圧がバ
ス状態となったときアドレスのすべてのビットの続出が
可能となり、各ドライバ・コンパレータ回路からのビッ
トパス信号８１ａ〜８ｎはすべてハイレベルとなって、
ＮＡＮＯ回路１３からローレベルのアドレスバス信号が
アドレスバス信号線１４に出力され次のアドレスが設定
される。このとき、クリア信号がローレベルになってフ
リップフロップ回路７１に記憶されたバス状態のピッ１
ル信号６１ａはクリアされ、フリップフロップ回路７１
出力はローレベルとなって次のアドレスの書込へと続い
ていく。

第４図はこの書込方法で書込データＯをｍ込む場合のビ
ットのしきい値電圧の分布を書込ビット数に対して示し
たもので、各ビットのしきい＋ＩｆＩｇ圧は書込ビット
数の多少にかかわらずほぼ判定値のレベルに揃っており
ばらつきが少ない。

このように、この発明においてはＯの書込データを書込
むべきビットについては、バス状態になった後は１込デ
ータを０から１に変更して書込むようにしているので、
アドレス単位で複数のビットに一括再書込が繰返されて
も、書込データ０を書込むべきビットのしきい値電圧は
ほぼ判定値以上の一定レベルに、書込データ１を書込む
べぎビットのしきい値電圧は判定値以下の一定レベルに
揃うことになる。

なお、上記実施例では、この発明の書込方法を第２図の
外部回路で実現した場合について説明したが、同様な外
部回路、またはデバイスの内部回路、またはソフトウェ
アで実現してもよく、これらの場合にも上記実脳例と同
様の効果を秦する。

［発明の効果］ 以上のようにこの発明によれば、複数ビット分の書込デ
ータを複数ヒツトに一括磨込し、読出されたデータと書
込データとの一致を判定して、書込データ０を書込んだ
ビットのうちに所定しきい値電圧に到達したビットがあ
るか否かを検出し、読出されたデータと書込データとが
一致したビットに対しては、その後書込データをＯから
１に変更して書込むようにし、読出されたデータと書込
データとが一致しないビットに対しては書込データ０の
ままで書込むようにするので、書込データ０を書込むべ
きビットのしきい値電圧を判定値以上の一定レベルに揃
えることができるＥＰＲＯＭの書込方法を得ることがで
きる。このため、高温保存や高温動作などの記憶保持特
性試験における前処理としての書込に適する。

【図面の簡単な説明】

第１図はこの発明の実施例であるＥＰＲＯＭの１込方法
のフローチｐ−１−である。 第２図は第１図の書込方法を外部回路で実現した例を示
す回路図である。 第３図は第２図の回路の動作を説明するためのタイミン
グチャートである。 第４図はこの発明の書込方法で書込データ○を書込む場
合のビットのしきいｌｉｔ！電圧の分布を書込ビット数
に対して示す図である。 第５図は従来のＥＰＲＯＭの書込方法のフローチ１１−
トである。 第６図は従来の書込方法で書込データＯを書込む場合の
書込特性を示す図である。 第７図は従来の書込方法で書込データ１を書込む場合の
１込特性を示す図である。 第８図は従来の書込方法で書込データＯを書込む場合の
ビットのしきい値電圧の分布を書込ビット数に対して示
す図である。 図において、１はＥＰＲＯＭ、２はデータ信号線、３は
アドレス信号線、４は書込信号線、５は読出信号線、６
．７．８はコントロール信号線、１２はビットバス信号
線、１４はアドレスバス信号線、３１．３０はドライバ
・コンパレータ回路、４１．４ｎはゲー１−１５１はＥ
ＯＲ回路、６１゜ｉｏｉ、　１ｏｎはＯＲ回路、７１は
フリツプフロツプ回路、８１．８ｎ、９１．１３はＮＡ
ＮＯ回路である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　複数ビットごとにデータを一括書込するような紫外線
   消去型プログラマブルＲＯＭの書込方法であつて、 複数ビット分の書込データを一括入力して前記複数ビッ
   トに一括書込し、 前記各ビットに書込まれたデータを読出し、この読出さ
   れたデータと前記一括入力される書込データとの一致を
   判定して、書込データ０を書込んだビットのうちに所定
   しきい値電圧に到達したビットがあるか否かを検出し、 前記読出されたデータと前記一括入力される書込データ
   とが一致したビットに対しては、その後前記書込データ
   ０を１に変更して書込むようにし、前記読出されたデー
   タと前記一括入力される書込データとが一致しないビッ
   トに対しては前記書込データ０のままで書込むようにす
   る紫外線消去型プログラマブルＲＯＭの書込方法。