JP3235523B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、内蔵された記憶装
置のテストを行う機能を有した半導体集積回路に関し、
特に内蔵記憶装置のテスト時間を短縮することが可能な
半導体集積回路に関するものである。
置のテストを行う機能を有した半導体集積回路に関し、
特に内蔵記憶装置のテスト時間を短縮することが可能な
半導体集積回路に関するものである。
【０００２】
【従来の技術】図８は、従来の半導体集積回路における
内蔵メモリに対するテスト方法を示す略図であり、図に
おいて、５１は半導体集積回路に内蔵された記憶装置と
してのメモリ、５２は半導体集積回路の入力端子、５３
は半導体集積回路が備えるＣＰＵ、５４は半導体集積回
路においてＣＰＵが指定するアドレス情報を解読してメ
モリ５１に対してアドレス指定するアドレスデコーダ
ー、５５は半導体集積回路の出力端子である。
内蔵メモリに対するテスト方法を示す略図であり、図に
おいて、５１は半導体集積回路に内蔵された記憶装置と
してのメモリ、５２は半導体集積回路の入力端子、５３
は半導体集積回路が備えるＣＰＵ、５４は半導体集積回
路においてＣＰＵが指定するアドレス情報を解読してメ
モリ５１に対してアドレス指定するアドレスデコーダ
ー、５５は半導体集積回路の出力端子である。
【０００３】次に、メモリ５１に対してテストを行う際
の動作について説明する。
の動作について説明する。
【０００４】メモリ５１に対するテストにおいては、ま
ずメモリ５１の各アドレスに任意のデータを書き込む動
作が行われる。メモリ５１の各アドレスに対して書き込
まれる任意のデータは外部の試験装置（テスター）から
入力端子５２に入力され、入力端子５２に入力されたデ
ータは、ＣＰＵ５３を介して１アドレスずつ、アドレス
デコーダー５４の示すメモリ５１の各アドレスに対して
書き込まれて行き、これにより、メモリ５１の各アドレ
スへの任意の値の設定が終了する。
ずメモリ５１の各アドレスに任意のデータを書き込む動
作が行われる。メモリ５１の各アドレスに対して書き込
まれる任意のデータは外部の試験装置（テスター）から
入力端子５２に入力され、入力端子５２に入力されたデ
ータは、ＣＰＵ５３を介して１アドレスずつ、アドレス
デコーダー５４の示すメモリ５１の各アドレスに対して
書き込まれて行き、これにより、メモリ５１の各アドレ
スへの任意の値の設定が終了する。
【０００５】その後、メモリ５１の各アドレスに格納さ
れたデータを読み出す動作が行われる。メモリ５１内の
値は、１アドレスずつ、アドレスデコーダー５４の示す
メモリ５１内のアドレスから読み出され、ＣＰＵ５３を
介して出力端子５５から出力され、この値が前記外部の
試験装置において書き込みの際の値（期待値）と比較照
合される。以上のようにして、メモリ５１へのデータの
格納・保持・読み出しが正常に行われたかのテストが行
われていた。
れたデータを読み出す動作が行われる。メモリ５１内の
値は、１アドレスずつ、アドレスデコーダー５４の示す
メモリ５１内のアドレスから読み出され、ＣＰＵ５３を
介して出力端子５５から出力され、この値が前記外部の
試験装置において書き込みの際の値（期待値）と比較照
合される。以上のようにして、メモリ５１へのデータの
格納・保持・読み出しが正常に行われたかのテストが行
われていた。
【０００６】以上のようなメモリ５１のテスト方法にお
いては、メモリ５１が大容量メモリであるような場合に
は、テストに膨大な時間が必要であった。
いては、メモリ５１が大容量メモリであるような場合に
は、テストに膨大な時間が必要であった。
【０００７】
【発明が解決しようとする課題】上記のように、従来の
半導体集積回路においては、内蔵の記憶装置のテストを
行う場合に、１アドレスずつ値を設定して行き、その１
アドレスずつの値の確認を行う方法が採られるため、容
量の大きな記憶装置を内蔵した半導体集積回路において
は大量のテストパターンと膨大なテスト時間が必要にな
り、また、試験装置の性能等に制限が発生するなどの課
題があった。
半導体集積回路においては、内蔵の記憶装置のテストを
行う場合に、１アドレスずつ値を設定して行き、その１
アドレスずつの値の確認を行う方法が採られるため、容
量の大きな記憶装置を内蔵した半導体集積回路において
は大量のテストパターンと膨大なテスト時間が必要にな
り、また、試験装置の性能等に制限が発生するなどの課
題があった。
【０００８】この発明は上記課題を解決するためのもの
であり、内蔵の記憶装置の容量にかかわらず簡略化した
方法により記憶装置のテストを行うことができ、これに
よりテスト時間を短縮することが可能な半導体集積回路
を提供することを目的とする。
であり、内蔵の記憶装置の容量にかかわらず簡略化した
方法により記憶装置のテストを行うことができ、これに
よりテスト時間を短縮することが可能な半導体集積回路
を提供することを目的とする。
【０００９】また、この発明は、簡略化した方法により
記憶装置のテストを行うにもかかわらず、隣接するデー
タ線間の容量カップリング不良などの記憶装置内のビッ
ト間干渉によるエラーの検出を含めた精密なテストを行
うことが可能な半導体集積回路を提供することを目的と
する。
記憶装置のテストを行うにもかかわらず、隣接するデー
タ線間の容量カップリング不良などの記憶装置内のビッ
ト間干渉によるエラーの検出を含めた精密なテストを行
うことが可能な半導体集積回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】請求項１記載の半導体集
積回路は、書き込み読み出し可能な記憶装置と、前記記
憶装置をテスト状態に設定するテスト状態設定手段と、
前記記憶装置内に書き込まれるための所定長の任意デー
タを設定する任意データ設定手段と、前記記憶装置内の
記憶領域を所定長の前記任意データで埋める形で前記記
憶装置に一括書き込みする一括書き込み手段と、前記一
括書き込みと前記一括書き込みされたデータの順次読み
出しを制御して前記記憶装置のテスト動作を制御する制
御手段と、前記一括書き込みに用いられる前記所定長の
任意データを格納するための任意データ格納部とを備
え、前記任意データ格納部にあらかじめ複数の任意デー
タが格納されており、前記制御手段からの指示により前
記一括書き込みに用いられる前記所定長の任意データが
決定されるようにしたものである。
積回路は、書き込み読み出し可能な記憶装置と、前記記
憶装置をテスト状態に設定するテスト状態設定手段と、
前記記憶装置内に書き込まれるための所定長の任意デー
タを設定する任意データ設定手段と、前記記憶装置内の
記憶領域を所定長の前記任意データで埋める形で前記記
憶装置に一括書き込みする一括書き込み手段と、前記一
括書き込みと前記一括書き込みされたデータの順次読み
出しを制御して前記記憶装置のテスト動作を制御する制
御手段と、前記一括書き込みに用いられる前記所定長の
任意データを格納するための任意データ格納部とを備
え、前記任意データ格納部にあらかじめ複数の任意デー
タが格納されており、前記制御手段からの指示により前
記一括書き込みに用いられる前記所定長の任意データが
決定されるようにしたものである。
【００１１】請求項２記載の半導体集積回路は、前記任
意データ格納部にあらかじめ典型的な任意データとして
（００）の繰り返しの任意データ，（０１）の繰り返し
の任意データ，（１０）の繰り返しの任意データ，およ
び（１１）の繰り返しの任意データが任意データとして
格納されているようにしたものである。
意データ格納部にあらかじめ典型的な任意データとして
（００）の繰り返しの任意データ，（０１）の繰り返し
の任意データ，（１０）の繰り返しの任意データ，およ
び（１１）の繰り返しの任意データが任意データとして
格納されているようにしたものである。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１３】実施の形態１． 図１は本発明の実施の形態１による半導体集積回路を示
すブロック図であり、本発明を１チップマイクロコント
ローラに適用した場合を示している。図において、１は
半導体集積回路に内蔵された記憶装置としての例えばＥ
ＥＰＲＯＭなどのメモリ（記憶装置）、２はメモリ１の
テストに関する制御を行うコントローラ（制御手段，テ
スト状態設定手段，任意データ設定手段，一括書き込み
手段）、３はコントローラ２が指定するアドレス情報を
解読してメモリ１に対してアドレス指定するアドレスデ
コーダー、４はメモリ１の各アドレスに書き込まれる任
意データを格納する任意データ格納部（任意データ設定
手段）、５は半導体集積回路の出力端子である。なお、
この半導体集積回路の全体の制御を行うための図示しな
いＣＰＵが半導体集積回路内に設けられている。前記コ
ントローラ２はこのＣＰＵと別体でもよいし、このＣＰ
Ｕがコントローラ２を兼ねる形でもよい。
すブロック図であり、本発明を１チップマイクロコント
ローラに適用した場合を示している。図において、１は
半導体集積回路に内蔵された記憶装置としての例えばＥ
ＥＰＲＯＭなどのメモリ（記憶装置）、２はメモリ１の
テストに関する制御を行うコントローラ（制御手段，テ
スト状態設定手段，任意データ設定手段，一括書き込み
手段）、３はコントローラ２が指定するアドレス情報を
解読してメモリ１に対してアドレス指定するアドレスデ
コーダー、４はメモリ１の各アドレスに書き込まれる任
意データを格納する任意データ格納部（任意データ設定
手段）、５は半導体集積回路の出力端子である。なお、
この半導体集積回路の全体の制御を行うための図示しな
いＣＰＵが半導体集積回路内に設けられている。前記コ
ントローラ２はこのＣＰＵと別体でもよいし、このＣＰ
Ｕがコントローラ２を兼ねる形でもよい。
【００１４】コントローラ２は、メモリ１および任意デ
ータ格納部４に対してメモリテスト状態に設定するため
のテストモード信号を出力するとともに、メモリ１に対
して書き込み信号（ＷＲ）および読み出し信号（ＲＤ）
を出力する。データの読み出しの際のアドレス指定情報
はコントローラ２からアドレスデコーダー３へ出力さ
れ、アドレスデコーダー３によりメモリ１のアドレス指
定がなされる。
ータ格納部４に対してメモリテスト状態に設定するため
のテストモード信号を出力するとともに、メモリ１に対
して書き込み信号（ＷＲ）および読み出し信号（ＲＤ）
を出力する。データの読み出しの際のアドレス指定情報
はコントローラ２からアドレスデコーダー３へ出力さ
れ、アドレスデコーダー３によりメモリ１のアドレス指
定がなされる。
【００１５】なお、図８と比較すると分かるように、本
実施の形態１の半導体集積回路には各アドレスへの書き
込みデータを入力するための入力端子が設けられていな
い。また、前述のようにコントローラ２が前記ＣＰＵと
別体の場合には、メモリ１と出力端子５の間にＣＰＵに
よる制御は介在せず、テストモード移行時からのテスト
動作はコントローラパルスに従って自動的に行われる。
実施の形態１の半導体集積回路には各アドレスへの書き
込みデータを入力するための入力端子が設けられていな
い。また、前述のようにコントローラ２が前記ＣＰＵと
別体の場合には、メモリ１と出力端子５の間にＣＰＵに
よる制御は介在せず、テストモード移行時からのテスト
動作はコントローラパルスに従って自動的に行われる。
【００１６】次に、この実施の形態１の動作について説
明する。
明する。
【００１７】まず、テスト時の動作の概略を説明する。
メモリ１のテスト開始時には、コントローラ２からテス
トモード信号がメモリ１のテストモード設定用のテスト
端子および任意データ格納部４に出力される。なお、メ
モリ１の種類によっては、１個もしくは数個のモード決
定端子が所定値をとるとテストモードに入るものもあ
り、この場合には前記モード決定端子へコントローラ２
から所定の信号が入力される。
メモリ１のテスト開始時には、コントローラ２からテス
トモード信号がメモリ１のテストモード設定用のテスト
端子および任意データ格納部４に出力される。なお、メ
モリ１の種類によっては、１個もしくは数個のモード決
定端子が所定値をとるとテストモードに入るものもあ
り、この場合には前記モード決定端子へコントローラ２
から所定の信号が入力される。
【００１８】テストモード信号が出力されると、メモリ
１の各アドレスに対してデータの書き込みが行われる。
この際には、任意データ格納部４内に格納された任意デ
ータがメモリ１の全番地（アドレス）に一斉に書き込ま
れる。ここで、任意データ格納部４内に格納されて一斉
書き込みされる任意データは、例えばメモリ１の各アド
レスが８ビットのメモリセルにより構成されている場
合、（１１１１１１１１），（０１０１０１０１）等の
８桁の２進数によりなる１バイトデータである。
１の各アドレスに対してデータの書き込みが行われる。
この際には、任意データ格納部４内に格納された任意デ
ータがメモリ１の全番地（アドレス）に一斉に書き込ま
れる。ここで、任意データ格納部４内に格納されて一斉
書き込みされる任意データは、例えばメモリ１の各アド
レスが８ビットのメモリセルにより構成されている場
合、（１１１１１１１１），（０１０１０１０１）等の
８桁の２進数によりなる１バイトデータである。
【００１９】次にメモリ１の各アドレスからのデータの
読み出しが従来例と同様の方法で行われる。アドレスデ
コーダー３の出力に従い、０番地から順番にメモリ１の
各アドレスのデータが読み出されて出力端子５から出力
され、この値が外部の試験装置において書き込み値（期
待値）と比較照合される。以上により、メモリ１へのデ
ータの格納・保持・読み出しが正常に行われたかが確認
され、メモリテストが終了する。
読み出しが従来例と同様の方法で行われる。アドレスデ
コーダー３の出力に従い、０番地から順番にメモリ１の
各アドレスのデータが読み出されて出力端子５から出力
され、この値が外部の試験装置において書き込み値（期
待値）と比較照合される。以上により、メモリ１へのデ
ータの格納・保持・読み出しが正常に行われたかが確認
され、メモリテストが終了する。
【００２０】図２は、本実施の形態１の半導体集積回路
におけるメモリテストの進行中の各部の状態を示すタイ
ミングチャートである。以下、メモリテスト時の動作を
詳細に説明する。
におけるメモリテストの進行中の各部の状態を示すタイ
ミングチャートである。以下、メモリテスト時の動作を
詳細に説明する。
【００２１】まず、あらかじめ、任意データ格納部４
に、メモリ１の各アドレスに書き込まれる（０１０１０
１０１）等の任意データが設定される。この任意データ
格納部４への任意データの設定は、例えばコントローラ
２により任意に行われるようにしてもよく、また、任意
データ格納部４にＲＯＭ的に複数の任意データ、例えば
（００００００００）、（０１０１０１０１）、（１０
１０１０１０）、（１１１１１１１１）（つまり００
Ｈ、５５Ｈ、ＡＡＨ、ＦＦＨ）などの典型的データの組
を複数バイト分あらかじめ格納しておき、コントローラ
２からの信号によりこの中のいずれかが選択されるよう
にしてもよい（ステップＳ１）。以下、任意データＦＦ
Ｈが用いられた場合について説明する。
に、メモリ１の各アドレスに書き込まれる（０１０１０
１０１）等の任意データが設定される。この任意データ
格納部４への任意データの設定は、例えばコントローラ
２により任意に行われるようにしてもよく、また、任意
データ格納部４にＲＯＭ的に複数の任意データ、例えば
（００００００００）、（０１０１０１０１）、（１０
１０１０１０）、（１１１１１１１１）（つまり００
Ｈ、５５Ｈ、ＡＡＨ、ＦＦＨ）などの典型的データの組
を複数バイト分あらかじめ格納しておき、コントローラ
２からの信号によりこの中のいずれかが選択されるよう
にしてもよい（ステップＳ１）。以下、任意データＦＦ
Ｈが用いられた場合について説明する。
【００２２】次に、テストモード移行のために、コント
ローラ２からテストモード信号が出力される（ステップ
Ｓ２）。
ローラ２からテストモード信号が出力される（ステップ
Ｓ２）。
【００２３】次に、コントローラ２から出力される書き
込み信号ＷＲにより、任意データ格納部４に格納されて
いた任意データがメモリ１の全番地に一斉に書き込まれ
る（ステップＳ３）。そしてその結果、メモリ１の０番
地から最終番地のｎ番地までの内容がＦＦＨとなる（ス
テップＳ４）。また、例えば不良番地がＳ番地に存在し
た場合には、Ｓ番地の書き込み結果が例えばＦ７Ｈとな
る（ステップＳ５）。
込み信号ＷＲにより、任意データ格納部４に格納されて
いた任意データがメモリ１の全番地に一斉に書き込まれ
る（ステップＳ３）。そしてその結果、メモリ１の０番
地から最終番地のｎ番地までの内容がＦＦＨとなる（ス
テップＳ４）。また、例えば不良番地がＳ番地に存在し
た場合には、Ｓ番地の書き込み結果が例えばＦ７Ｈとな
る（ステップＳ５）。
【００２４】任意データ格納部４内の任意データＦＦＨ
の全アドレス（０〜ｎ番地）への書き込み終了後、今度
はメモリ１の各アドレスからのデータの読み出しが行わ
れる。コントローラ２から読み出し信号ＲＤが順次出力
され（ステップＳ６）。アドレスデコーダー３によるア
ドレスの指定が順次行われる（ステップＳ７）。これに
より、アドレスデコーダー３からのアドレス指定がなさ
れたアドレスから、読み出し信号ＲＤに従ってデータの
読み出しが順次行われてゆく。これに従って、各アドレ
スから読み出されたデータＦＦＨが出力端子５から順次
出力される（ステップＳ８）。出力端子５からの出力デ
ータは外部の試験装置において期待値ＦＦＨと比較さ
れ、以上でメモリテストが終了する。
の全アドレス（０〜ｎ番地）への書き込み終了後、今度
はメモリ１の各アドレスからのデータの読み出しが行わ
れる。コントローラ２から読み出し信号ＲＤが順次出力
され（ステップＳ６）。アドレスデコーダー３によるア
ドレスの指定が順次行われる（ステップＳ７）。これに
より、アドレスデコーダー３からのアドレス指定がなさ
れたアドレスから、読み出し信号ＲＤに従ってデータの
読み出しが順次行われてゆく。これに従って、各アドレ
スから読み出されたデータＦＦＨが出力端子５から順次
出力される（ステップＳ８）。出力端子５からの出力デ
ータは外部の試験装置において期待値ＦＦＨと比較さ
れ、以上でメモリテストが終了する。
【００２５】上記ステップＳ５のように、Ｓ番地に不良
番地が存在した場合には、アドレスデコーダー３がアド
レスＳを指定した時点（ステップＳ９）で、Ｓ番地の格
納データＦ７Ｈが出力端子５から出力される（ステップ
Ｓ１０）。これにより、外部の試験装置において期待値
ＦＦＨとの相違により不良検出が行われ、メモリテスト
が終了する。
番地が存在した場合には、アドレスデコーダー３がアド
レスＳを指定した時点（ステップＳ９）で、Ｓ番地の格
納データＦ７Ｈが出力端子５から出力される（ステップ
Ｓ１０）。これにより、外部の試験装置において期待値
ＦＦＨとの相違により不良検出が行われ、メモリテスト
が終了する。
【００２６】ここで、図３を用いてメモリ１に対する任
意データの一斉書き込みの動作について具体的に説明す
る。メモリ１は図３中において、各番地のメモリセルが
縦に８ビット配列されており、横に０番地からｎ番地ま
での各アドレスが配列されている。アドレスデコーダー
３からはＯＲゲートを介して各番地にアドレス線が接続
されており、任意データを格納した任意データ格納部４
の各ビットからは全アドレスの各ビット用メモリセルの
データ入力端子にデータ線が接続されている。また、前
記ＯＲゲートの残りの入力端子には、テストモード信号
と書き込み信号ＷＲとを入力とするＡＮＤゲートの出力
が入力されている。
意データの一斉書き込みの動作について具体的に説明す
る。メモリ１は図３中において、各番地のメモリセルが
縦に８ビット配列されており、横に０番地からｎ番地ま
での各アドレスが配列されている。アドレスデコーダー
３からはＯＲゲートを介して各番地にアドレス線が接続
されており、任意データを格納した任意データ格納部４
の各ビットからは全アドレスの各ビット用メモリセルの
データ入力端子にデータ線が接続されている。また、前
記ＯＲゲートの残りの入力端子には、テストモード信号
と書き込み信号ＷＲとを入力とするＡＮＤゲートの出力
が入力されている。
【００２７】各メモリセルに接続されているデータ線
は、任意データ格納部４の対応するビットの格納値（０
または１）を有しており、各メモリセルにおいては、ア
ドレスデコーダー３からのアドレス線がＨｉｇｈとなっ
た時に、その時データ線が有している値が書き込まれ
る。
は、任意データ格納部４の対応するビットの格納値（０
または１）を有しており、各メモリセルにおいては、ア
ドレスデコーダー３からのアドレス線がＨｉｇｈとなっ
た時に、その時データ線が有している値が書き込まれ
る。
【００２８】メモリ１に対して任意データの一斉書き込
みを行う際には、ＡＮＤゲートにテストモード信号と書
き込み信号ＷＲが共に入力される状態となるため、ＡＮ
Ｄゲートの出力はＨｉｇｈとなり、その結果、各ＯＲゲ
ートの出力はすべてＨｉｇｈとなる。その結果、メモリ
１の全メモリセルに対して、任意データ格納部４の対応
するビットに格納されていたデータが書き込まれ、メモ
リ１の全アドレスに対する任意データの一斉書き込みが
終了する。
みを行う際には、ＡＮＤゲートにテストモード信号と書
き込み信号ＷＲが共に入力される状態となるため、ＡＮ
Ｄゲートの出力はＨｉｇｈとなり、その結果、各ＯＲゲ
ートの出力はすべてＨｉｇｈとなる。その結果、メモリ
１の全メモリセルに対して、任意データ格納部４の対応
するビットに格納されていたデータが書き込まれ、メモ
リ１の全アドレスに対する任意データの一斉書き込みが
終了する。
【００２９】以上のように、この実施の形態１によれ
ば、半導体集積回路に内蔵されたメモリ１をテストする
際に、メモリ１の全アドレスに任意の値を一斉書き込み
することができるため、メモリ１が大容量メモリである
ような場合にも一時に書き込みを行ってテスト時間の短
縮をすることができるとともに、従来必要であった大量
のテストパターンが不要となる。
ば、半導体集積回路に内蔵されたメモリ１をテストする
際に、メモリ１の全アドレスに任意の値を一斉書き込み
することができるため、メモリ１が大容量メモリである
ような場合にも一時に書き込みを行ってテスト時間の短
縮をすることができるとともに、従来必要であった大量
のテストパターンが不要となる。
【００３０】また、メモリ１の全アドレスに書き込まれ
る値は、００Ｈ（００００００００）やＦＦＨ（１１１
１１１１１）などに限らず任意の値とすることができる
ため、例えば５５Ｈ（０１０１０１０１）やＡＡＨ（１
０１０１０１０）として各アドレスのメモリセルの値を
意図的に交互に異ならせた書き込みを行うことにより、
隣接するデータ線間の容量カップリング不良などを検出
することができ、簡略化した方法によりメモリ１のテス
トを行うにもかかわらず、メモリ１内のビット間干渉に
よるエラーの検出を含めた精密なテストを行うことがで
きる。
る値は、００Ｈ（００００００００）やＦＦＨ（１１１
１１１１１）などに限らず任意の値とすることができる
ため、例えば５５Ｈ（０１０１０１０１）やＡＡＨ（１
０１０１０１０）として各アドレスのメモリセルの値を
意図的に交互に異ならせた書き込みを行うことにより、
隣接するデータ線間の容量カップリング不良などを検出
することができ、簡略化した方法によりメモリ１のテス
トを行うにもかかわらず、メモリ１内のビット間干渉に
よるエラーの検出を含めた精密なテストを行うことがで
きる。
【００３１】なお上記においては、任意データとして１
アドレス分の長さの８ビット（１バイト）長の任意デー
タを用い、アドレス単位に任意データが書き込まれ、一
括書き込みされる構成を採っていたが、メモリ１の実際
のメモリセル配列や配線の配置に応じて、例えば、任意
データとして数アドレス分の長さの任意データを用い、
数アドレス単位に任意データを書き込むなどの構成を採
ることも可能であることはいうまでもない。
アドレス分の長さの８ビット（１バイト）長の任意デー
タを用い、アドレス単位に任意データが書き込まれ、一
括書き込みされる構成を採っていたが、メモリ１の実際
のメモリセル配列や配線の配置に応じて、例えば、任意
データとして数アドレス分の長さの任意データを用い、
数アドレス単位に任意データを書き込むなどの構成を採
ることも可能であることはいうまでもない。
【００３２】実施の形態２． 図４は本発明の実施の形態２による半導体集積回路を示
すブロック図であり、図において、１１はコンパレータ
（比較結果出力手段）である。なお、図１に示した実施
の形態１の半導体集積回路の構成部品と同様のものにつ
いては同一の符号を付して重複説明は省略する。コンパ
レータ１１は、任意データ格納部４に格納された任意デ
ータと、アドレスデコーダー３の指示に従ってメモリ１
の各番地から順次読み出されるデータとの比較を行い、
その比較結果を出力するものである。
すブロック図であり、図において、１１はコンパレータ
（比較結果出力手段）である。なお、図１に示した実施
の形態１の半導体集積回路の構成部品と同様のものにつ
いては同一の符号を付して重複説明は省略する。コンパ
レータ１１は、任意データ格納部４に格納された任意デ
ータと、アドレスデコーダー３の指示に従ってメモリ１
の各番地から順次読み出されるデータとの比較を行い、
その比較結果を出力するものである。
【００３３】次に、この実施の形態２の動作について説
明する。
明する。
【００３４】本実施の形態２は、テストモード時に任意
データ格納部４に格納された任意データをメモリ１の全
番地に一斉書き込みし、アドレスデコーダー３の出力に
従ってメモリ１の０番地からｎ番地に格納されたデータ
を順次読み出す点は前記実施の形態１と同様であり、こ
の部分の重複説明は省略する。
データ格納部４に格納された任意データをメモリ１の全
番地に一斉書き込みし、アドレスデコーダー３の出力に
従ってメモリ１の０番地からｎ番地に格納されたデータ
を順次読み出す点は前記実施の形態１と同様であり、こ
の部分の重複説明は省略する。
【００３５】アドレスデコーダー３の出力に従って読み
出されたメモリ１の各番地のデータは、コンパレータ１
１により、任意データ格納部４に格納された任意データ
と比較され、その比較結果が出力端子５（比較結果出力
手段）から出力される。この出力値は外部装置でモニタ
ーされ、メモリ１へのデータの格納・保持・読み出しが
正常に行われたかが確認され、以上により、メモリ１に
対するメモリテストが終了する。
出されたメモリ１の各番地のデータは、コンパレータ１
１により、任意データ格納部４に格納された任意データ
と比較され、その比較結果が出力端子５（比較結果出力
手段）から出力される。この出力値は外部装置でモニタ
ーされ、メモリ１へのデータの格納・保持・読み出しが
正常に行われたかが確認され、以上により、メモリ１に
対するメモリテストが終了する。
【００３６】図５は、本実施の形態２の半導体集積回路
におけるメモリテストの進行中の各部の状態を示すタイ
ミングチャートである。以下、メモリテスト時の動作を
詳細に説明する。なお、図中においてステップＳ１〜ス
テップＳ７まで（任意データ格納部４に格納された任意
データをメモリ１の全番地に一斉書き込みし、アドレス
デコーダー３の出力に従ってメモリ１の０番地からｎ番
地に格納されたデータを順次読み出すまで）の処理は実
施の形態１の場合と同様であり、この部分の重複説明は
省略する。
におけるメモリテストの進行中の各部の状態を示すタイ
ミングチャートである。以下、メモリテスト時の動作を
詳細に説明する。なお、図中においてステップＳ１〜ス
テップＳ７まで（任意データ格納部４に格納された任意
データをメモリ１の全番地に一斉書き込みし、アドレス
デコーダー３の出力に従ってメモリ１の０番地からｎ番
地に格納されたデータを順次読み出すまで）の処理は実
施の形態１の場合と同様であり、この部分の重複説明は
省略する。
【００３７】アドレスデコーダー３によりアドレス指定
がなされたメモリ１のアドレスから、読み出し信号ＲＤ
に従ってデータが読み出され、その読み出されたデータ
ＦＦＨがコンパレータ１１の一方の入力端子に入力され
る（ステップＳ１８）。
がなされたメモリ１のアドレスから、読み出し信号ＲＤ
に従ってデータが読み出され、その読み出されたデータ
ＦＦＨがコンパレータ１１の一方の入力端子に入力され
る（ステップＳ１８）。
【００３８】コンパレータ１１の他方の入力端子には基
準値として任意データ格納部４に格納されたデータＦＦ
Ｈが入力されており、コンパレータ１１においてデータ
の値の比較結果が出力され、出力端子５から出力データ
（例えばＨｉｇｈ）として出力される（ステップＳ１
９）。出力端子５からの出力データは外部の試験装置に
おいてモニタされ、以上でメモリテストが終了する。
準値として任意データ格納部４に格納されたデータＦＦ
Ｈが入力されており、コンパレータ１１においてデータ
の値の比較結果が出力され、出力端子５から出力データ
（例えばＨｉｇｈ）として出力される（ステップＳ１
９）。出力端子５からの出力データは外部の試験装置に
おいてモニタされ、以上でメモリテストが終了する。
【００３９】また、ステップＳ５に示したように、Ｓ番
地が不良番地でデータＦ７Ｈが格納されている場合に
は、アドレスデコーダー３がアドレスＳを指定した時点
（ステップＳ２０）で、Ｓ番地の格納データＦ７Ｈがコ
ンパレータ１１に入力され（ステップＳ２１）、コンパ
レータ１１の比較結果が出力端子５から出力データ（例
えばＬｏｗ）として出力される（ステップＳ２２）。こ
れにより、外部の試験装置において不良が検出されたこ
とがモニタされ、メモリ１に対するメモリテストが終了
する。
地が不良番地でデータＦ７Ｈが格納されている場合に
は、アドレスデコーダー３がアドレスＳを指定した時点
（ステップＳ２０）で、Ｓ番地の格納データＦ７Ｈがコ
ンパレータ１１に入力され（ステップＳ２１）、コンパ
レータ１１の比較結果が出力端子５から出力データ（例
えばＬｏｗ）として出力される（ステップＳ２２）。こ
れにより、外部の試験装置において不良が検出されたこ
とがモニタされ、メモリ１に対するメモリテストが終了
する。
【００４０】以上のように、この実施の形態２によれ
ば、実施の形態１の効果に加え、コンパレータ１１を備
えたことにより、外部の試験装置に対して直接にデータ
の比較結果を出力することができ、外部の試験装置にお
ける簡単なモニターによりメモリ１に対するメモリテス
トの結果を判別することができる。なお、コンパレータ
１１の機能は上記のものに限るものではなく、出力とし
て例えば不良の検出されたアドレス値とそのデータ値を
出力するなどの機能を持たせた構成なども可能であるこ
とはいうまでもない。
ば、実施の形態１の効果に加え、コンパレータ１１を備
えたことにより、外部の試験装置に対して直接にデータ
の比較結果を出力することができ、外部の試験装置にお
ける簡単なモニターによりメモリ１に対するメモリテス
トの結果を判別することができる。なお、コンパレータ
１１の機能は上記のものに限るものではなく、出力とし
て例えば不良の検出されたアドレス値とそのデータ値を
出力するなどの機能を持たせた構成なども可能であるこ
とはいうまでもない。
【００４１】実施の形態３． 図６は本発明の実施の形態３による半導体集積回路にお
けるメモリ１に対する任意データの一斉書き込みの動作
を示す略図である。なお、この実施の形態３は、前記実
施の形態１および２におけるメモリ１に対する任意デー
タの一斉書き込み方法を異なる方法としたものである。
従って、構成や一般的動作についての重複説明は省略す
る。
けるメモリ１に対する任意データの一斉書き込みの動作
を示す略図である。なお、この実施の形態３は、前記実
施の形態１および２におけるメモリ１に対する任意デー
タの一斉書き込み方法を異なる方法としたものである。
従って、構成や一般的動作についての重複説明は省略す
る。
【００４２】図６において、アドレスデコーダー３から
ＯＲゲートを介してメモリ１の各番地にアドレス線が接
続されている点は図３に示した実施の形態１および２と
同様であるが、この実施の形態３のＯＲゲートは偶数ア
ドレス用と奇数アドレス用の２系統に分けられており、
偶数アドレス用の各ＯＲゲートは、一方の入力端子に偶
数アドレス用のＡＮＤゲートの出力が入力され、奇数ア
ドレス用の各ＯＲゲートは、一方の入力端子に奇数アド
レス用のＡＮＤゲートの出力が入力されている点が図３
の場合と異なる。偶数アドレス用および奇数アドレス用
の各ＡＮＤゲートには、図３の場合と同様にテストモー
ド信号と書き込み信号ＷＲとが入力される。
ＯＲゲートを介してメモリ１の各番地にアドレス線が接
続されている点は図３に示した実施の形態１および２と
同様であるが、この実施の形態３のＯＲゲートは偶数ア
ドレス用と奇数アドレス用の２系統に分けられており、
偶数アドレス用の各ＯＲゲートは、一方の入力端子に偶
数アドレス用のＡＮＤゲートの出力が入力され、奇数ア
ドレス用の各ＯＲゲートは、一方の入力端子に奇数アド
レス用のＡＮＤゲートの出力が入力されている点が図３
の場合と異なる。偶数アドレス用および奇数アドレス用
の各ＡＮＤゲートには、図３の場合と同様にテストモー
ド信号と書き込み信号ＷＲとが入力される。
【００４３】次にこの実施の形態３におけるメモリ１に
対する任意データの一斉書き込み時の動作について説明
する。
対する任意データの一斉書き込み時の動作について説明
する。
【００４４】各メモリセルに接続されているデータ線
は、任意データ格納部４の対応するビットの格納値（０
または１）を有しており、各メモリセルにおいては、ア
ドレスデコーダー３からのアドレス線がＨｉｇｈとなっ
た時に、その時データ線が有している値が書き込まれ
る。この点は前記実施の形態１および２と同様である。
は、任意データ格納部４の対応するビットの格納値（０
または１）を有しており、各メモリセルにおいては、ア
ドレスデコーダー３からのアドレス線がＨｉｇｈとなっ
た時に、その時データ線が有している値が書き込まれ
る。この点は前記実施の形態１および２と同様である。
【００４５】この実施の形態３におけるメモリ１に対す
る任意データの一斉書き込みは、まず偶数アドレスに対
して偶数アドレス用の任意データの一斉書き込みを行
い、次に奇数アドレスに対して奇数アドレス用の任意デ
ータの一斉書き込みを行うという方法をとる。なお、偶
数アドレスへの一斉書き込みを先に行うことに特に意味
はなく、奇数アドレスへの一斉書き込みを先に行っても
差し支えない。
る任意データの一斉書き込みは、まず偶数アドレスに対
して偶数アドレス用の任意データの一斉書き込みを行
い、次に奇数アドレスに対して奇数アドレス用の任意デ
ータの一斉書き込みを行うという方法をとる。なお、偶
数アドレスへの一斉書き込みを先に行うことに特に意味
はなく、奇数アドレスへの一斉書き込みを先に行っても
差し支えない。
【００４６】まず、あらかじめ、任意データ格納部４
に、メモリ１の偶数アドレスに書き込まれる（０１０１
０１０１）等の偶数アドレス用任意データが設定され
る。この任意データ格納部４への偶数アドレス用任意デ
ータの設定は、前記実施の形態１において説明したよう
に、例えばコントローラ２により任意に行われるように
してもよく、また、任意データ格納部４にＲＯＭ的に複
数の任意データ、例えば（００００００００）、（０１
０１０１０１）、（１０１０１０１０）、（１１１１１
１１１）（つまり００Ｈ、５５Ｈ、ＡＡＨ、ＦＦＨ）な
どの典型的データの組を複数バイト分あらかじめ格納し
ておき、コントローラ２からの信号によりこの中のいず
れかが偶数アドレス用任意データとして選択されるよう
にしてもよい。
に、メモリ１の偶数アドレスに書き込まれる（０１０１
０１０１）等の偶数アドレス用任意データが設定され
る。この任意データ格納部４への偶数アドレス用任意デ
ータの設定は、前記実施の形態１において説明したよう
に、例えばコントローラ２により任意に行われるように
してもよく、また、任意データ格納部４にＲＯＭ的に複
数の任意データ、例えば（００００００００）、（０１
０１０１０１）、（１０１０１０１０）、（１１１１１
１１１）（つまり００Ｈ、５５Ｈ、ＡＡＨ、ＦＦＨ）な
どの典型的データの組を複数バイト分あらかじめ格納し
ておき、コントローラ２からの信号によりこの中のいず
れかが偶数アドレス用任意データとして選択されるよう
にしてもよい。
【００４７】そして、テストモード移行のために、コン
トローラ２からテストモード信号が出力された後、メモ
リ１の偶数アドレスへの偶数アドレス用任意データの一
斉書き込みが行われる。この際には、コントローラ２か
ら出力される偶数アドレス用の書き込み信号ＷＲ１によ
り、偶数アドレス用のＡＮＤゲートにテストモード信号
と書き込み信号ＷＲ１が共に入力される状態となり、偶
数アドレス用のＡＮＤゲートの出力がＨｉｇｈとなっ
て、その結果、偶数アドレス用の各ＯＲゲートの出力は
すべてＨｉｇｈとなる。その結果、メモリ１の偶数アド
レスの全メモリセルに対して、任意データ格納部４の対
応するビットに格納されていた偶数アドレス用のデータ
が書き込まれ、メモリ１の偶数アドレスに対する偶数ア
ドレス用任意データの一斉書き込みが終了する。
トローラ２からテストモード信号が出力された後、メモ
リ１の偶数アドレスへの偶数アドレス用任意データの一
斉書き込みが行われる。この際には、コントローラ２か
ら出力される偶数アドレス用の書き込み信号ＷＲ１によ
り、偶数アドレス用のＡＮＤゲートにテストモード信号
と書き込み信号ＷＲ１が共に入力される状態となり、偶
数アドレス用のＡＮＤゲートの出力がＨｉｇｈとなっ
て、その結果、偶数アドレス用の各ＯＲゲートの出力は
すべてＨｉｇｈとなる。その結果、メモリ１の偶数アド
レスの全メモリセルに対して、任意データ格納部４の対
応するビットに格納されていた偶数アドレス用のデータ
が書き込まれ、メモリ１の偶数アドレスに対する偶数ア
ドレス用任意データの一斉書き込みが終了する。
【００４８】次に、任意データ格納部４に、メモリ１の
奇数アドレスに書き込まれる（１０１０１０１０）等の
奇数アドレス用任意データが設定される。
奇数アドレスに書き込まれる（１０１０１０１０）等の
奇数アドレス用任意データが設定される。
【００４９】それから、メモリ１の奇数アドレスへの奇
数アドレス用任意データの一斉書き込みが行われる。こ
の際には、コントローラ２から出力される奇数アドレス
用の書き込み信号ＷＲ２により、奇数アドレス用のＡＮ
Ｄゲートにテストモード信号と書き込み信号ＷＲ２が共
に入力される状態となり、奇数アドレス用のＡＮＤゲー
トの出力がＨｉｇｈとなって、その結果、奇数アドレス
用の各ＯＲゲートの出力はすべてＨｉｇｈとなる。その
結果、メモリ１の奇数アドレスの全メモリセルに対し
て、任意データ格納部４の対応するビットに格納されて
いた奇数アドレス用のデータが書き込まれ、メモリ１の
奇数アドレスに対する奇数アドレス用任意データの一斉
書き込みが終了する。
数アドレス用任意データの一斉書き込みが行われる。こ
の際には、コントローラ２から出力される奇数アドレス
用の書き込み信号ＷＲ２により、奇数アドレス用のＡＮ
Ｄゲートにテストモード信号と書き込み信号ＷＲ２が共
に入力される状態となり、奇数アドレス用のＡＮＤゲー
トの出力がＨｉｇｈとなって、その結果、奇数アドレス
用の各ＯＲゲートの出力はすべてＨｉｇｈとなる。その
結果、メモリ１の奇数アドレスの全メモリセルに対し
て、任意データ格納部４の対応するビットに格納されて
いた奇数アドレス用のデータが書き込まれ、メモリ１の
奇数アドレスに対する奇数アドレス用任意データの一斉
書き込みが終了する。
【００５０】以上により、メモリ１に対する偶数アドレ
ス・奇数アドレス別の任意データの一斉書き込みが終了
する。なお、以降のデータ読み出し等の動作は前記実施
の形態１または２と同様にして行うことができる。
ス・奇数アドレス別の任意データの一斉書き込みが終了
する。なお、以降のデータ読み出し等の動作は前記実施
の形態１または２と同様にして行うことができる。
【００５１】以上のように、この実施の形態３によれ
ば、偶数アドレスと奇数アドレスに対して別の任意デー
タを一斉書き込みできるようにしたため、実施の形態１
および２に記載の効果き加え、例えば偶数アドレスに
（０１０１０１０１）、奇数アドレスに（１０１０１０
１０）を一斉書き込みしたり、偶数アドレスに（０００
０００００）、奇数アドレスに（１１１１１１１１）を
一斉書き込みしたりすることが可能となり、同ビットで
アドレス方向に隣接したメモリセル間の干渉によるエラ
ーの検出も含めた精密なテストを行うことが可能とな
る。
ば、偶数アドレスと奇数アドレスに対して別の任意デー
タを一斉書き込みできるようにしたため、実施の形態１
および２に記載の効果き加え、例えば偶数アドレスに
（０１０１０１０１）、奇数アドレスに（１０１０１０
１０）を一斉書き込みしたり、偶数アドレスに（０００
０００００）、奇数アドレスに（１１１１１１１１）を
一斉書き込みしたりすることが可能となり、同ビットで
アドレス方向に隣接したメモリセル間の干渉によるエラ
ーの検出も含めた精密なテストを行うことが可能とな
る。
【００５２】実施の形態４． 図７は本発明の実施の形態４による半導体集積回路を示
すブロック図であり、図において、２１は入力端子であ
る。なお、図１に示した実施の形態１の半導体集積回路
の構成部品と同様のものについては同一の符号を付して
重複説明は省略する。
すブロック図であり、図において、２１は入力端子であ
る。なお、図１に示した実施の形態１の半導体集積回路
の構成部品と同様のものについては同一の符号を付して
重複説明は省略する。
【００５３】次に、この実施の形態４の動作について説
明する。
明する。
【００５４】この実施の形態４においては、任意データ
格納部４への任意データの設定において、テスト上の必
要に応じて、任意データ格納部４に格納される任意デー
タが入力端子２１を介して外部装置から入力される。な
お、任意データ格納部４への任意データの設定以外の動
作は、実施の形態１と同様である。
格納部４への任意データの設定において、テスト上の必
要に応じて、任意データ格納部４に格納される任意デー
タが入力端子２１を介して外部装置から入力される。な
お、任意データ格納部４への任意データの設定以外の動
作は、実施の形態１と同様である。
【００５５】以上のように、この実施の形態４によれ
ば、任意データ格納部４に格納される任意データを、入
力端子２１を介して外部装置から入力することができる
ようにしたため、メモリ１のテストの必要に応じて任意
に、メモリ１に一括書き込みする任意データを外部装置
から変更してメモリテストを行うことが可能となる。な
お、上記のような任意データ格納部４への入力端子２１
を介した任意データの設定は、前記実施の形態２および
３にも適用可能であることはいうまでもない。
ば、任意データ格納部４に格納される任意データを、入
力端子２１を介して外部装置から入力することができる
ようにしたため、メモリ１のテストの必要に応じて任意
に、メモリ１に一括書き込みする任意データを外部装置
から変更してメモリテストを行うことが可能となる。な
お、上記のような任意データ格納部４への入力端子２１
を介した任意データの設定は、前記実施の形態２および
３にも適用可能であることはいうまでもない。
【００５６】
【発明の効果】以上のように、請求項１記載の半導体集
積回路によれば、書き込み読み出し可能な記憶装置と、
前記記憶装置をテスト状態に設定するテスト状態設定手
段と、前記記憶装置内に書き込まれるための所定長の任
意データを設定する任意データ設定手段と、前記記憶装
置内の記憶領域を所定長の前記任意データで埋める形で
前記記憶装置に一括書き込みする一括書き込み手段と、
前記一括書き込みと前記一括書き込みされたデータの順
次読み出しを制御して前記記憶装置のテスト動作を制御
する制御手段と、前記一括書き込みに用いられる前記所
定長の任意データを格納するための任意データ格納部と
を備え、前記任意データ格納部にあらかじめ複数の任意
データが格納されており、前記制御手段からの指示によ
り前記一括書き込みに用いられる前記所定長の任意デー
タが決定されるようにしたため、半導体集積回路内蔵の
記憶装置をテストする際に、記憶装置の全記憶領域に任
意データを一斉書き込みすることができ、記憶装置が大
容量メモリであるような場合にも一時に書き込みを行っ
てテスト時間の短縮をすることができるとともに大量の
テストパターンが不要となる効果がある。また、前記任
意データは（００・・・）等に限らず任意の値とするこ
とができるため、例えば各アドレスのメモリセルの値を
意図的に交互に異ならせた書き込みを行って隣接するデ
ータ線間の容量カップリング不良などを検出することが
でき、簡略化した方法により記憶装置のテストを行うに
もかかわらず、記憶装置内のビット間干渉によるエラー
の検出を含めた精密なテストを行うことができる効果が
ある。
積回路によれば、書き込み読み出し可能な記憶装置と、
前記記憶装置をテスト状態に設定するテスト状態設定手
段と、前記記憶装置内に書き込まれるための所定長の任
意データを設定する任意データ設定手段と、前記記憶装
置内の記憶領域を所定長の前記任意データで埋める形で
前記記憶装置に一括書き込みする一括書き込み手段と、
前記一括書き込みと前記一括書き込みされたデータの順
次読み出しを制御して前記記憶装置のテスト動作を制御
する制御手段と、前記一括書き込みに用いられる前記所
定長の任意データを格納するための任意データ格納部と
を備え、前記任意データ格納部にあらかじめ複数の任意
データが格納されており、前記制御手段からの指示によ
り前記一括書き込みに用いられる前記所定長の任意デー
タが決定されるようにしたため、半導体集積回路内蔵の
記憶装置をテストする際に、記憶装置の全記憶領域に任
意データを一斉書き込みすることができ、記憶装置が大
容量メモリであるような場合にも一時に書き込みを行っ
てテスト時間の短縮をすることができるとともに大量の
テストパターンが不要となる効果がある。また、前記任
意データは（００・・・）等に限らず任意の値とするこ
とができるため、例えば各アドレスのメモリセルの値を
意図的に交互に異ならせた書き込みを行って隣接するデ
ータ線間の容量カップリング不良などを検出することが
でき、簡略化した方法により記憶装置のテストを行うに
もかかわらず、記憶装置内のビット間干渉によるエラー
の検出を含めた精密なテストを行うことができる効果が
ある。
【００５７】さらに、制御手段のテスト動作制御と任意
データ格納部内の任意データの一括書き込みにより記憶
装置のテストを短時間かつ自動的に行うことができる効
果がある。
データ格納部内の任意データの一括書き込みにより記憶
装置のテストを短時間かつ自動的に行うことができる効
果がある。
【００５８】さらにまた、任意データを決定する処理を
逐次行う必要なく制御手段により選択された任意データ
を用いた一括書き込みにより記憶装置のテストを行うこ
とができる半導体集積回路とすることができる効果があ
る。
逐次行う必要なく制御手段により選択された任意データ
を用いた一括書き込みにより記憶装置のテストを行うこ
とができる半導体集積回路とすることができる効果があ
る。
【００５９】請求項２記載の半導体集積回路によれば、
前記任意データ格納部にあらかじめ典型的な任意データ
として（００）の繰り返しの任意データ，（０１）の繰
り返しの任意データ，（１０）の繰り返しの任意デー
タ，および（１１）の繰り返しの任意データが任意デー
タとして格納されているようにしたため、任意データ格
納部における少数の任意データの格納により記憶装置内
のビット間干渉によるエラーの検出を含めた精密なテス
トを行うことができる半導体集積回路とすることができ
る効果がある。
前記任意データ格納部にあらかじめ典型的な任意データ
として（００）の繰り返しの任意データ，（０１）の繰
り返しの任意データ，（１０）の繰り返しの任意デー
タ，および（１１）の繰り返しの任意データが任意デー
タとして格納されているようにしたため、任意データ格
納部における少数の任意データの格納により記憶装置内
のビット間干渉によるエラーの検出を含めた精密なテス
トを行うことができる半導体集積回路とすることができ
る効果がある。
【図１】本発明の実施の形態１による半導体集積回路を
示すブロック図である。
示すブロック図である。
【図２】実施の形態１の半導体集積回路におけるメモリ
テストの進行中の各部の状態を示すタイミングチャート
である。
テストの進行中の各部の状態を示すタイミングチャート
である。
【図３】実施の形態１の半導体集積回路におけるメモリ
に対する任意データの一斉書き込みの動作を示す略図で
ある。
に対する任意データの一斉書き込みの動作を示す略図で
ある。
【図４】本発明の実施の形態２による半導体集積回路を
示すブロック図である。
示すブロック図である。
【図５】実施の形態２の半導体集積回路におけるメモリ
テストの進行中の各部の状態を示すタイミングチャート
である。
テストの進行中の各部の状態を示すタイミングチャート
である。
【図６】実施の形態３の半導体集積回路におけるメモリ
に対する任意データの一斉書き込みの動作を示す略図で
ある。
に対する任意データの一斉書き込みの動作を示す略図で
ある。
【図７】本発明の実施の形態４による半導体集積回路を
示すブロック図である。
示すブロック図である。
【図８】従来の半導体集積回路における内蔵メモリに対
するテスト方法を示す略図である。
するテスト方法を示す略図である。
１ メモリ（記憶装置） ２ コントローラ（制御手段，テスト状態設定手段，任
意データ設定手段，一括書き込み手段） ４ 任意データ格納部（任意データ設定手段） ５ 出力端子（比較結果出力手段） １１ コンパレータ（比較結果出力手段） ２１ 入力端子
意データ設定手段，一括書き込み手段） ４ 任意データ格納部（任意データ設定手段） ５ 出力端子（比較結果出力手段） １１ コンパレータ（比較結果出力手段） ２１ 入力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28
Claims (2)
- 【請求項１】 書き込み読み出し可能な記憶装置と、 前記記憶装置をテスト状態に設定するテスト状態設定手
段と、 前記記憶装置内に書き込まれるための所定長の任意デー
タを設定する任意データ設定手段と、 前記記憶装置内の記憶領域を所定長の前記任意データで
埋める形で前記記憶装置に一括書き込みする一括書き込
み手段と、前記一括書き込みと前記一括書き込みされたデータの順
次読み出しを制御して前記記憶装置のテスト動作を制御
する制御手段と、 前記一括書き込みに用いられる前記所定長の任意データ
を格納するための任意データ格納部とを備え、 前記任意データ格納部にあらかじめ複数の任意データが
格納されており、前記制御手段からの指示により前記一
括書き込みに用いられる前記所定長の任意データが決定
されることを特徴とする 半導体集積回路。 - 【請求項２】 前記任意データ格納部にあらかじめ典型
的な任意データとして（００）の繰り返しの任意デー
タ，（０１）の繰り返しの任意データ，（１０）の繰り
返しの任意データ，および（１１）の繰り返しの任意デ
ータが任意データとして格納されていることを特徴とす
る請求項１記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21205797A JP3235523B2 (ja) | 1997-08-06 | 1997-08-06 | 半導体集積回路 |
| TW087112812A TW389911B (en) | 1997-08-06 | 1998-08-04 | A semiconductor integrated circuit |
| US09/128,781 US6158028A (en) | 1997-08-06 | 1998-08-04 | Semiconductor integrated circuit |
| KR1019980031958A KR100319012B1 (ko) | 1997-08-06 | 1998-08-06 | 반도체집적회로 |
Applications Claiming Priority (1)
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