JPH11288598A - 半導体記憶装置のテスト装置 - Google Patents

Abstract

(57)【要約】 【課題】 データ入力時間を短縮させ、テスト時間の短
縮を図り、パフォーマンスの改善が図れる半導体記憶装
置のテスト装置を提供する。 【解決手段】 データバッファおよび演算回路を設け、
入力端子を介して入力したテストデータをデータバッフ
ァに保持し、保持データに応じて所定のテストデータを
生成しデータラッチ回路にラッチする。メモリテストの
書き込み時に、データラッチ回路のデータに応じて選択
されたページの各メモリセルに対して書き込みを行い、
書き込み後読み出しを行い、読み出したデータと書き込
みデータに基づき、メモリセルの良否を判定する。必要
なときのみテストデータを入力し、それ以後の各ページ
のテストにおいてデータバッファのテストデータに基づ
き、各ページのテストデータを生成するので、データ入
力時間を大幅に短縮でき、テスト装置の高速化を実現で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
良否を判断する半導体記憶装置のテスト装置に関するも
のである。

【０００２】

【従来の技術】半導体記憶装置の良否を判定するため
に、出荷前に半導体記憶装置に対してテストが行われ
る。このテストは通常ページ単位で行われる。例えば、
２５６個のメモリセル、または５１２個のメモリセルを
一ページとして、所定のデータパターンをテストの対象
となる一ページ分のメモリセルに書き込む。そして、テ
ストパターンが書き込まれた一ページ分のメモリセルに
対して、読み出しを行い、読み出されたデータと書き込
んだデータとが比較され、比較結果に応じてメモリの良
否が判定される。

【０００３】

【発明が解決しようとする課題】ところで、現在一般的
に使用されている半導体記憶装置のテスト装置において
は、入力端子（入力ピン）からページ単位のテストパタ
ーンのデータを入力し、ラッチ回路に保持する。書き込
み時に、ラッチ回路のデータに応じて、一ページ分のメ
モリセルに所定のテストデータが書き込まれる。その
後、読み出しを行い、メモリの良否を判定する。すべて
のページをテストするために、ページごとにテストパタ
ーンのデータを入力ピンを通して外部から入力するの
で、データの入力に費やされた時間が多く、テスト時間
が長くなるという不利益がある。

【０００４】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、テスト装置にページデータを保
持するデータバッファを設けることにより、データ入力
時間を短縮させ、テスト時間の短縮を図り、パフォーマ
ンスの向上を実現する半導体記憶装置のテスト装置を提
供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置のテスト装置は、入力デー
タ保持する少なくとも一つのデータバッファと、上記デ
ータバッファに保持されているデータに基づき、一ペー
ジ分のメモリセルに書き込むためのページデータを算出
する演算回路と、上記演算回路からのページデータを保
持し、メモリテストの書き込み時に保持データをメモリ
セルに書き込むデータラッチ回路とを有する。

【０００６】また、具体的に、本発明の半導体記憶装置
のテスト装置は、入力データを保持する少なくとも一つ
のデータバッファと、上記データバッファに保持されて
いるデータに基づき、一ページ分のメモリセルに書き込
むためのページデータを算出する演算回路と、上記演算
回路からのページデータを保持し、メモリテストの書き
込み時に保持データをメモリセルに書き込むデータラッ
チ回路と、書き込み後、上記メモリから一ページ分のデ
ータを読み出し、読み出したデータと書き込みデータに
基づき、メモリの良否を判定する判定回路とを有する。

【０００７】また、本発明では、好適には、上記テスト
対象となるメモリは、不揮発性メモリである。

【０００８】さらに、本発明では、好適には、記データ
バッファは、少なくとも上記一ページ分のデータを保持
する記憶容量を有する。

【０００９】本発明によれば、半導体記憶装置の良否を
判定するテスト装置において、入力端子から入力された
テストパターンを構成するテストデータを保持するデー
タバッファおよび演算回路が設けられる。メモリテスト
時に、入力端子から、テストパターンを構成するテスト
データが入力され、データバッファに保持される。そし
て、データバッファに保持されているテストデータに基
づき、演算回路により、例えば、一ページ分のテストデ
ータが算出され、ラッチ回路により一時保持される。ラ
ッチ回路の保持データに応じてテスト対象となる一ペー
ジ分のメモリセルに所定のデータが書き込まれる。そし
て、書き込み後、当該一ページ分のメモリセルに対して
読み出しが行われ、読み出されたデータと書き込みテス
トデータに基づき、メモリの良否を判定することが可能
である。例えば、読み出しデータと書き込みテストデー
タとが一致しないものが検出されたとき、テスト対象と
なるメモリに欠陥があると判断できる。

【００１０】このように、テストデータを保持するデー
タバッファと演算回路を設けることにより、例えば、一
ページ分のテストデータのみを入力した後、以降の各ペ
ージにおいて、データバッファに保持されているテスト
データに基づき、演算回路により所定の演算で新たなテ
ストデータを生成し、当該生成したテストデータに基づ
きメモリをテストすることができるので、従来のテスト
装置におけるページ毎のテストデータ入力が不要とな
り、データ入力により費やされた時間分だけテスト時間
の短縮を実現でき、テスト装置のパフォーマンスの向上
を実現可能である。

【００１１】

【発明の実施の形態】図１は本発明に係る半導体記憶装
置のテスト装置の一実施形態を示す回路図である。図示
のように、本実施形態の半導体記憶装置のテスト装置
は、データバッファ１０（データバッファＡ）、データ
バッファ２０（データバッファＢ）、演算回路３０およ
びデータラッチ回路４０を有する。

【００１２】データバッファ１０および２０は、入出力
端子（Ｉ／Ｏピン）を介して入力されたデータを保持す
る。なお、これらのデータバッファの容量は、例えば、
一ページのメモリセルに書き込むテストパターンを形成
する一ページ分のデータを保持する容量を有する。具体
的に、例えば、２５６個または５１２個のメモリセルに
より一ページを構成する場合に、データバッファ１０お
よび２０は、２５６または５１２ビットの記憶容量が必
要である。

【００１３】演算回路３０は、データバッファ１０およ
び２０に記憶したデータに応じて、所定の演算を行い、
演算の結果、例えば、一ページ分のテストデータを生成
し、それをデータラッチ回路４０に出力する。

【００１４】データラッチ回路４０は、メモリテストの
書き込み時に、保持したテストデータに基づき、選択さ
れた一ページ分のメモリセルに所定のデータを書き込
む。例えば、データラッチ回路４０は、複数のビット線
に接続され、書き込み時に保持データに応じてそれぞれ
のビット線の電位を設定する。ビット線の電位に応じ
て、選択された一ページ分のメモリセルに所定のテスト
パターンが書き込まれる。

【００１５】図示のように、データバッファ１０，２０
および演算回路３０の動作は、制御信号Ｓ_C によって制
御される。制御信号Ｓ_C は、例えば、所定の制御回路に
より供給されるので、テスト時のデータ入力、演算処理
などの各ステップの動作が制御回路により制御される。

【００１６】図２は、本実施形態の半導体記憶装置のテ
スト装置の一構成例を示し、テスト装置のもっと具体的
な構成を示している。図２においては、図１に示すデー
タバッファ１０，２０、演算回路３０およびデータラッ
チ回路４０の他に、さらにメモリセルアレイ５０、読み
出し回路６０および制御回路７０を示している。

【００１７】図２に示すように、データラッチ回路４０
は、メモリセルアレイ５０のビット線ＢＬに接続されて
いる。書き込み時に、データラッチ回路４０に保持した
データに応じて、ビット線ＢＬの各ビット線の電位が設
定されるので、それぞれのビット線に接続されているメ
モリセルに所定のデータが書き込まれる。

【００１８】読み出し回路６０は、例えば、複数のセン
スアンプで構成されている。各センスアンプは、それぞ
れビット線に接続されている。読み出し時に、選択され
たメモリセルに記憶データに応じて、それぞれのメモリ
セルに接続されているビット線の電位が決まる。センス
アンプは、接続されているビット線の電位に応じて、そ
れに接続されている選択メモリセルの記憶データを読み
出す。

【００１９】制御回路は、データバッファ１０，２０お
よび演算回路３０の動作を制御するための制御信号Ｓ_C
を発生する。さらに、例えば、データラッチ回路４０お
よび読み出し回路６０の動作を制御するための制御信号
Ｓ_D を発生する。制御回路７０からの制御信号に応じ
て、テスト装置を構成する各回路がそれぞれ所定のタイ
ミングで動作するので、メモリセルアレイ５０に対し
て、テストが行われる。

【００２０】以下、実際メモリテストに使用されている
テストパターンの例を挙げて、メモリテストの具体的な
動作について説明する。図３は、メモリテストに使用さ
れている４つのテストパターンを示している。図示のよ
うに、メモリテスト時に、各ページのメモリセルにすべ
てデータ“０”を書き込むオール０パターン、各ページ
のメモリセルにすべてデータ“１”を書き込むオール１
パターン、各ページのメモリセルに“１０１０１０…１
０”でデータを書き込むストライプパターンおよびペー
ジ毎に、“１０１０１０…１０”と“０１０１０１…０
１”を交互に書き込むチェッカーパターンなど数種類の
テストパターンが一般的に使用されている。

【００２１】前述したように、従来の半導体記憶装置の
テスト装置において、ページ毎に入力ピンからテストデ
ータを入力して、入力したテストデータに応じて一ペー
ジ分のメモリセルに対して書き込みが行われていたが、
本発明のテスト装置においては、データバッファ１０，
２０および演算回路３０を設けたことにより、各データ
バッファに一回データを入力しておき、以降、データバ
ッファに保持されているデータに基づき、所定の演算に
より、各ページのテストパターンを生成するので、各ペ
ージのテストパターンの入力に要した時間を大幅に短縮
され、テストの高速化を実現可能である。

【００２２】以下、本実施形態におけるテストパターン
を生成する手順について説明する。本実施形態のテスト
装置において、演算回路３０は、データバッファ１０お
よび２０に保持しているテストデータに応じて、テスト
パターンを生成し、生成したデータをデータラッチ回路
４０に格納する。データバッファのデータからテストパ
ターンを生成する方法として、以下の５種類の動作が考
えられる。

【００２３】１）データバッファ１０のデータをそのま
まデータラッチ回路４０に転送する。 ２）データバッファ２０のデータをそのままデータラッ
チ回路４０に転送する。 ３）データバッファ１０のデータに基づき演算処理を
し、処理したデータをデータラッチ回路４０に転送す
る。 ４）データバッファ２０のデータに基づき演算処理を
し、処理したデータをデータラッチ回路４０に転送す
る。 ５）データバッファ１０，２０のデータに基づき演算処
理をし、処理したデータをデータラッチ回路４０に転送
する。

【００２４】ここで、例えば、データバッファ１０に、
図３に示す“オール０”パターンデータの一ページ分が
保持され、データバッファ２０に、図３に示す“ストラ
イプ”パターンデータの一ページ分が保持されていると
する。メモリセルアレイ５０に“オール０”のテストパ
ターンを書き込む場合に、演算回路３０は、データバッ
ファ１０のデータをそのままデータラッチ回路４０に転
送する。そして、一ページの書き込みが終わった後、再
びデータバッファ１０のデータがデータラッチ回路４０
に転送される。全ページにわたって、上述した手順が繰
り返して行われるので、メモリセルアレイ５０に“オー
ル０”のテストパターンが書き込まれる。

【００２５】次に、メモリセルアレイ５０に“オール
１”のテストパターンを書き込む場合に、演算回路３０
は、データバッファ１０の保持データを反転させて、反
転データ、即ちデータ“１１１…１”がデータラッチ回
路４０に入力する。一ページの書き込みが終わった後、
再び演算回路３０により、データバッファ１０のデータ
が反転され、反転データがデータラッチ回路４０に転送
される。全ページにわたって、上述した手順が繰り返し
て行われるので、メモリセルアレイ５０に“オール１”
のテストパターンが書き込まれる。

【００２６】次いで、メモリセルアレイ５０に、図３に
示す“ストライプ”パターンを書き込む場合について説
明する。上述したように、データバッファ２０に、スト
ライプパターンの一ページ分のデータが保持されている
ので、演算回路３０により、データバッファ２０のデー
タがそのままデータラッチ回路４０に転送される。一ペ
ージの書き込みが終わった後、再び演算回路３０によ
り、データバッファ２０のデータがデータラッチ回路４
０に転送される。全ページにわたって、上述した手順が
繰り返して行われるので、メモリセルアレイ５０に“ス
トライプ”のテストパターンが書き込まれる。

【００２７】最後に、メモリセルアレイ５０に、図３に
示す“チェッカー”パターンを書き込む場合について説
明する。まず、一ページ目のメモリセルを書き込む前
に、演算回路３０により、データバッファ２０の保持デ
ータ、即ち、データ“１０１０１０…１０”がデータラ
ッチ回路４０に転送される。一ページ目の書き込みがお
わった後、演算回路３０によって、データバッファ２０
のデータが反転され、データ“０１０１０１…０１”が
データラッチ回路４０に転送される。３ページ目以降の
各ページのデータの書き込みは、上述した１ページ目、
２ページ目のパターン生成の手順が繰り返した行われる
ことにより、メモリセルアレイ５０に、図３に示す“チ
ェッカー“パターンが書き込まれる。

【００２８】上述したように、テストパターンをメモリ
セルアレイ５０に書き込む場合に、一旦外部からＩ／Ｏ
ピンを通して、データバッファ１０および２０にそれぞ
れ一ページ分のテストデータが書き込まれた後、これら
のデータバッファに保持されているテストデータに基づ
き、各ページのテストデータが生成される。特に必要と
しない限り、Ｉ／Ｏピンからのデータ入力は、メモリテ
ストを行う前に、データバッファ１０および２０に対し
てそれぞれ一回ずつ行えばよく、従来のページ毎にテス
トデータを入力するテスト装置に比べて、テスト時間を
大幅に短縮でき、テスト装置のパフォーマンスの改善を
実現できる。

【００２９】図４は、ｎページ目の書き込みに外部から
データバッファにテストデータが入力され、それ以後の
書き込みにおいて、データバッファの保持データに応じ
てテストデータを生成する動作例を示す図である。

【００３０】図４において、コマンドＡ、ＢおよびＣ
は、例えば、制御回路７０により出力された動作指令で
ある。コマンドＡは、アドレスおよびデータを外部から
入力する動作を指示するアドレス／データ入力コマン
ド、コマンドＢは、書き込み動作を指示するプログラム
コマンド、コマンドＣは、外部からアドレスを入力する
アドレス入力コマンドである。なお、ここで、アドレス
を、書き込みの対象となる一ページ分のメモリセルを指
定するページアドレスとする。当該ページアドレスに応
じて、例えば、図１および図２に示していないデコーダ
により、指定したページが選択される。メモリテスト時
に、選択された一ページ分のメモリセルに対して、デー
タの書き込みが行われ、その後読み出しが行われ、読み
出しデータと書き込みデータに基づき、メモリセルの良
否が判定される。

【００３１】図４（ａ）に示すように、ページｎのテス
トを行うとき、コマンドＡに応じて、テスト装置は、外
部からアドレスとテストデータの入力が行われる。入力
されたテストデータがテストバッファに保持され、それ
に応じて、例えば、演算回路３０により、一ページ分の
テストデータが算出され、データラッチ回路４０に保持
される。コマンドＢに応じて、データラッチ回路４０に
保持されているデータに応じて入力したアドレスにより
選択されたページｎの各メモリセルにテストデータが書
き込まれる。その後、ページｎの各メモリセルに対して
読み出しが行われ、読み出しの結果に応じてテスト対象
であるページｎの各メモリセルの良否が判定される。

【００３２】次いで、ページｎ＋１のテストを行うと
き、データバッファに保持されているデータに基づき、
演算回路４０によりページｎ＋１のテストデータが生成
されるので、データ入力が要せず、ページを指定するア
ドレスのみを入力してよい。図４（ａ）に示すように、
コマンドＣに応じて、外部からアドレスが入力され、そ
して、演算回路３０により、ページｎ＋１のテストデー
タが算出され、データラッチ回路４０に保持される。そ
して、コマンドＢに応じて、データラッチ回路４０のラ
ッチデータに応じて入力したアドレスにより選択された
ページｎ＋１の各メモリセルにテストデータが書き込ま
れる。その後、選択されたページｎ＋１の各メモリセル
に対して読み出しが行われ、読み出しの結果に応じて各
メモリセルの良否が判定される。

【００３３】このように、ページｎのテスト時に外部か
らテストデータが入力され、データバッファに保持され
る。以後の各ページに対してテストを行うとき、データ
バッファのテストデータに応じて、それぞれのテストデ
ータが生成されるので、データ入力が必要の回数だけ行
われるので、ページ毎にテストデータを入力するより、
データ入力に要する時間が大幅に短縮される。

【００３４】図４（ｂ）は、例えば、ページアドレスが
自動的に繰り上げられる場合についてテスト時の動作を
示している。この場合に、ページアドレスの入力は、最
初の一回目だけにおいて行われ、ページ毎にアドレスが
繰り上げられるので、２ページ目以後の各ページにおい
てページアドレスの入力が省略できる。図示のように、
最初のページｎのテスト動作は、同図（ａ）に示す動作
と同じく、まず、コマンドＡに応じて、外部からアドレ
スとテストデータの入力が行われる。テストデータがデ
ータバッファに保持され、演算回路３０によりデータバ
ッファの格納データに応じて各ページのテストデータが
生成される。

【００３５】ページｎのテストが終了したあと、ページ
ｎ＋１のテストが行われる。図示のように、ページアド
レスが自動的に繰り上げられるので、ページｎ＋１をテ
ストする場合に、ページアドレスの入力が必要とせず、
コマンドＢのみが制御回路７０により発せられる。即
ち、演算回路３０により、データバッファの格納データ
に応じて、ページｎ＋１のテストデータが生成され、デ
ータラッチ回路４０に格納されたあと、コマンドＢに応
じてデータラッチ回路４０のテストデータに応じて、ペ
ージｎ＋１の各メモリセルに対して書き込みが行われ
る。ページｎ＋１以降の各ページにおいて、同様な動作
が繰り返して行われる。

【００３６】このように、ページアドレスおよびテスト
データの入力は、最初一回のみが行われ、以後のテスト
においては、アドレスが順次繰り上げられ、そしてデー
タバッファのテストデータに応じて、それぞれのページ
のテストデータが生成されるので、各ページにおいて、
書き込みを指示するコマンドＢのみが発せられる。２ペ
ージ目以後の各ページにおいて、アドレスおよびデータ
の入力時間が省略できるので、テスト速度がさらに向上
できる。

【００３７】なお、以上の説明において、テストデータ
を保持するデータバッファを二つ備えたテスト装置を例
として本発明の一実施形態について説明したが、本発明
は、この実施形態に限定することなく、例えば、データ
バッファを三つまたはそれ以上に備えて、複数のパター
ンを構成するテストデータをそれぞれのデータバッファ
で保持し、これらのデータバッファの保持データに基づ
き、種々の異なるテストパターンを生成することができ
る。また、複数ページ分のテストデータを保持する記憶
容量を有する一つのデータバッファを設けて、当該デー
タバッファに記憶された複数ページ分のテストデータに
応じて、種々の異なるテストパターンを生成し、メモリ
をテストできることはいうまでもない。

【００３８】以上説明したように、本実施形態によれ
ば、テストデータを保持するデータバッファおよびテス
トデータに基づき演算処理を行う演算回路を設け、入力
端子を介して入力したテストデータをデータバッファに
保持し、保持データに応じて所定のテストデータを生成
しデータラッチ回路にラッチする。メモリテスト時に、
データラッチ回路のデータに応じて選択されたページの
各メモリセルに対して書き込みを行い、さらに読み出し
を行い、読み出したデータと書き込みデータに基づき、
メモリセルの良否を判定する。必要なときのみテストデ
ータを入力し、それ以後の各ページのテストにおいてデ
ータバッファに保持したテストデータに基づき、各ペー
ジのテストデータを生成するので、データ入力時間を大
幅に短縮でき、テスト速度の向上を実現できる。

【００３９】

【発明の効果】以上説明したように、本発明の半導体記
憶装置のテスト装置によれば、テスト時間の短縮を実現
でき、テスト装置のパフォーマンスの改善が図れる利点
がある。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置のテスト装置の一
実施形態を示す回路図である。

【図２】テスト装置の具体的な構成を示す回路図であ
る。

【図３】テストパターンを示す図である。

【図４】テスト動作およびコマンドを示す図である。

【符号の説明】 １０，２０…データバッファ、３０…演算回路、４０…
データラッチ回路、５０…メモリセルアレイ、６０…読
み出し回路、７０…制御回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】入力データを保持する少なくとも一つのデ
   ータバッファと、 上記データバッファに保持されているデータに基づき、
   一ページ分のメモリセルに書き込むためのページデータ
   を算出する演算回路と、 上記演算回路からのページデータを保持し、メモリテス
   トの書き込み時に保持データをメモリセルに書き込むデ
   ータラッチ回路とを有する半導体記憶装置のテスト装
   置。
2. 【請求項２】上記データバッファは、少なくとも上記一
   ページ分のデータを保持する記憶容量を有する請求項１
   記載の半導体記憶装置のテスト装置。
3. 【請求項３】入力データを保持する少なくとも一つのデ
   ータバッファと、 上記データバッファに保持されているデータに基づき、
   一ページ分のメモリセルに書き込むためのページデータ
   を算出する演算回路と、 上記演算回路からのページデータを保持し、メモリテス
   トの書き込み時に保持データをメモリセルに書き込むデ
   ータラッチ回路と、 書き込み後、上記メモリから一ページ分のデータを読み
   出し、読み出したデータと書き込みデータに基づき、メ
   モリの良否を判定する判定回路とを有する半導体記憶装
   置のテスト装置。
4. 【請求項４】上記メモリは、不揮発性メモリである請求
   項３記載の半導体記憶装置のテスト装置。
5. 【請求項５】上記データバッファは、少なくとも上記一
   ページ分のデータを保持する記憶容量を有する請求項３
   記載の半導体記憶装置のテスト装置。