JP3217548B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3217548B2 JP3217548B2 JP17127993A JP17127993A JP3217548B2 JP 3217548 B2 JP3217548 B2 JP 3217548B2 JP 17127993 A JP17127993 A JP 17127993A JP 17127993 A JP17127993 A JP 17127993A JP 3217548 B2 JP3217548 B2 JP 3217548B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- power supply
- information
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に半導体メモリを用いて構成された記憶装置のテ
スト容易化（テスト時間短縮）に関するものである。
し、特に半導体メモリを用いて構成された記憶装置のテ
スト容易化（テスト時間短縮）に関するものである。
【０００２】
【従来の技術】図３は従来の半導体記憶装置の例とし
て、４Ｍ・ＤＲＡＭにおけるテスト時間短縮技術に用い
られるデータ書込み／読出し機構を含む回路図を示すも
のである。図において、１０はデータ入力端子、２０は
メモリセルアレイ、２０ａ〜２０ｈはメモリサブブロッ
クを示し、モード切り換え回路５０ａによって各メモリ
サブブロック２０ａ〜２０ｈへの通常入力とテスト入力
とが切り換えられるようになっている。３ａ，３ｂはそ
れぞれ通常動作時に、上記メモリサブブロック２０ａ〜
２０ｈのいずれかの正転出力Ａ〜Ｈ、及び反転出力／Ａ
〜／Ｈとを選択してデータ出力端子３０に伝えるデータ
切り換えスイッチである。
て、４Ｍ・ＤＲＡＭにおけるテスト時間短縮技術に用い
られるデータ書込み／読出し機構を含む回路図を示すも
のである。図において、１０はデータ入力端子、２０は
メモリセルアレイ、２０ａ〜２０ｈはメモリサブブロッ
クを示し、モード切り換え回路５０ａによって各メモリ
サブブロック２０ａ〜２０ｈへの通常入力とテスト入力
とが切り換えられるようになっている。３ａ，３ｂはそ
れぞれ通常動作時に、上記メモリサブブロック２０ａ〜
２０ｈのいずれかの正転出力Ａ〜Ｈ、及び反転出力／Ａ
〜／Ｈとを選択してデータ出力端子３０に伝えるデータ
切り換えスイッチである。
【０００３】また４０は誤り検出回路であり、論理回路
４０ａで各メモリサブブロック２０ａ〜２０ｈの正転出
力Ａ〜Ｈを受け、論理回路４０ｂで各メモリサブブロッ
ク２０ａ〜２０ｈの反転出力／Ａ〜／Ｈを受けるように
構成されている。
４０ａで各メモリサブブロック２０ａ〜２０ｈの正転出
力Ａ〜Ｈを受け、論理回路４０ｂで各メモリサブブロッ
ク２０ａ〜２０ｈの反転出力／Ａ〜／Ｈを受けるように
構成されている。
【０００４】また５０ｂ，５０ｃはそれぞれテストモー
ド信号（／ＴＥＳＴ）を受け、上記切り換えスイッチ３
ａと論理回路４０ａとの出力，切り換えスイッチ３ｂと
論理回路４０ｂとの出力を切り換えてこれを出力するモ
ード切り換え回路、２１，２２は電源電圧ＶCCと接地Ｇ
ＮＤとの間に直列接続された出力トランジスタであり、
これら出力トランジスタ２１，２２間に上記データ出力
端子３０が接続されている。
ド信号（／ＴＥＳＴ）を受け、上記切り換えスイッチ３
ａと論理回路４０ａとの出力，切り換えスイッチ３ｂと
論理回路４０ｂとの出力を切り換えてこれを出力するモ
ード切り換え回路、２１，２２は電源電圧ＶCCと接地Ｇ
ＮＤとの間に直列接続された出力トランジスタであり、
これら出力トランジスタ２１，２２間に上記データ出力
端子３０が接続されている。
【０００５】次に動作について説明する。なおここでは
テスト時の動作についてのみ説明し、通常時の動作の説
明については省略する。以上のような構成では、８ビッ
ト同時にデータを読み出すことにより、テスト時間の短
縮を図ることができる。例えば、いまテスト時であるた
め、／ＴＥＳＴを”Ｌ“とすると、モード切り換え回路
５０ａを構成するトランスミションゲート２６がオフ，
トランスミションゲート２７がオンし、またモード切り
換え回路５０ｂを構成するトランスミッションゲート２
４ｂがオフ，トランスミッションゲート２５ｂがオンす
ると共に、モード切り換え回路５０ｃを構成するトラン
スミッションゲート２４ｃがオフ，２５ｃがオンする。
テスト時の動作についてのみ説明し、通常時の動作の説
明については省略する。以上のような構成では、８ビッ
ト同時にデータを読み出すことにより、テスト時間の短
縮を図ることができる。例えば、いまテスト時であるた
め、／ＴＥＳＴを”Ｌ“とすると、モード切り換え回路
５０ａを構成するトランスミションゲート２６がオフ，
トランスミションゲート２７がオンし、またモード切り
換え回路５０ｂを構成するトランスミッションゲート２
４ｂがオフ，トランスミッションゲート２５ｂがオンす
ると共に、モード切り換え回路５０ｃを構成するトラン
スミッションゲート２４ｃがオフ，２５ｃがオンする。
【０００６】以上のようにしてモード切り換えを行う
と、データ入力端子１０に印加された信号が各メモリサ
ブブロック２０ａ〜２０ｈに入力されるようになるが、
ここでデータ入力端子１０に“０”を入力すると、各メ
モリサブブロック２０ａ〜２０ｈの所定のセルに“０”
が書き込まれ、これを読み出すことになるが、この時、
排他的論理和によって１ビットでも“１”が出力される
と、論理回路４０ａの出力は“０”となり、また論理回
路４０ｂの出力は“１”となる。そして後段のＡＮＤゲ
ート２８，２９の片側入力であるアウトプットイネーブ
ル信号（ＯＥ）は“Ｈ”であるため、出力トランジスタ
２１はオフ，出力トランジスタ２２はオンしてデータ出
力端子３０はＧＮＤレベル（“０”）となる。同様にデ
ータ入力端子１０に“１”が入力された時に、読出しデ
ータに“０”が存在するときには、論理回路４０ａの出
力は“０”，論理回路４０ｂの出力は“１”となり、や
はりデータ出力端子３０に“０”が現れることとなる。
と、データ入力端子１０に印加された信号が各メモリサ
ブブロック２０ａ〜２０ｈに入力されるようになるが、
ここでデータ入力端子１０に“０”を入力すると、各メ
モリサブブロック２０ａ〜２０ｈの所定のセルに“０”
が書き込まれ、これを読み出すことになるが、この時、
排他的論理和によって１ビットでも“１”が出力される
と、論理回路４０ａの出力は“０”となり、また論理回
路４０ｂの出力は“１”となる。そして後段のＡＮＤゲ
ート２８，２９の片側入力であるアウトプットイネーブ
ル信号（ＯＥ）は“Ｈ”であるため、出力トランジスタ
２１はオフ，出力トランジスタ２２はオンしてデータ出
力端子３０はＧＮＤレベル（“０”）となる。同様にデ
ータ入力端子１０に“１”が入力された時に、読出しデ
ータに“０”が存在するときには、論理回路４０ａの出
力は“０”，論理回路４０ｂの出力は“１”となり、や
はりデータ出力端子３０に“０”が現れることとなる。
【０００７】そして、読出しデータに誤りがない場合に
は、論理回路４０ａに“１”が出力されて出力トランジ
スタ２１がオン，論理回路４０ｂに“０”が出力されて
出力トランジスタ２２がオフすることにより、データ出
力端子３０はＶCCレベル（“１”）となる。
は、論理回路４０ａに“１”が出力されて出力トランジ
スタ２１がオン，論理回路４０ｂに“０”が出力されて
出力トランジスタ２２がオフすることにより、データ出
力端子３０はＶCCレベル（“１”）となる。
【０００８】以上のように、書込み動作により８ビット
同時に“０”また“１”を書き込んだ後、８ビット同時
にデータを読み出す。このとき１ビットでも書き込んだ
データと異なれば出力は“０”となり、全ビット正しい
場合“１”となる。
同時に“０”また“１”を書き込んだ後、８ビット同時
にデータを読み出す。このとき１ビットでも書き込んだ
データと異なれば出力は“０”となり、全ビット正しい
場合“１”となる。
【０００９】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されており、複数ビットを同時にテ
ストしてテスト時間を短縮するものであるが、これは半
導体メーカーのメモリＩＣ製造時のテスト時間の短縮を
ねらったものであり、従って、各ＩＣ個々のテスト時間
の短縮が主たる目的である。そのため複数のメモリＩＣ
を搭載したメモリカードやメモリボード等の記憶装置の
検査を考えた場合、現状では検査装置により記憶装置上
のメモリＩＣを１つずつ個別にアクセスしてこれを検査
しており、記憶装置上にｎ個のメモリＩＣが搭載されて
いると、その検査時間は１個のメモリＩＣの検査時間の
ｎ倍かかることになるという問題点があった。
は以上のように構成されており、複数ビットを同時にテ
ストしてテスト時間を短縮するものであるが、これは半
導体メーカーのメモリＩＣ製造時のテスト時間の短縮を
ねらったものであり、従って、各ＩＣ個々のテスト時間
の短縮が主たる目的である。そのため複数のメモリＩＣ
を搭載したメモリカードやメモリボード等の記憶装置の
検査を考えた場合、現状では検査装置により記憶装置上
のメモリＩＣを１つずつ個別にアクセスしてこれを検査
しており、記憶装置上にｎ個のメモリＩＣが搭載されて
いると、その検査時間は１個のメモリＩＣの検査時間の
ｎ倍かかることになるという問題点があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、複数のメモリＩＣを有するメモ
リカードやメモリボード等の記憶装置においても、テス
ト時間の短縮を図ることができる半導体記憶装置を得る
ことを目的とする。
ためになされたもので、複数のメモリＩＣを有するメモ
リカードやメモリボード等の記憶装置においても、テス
ト時間の短縮を図ることができる半導体記憶装置を得る
ことを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリ内の複数のアドレスに同時に１ビット
の同一データを書き込んだ後、これを読み出して該デー
タの正誤判定をするための機能を有する記憶回路を複数
個有する半導体記憶装置において、上記記憶回路は、第
１の電源と第２の電源との間に接続されたデータ出力端
子と、該データ出力端子と上記第１の電源との間に接続
された第１の出力ゲートと、上記データ出力端子と上記
第２の電源との間に接続された第２の出力ゲートと、上
記複数のアドレスから読み出した複数ビットの情報を入
力とし、該複数ビットの情報に応じて上記第１及び第２
の出力ゲートを制御するための情報を出力する誤り検出
手段と、通常の読出し時には、上記メモリ内の各アドレ
スから得られる情報に応じて、上記第１及び第２の出力
ゲートを、その一方がオンし、他方がオフするよう制御
し、テスト読み出し時には、上記誤り検出手段が出力す
る情報に基づいて、上記第１及び第２の出力ゲートを制
御するモード切り替え手段と、を備えており、上記各記
憶回路のデータ出力端子は、第３の電源に接続されたデ
ータバスに並列に接続されており、上記誤り検出手段
は、テスト読み出し時において、上記複数個の記憶回路
を同時にテストする際には、上記第１の出力ゲートをオ
フするための情報を出力するとともに、上記複数ビット
の情報がすべて一致する場合は上記第２の出力ゲートを
オフするための情報を出力し、すべてが一致しない場合
には上記第２の出力ゲートをオンするための情報を出力
するようにしたものである。
憶装置は、メモリ内の複数のアドレスに同時に１ビット
の同一データを書き込んだ後、これを読み出して該デー
タの正誤判定をするための機能を有する記憶回路を複数
個有する半導体記憶装置において、上記記憶回路は、第
１の電源と第２の電源との間に接続されたデータ出力端
子と、該データ出力端子と上記第１の電源との間に接続
された第１の出力ゲートと、上記データ出力端子と上記
第２の電源との間に接続された第２の出力ゲートと、上
記複数のアドレスから読み出した複数ビットの情報を入
力とし、該複数ビットの情報に応じて上記第１及び第２
の出力ゲートを制御するための情報を出力する誤り検出
手段と、通常の読出し時には、上記メモリ内の各アドレ
スから得られる情報に応じて、上記第１及び第２の出力
ゲートを、その一方がオンし、他方がオフするよう制御
し、テスト読み出し時には、上記誤り検出手段が出力す
る情報に基づいて、上記第１及び第２の出力ゲートを制
御するモード切り替え手段と、を備えており、上記各記
憶回路のデータ出力端子は、第３の電源に接続されたデ
ータバスに並列に接続されており、上記誤り検出手段
は、テスト読み出し時において、上記複数個の記憶回路
を同時にテストする際には、上記第１の出力ゲートをオ
フするための情報を出力するとともに、上記複数ビット
の情報がすべて一致する場合は上記第２の出力ゲートを
オフするための情報を出力し、すべてが一致しない場合
には上記第２の出力ゲートをオンするための情報を出力
するようにしたものである。
【００１２】
【作用】この発明においては、記憶装置上の複数個のメ
モリＩＣを並列にデータバスに接続し、一律に各メモリ
ＩＣの出力ゲートの一方のみを動作させるようにし、上
記データバスを所定の電位に固定するようにしたから、
各メモリＩＣの出力のワイヤード・ＯＲをとることがで
きる。
モリＩＣを並列にデータバスに接続し、一律に各メモリ
ＩＣの出力ゲートの一方のみを動作させるようにし、上
記データバスを所定の電位に固定するようにしたから、
各メモリＩＣの出力のワイヤード・ＯＲをとることがで
きる。
【００１３】
【実施例】以下、この発明の実施例による半導体記憶装
置について説明する。図１において、図３と同一符号は
同一または相当部分を示し、２３は誤り検出回路４１を
構成する論理回路４０ｃとモード切り換え回路５０ｂと
の間に挿入されたＮＯＲゲートであり、その一方の入力
には、ゲート２１の入力となる側の論理回路４０ｃの出
力が入力され、他方の入力には制御信号Multi ＴＥＳＴ
が入力されるようになっている。
置について説明する。図１において、図３と同一符号は
同一または相当部分を示し、２３は誤り検出回路４１を
構成する論理回路４０ｃとモード切り換え回路５０ｂと
の間に挿入されたＮＯＲゲートであり、その一方の入力
には、ゲート２１の入力となる側の論理回路４０ｃの出
力が入力され、他方の入力には制御信号Multi ＴＥＳＴ
が入力されるようになっている。
【００１４】また図２は上記図１のような構成を有する
メモリＩＣを複数個備えたメモリカード，メモリボード
等の半導体記憶装置のテスト時の状態を表す構成図であ
り、図２において、１〜６はそれぞれ図１に示すような
構成を有するＩＣメモリ、８はメモリカード，メモリボ
ード等の記憶装置、１１はデータバスに接続するＩＣメ
モリを選択するデコード回路、９は検査装置を示す。ま
た、７は検査装置９と記憶装置８とを接続するコネクタ
を示す。記憶装置８において、各メモリＩＣの出力は共
通のデータバスに並列に接続されている。
メモリＩＣを複数個備えたメモリカード，メモリボード
等の半導体記憶装置のテスト時の状態を表す構成図であ
り、図２において、１〜６はそれぞれ図１に示すような
構成を有するＩＣメモリ、８はメモリカード，メモリボ
ード等の記憶装置、１１はデータバスに接続するＩＣメ
モリを選択するデコード回路、９は検査装置を示す。ま
た、７は検査装置９と記憶装置８とを接続するコネクタ
を示す。記憶装置８において、各メモリＩＣの出力は共
通のデータバスに並列に接続されている。
【００１５】次に動作について説明する。本実施例では
少なくとも２つのテストモードを持つ。すなわち、１つ
はメモリＩＣ単体でのテストを使うもので（ＴＥＳＴ
１）、従来と同様に１つの出力端子当たり、８ビットを
同時に書込み／読出しテストを行うモードである。もう
１つのテストモード（ＴＥＳＴ２）は複数のメモリＩＣ
が搭載された記憶装置のテスト時、複数のメモリＩＣを
同時にアクセスして検査時間の短縮を図るモードであ
る。各テストモードにおけるテスト用制御信号の状態は
次の状態となる。
少なくとも２つのテストモードを持つ。すなわち、１つ
はメモリＩＣ単体でのテストを使うもので（ＴＥＳＴ
１）、従来と同様に１つの出力端子当たり、８ビットを
同時に書込み／読出しテストを行うモードである。もう
１つのテストモード（ＴＥＳＴ２）は複数のメモリＩＣ
が搭載された記憶装置のテスト時、複数のメモリＩＣを
同時にアクセスして検査時間の短縮を図るモードであ
る。各テストモードにおけるテスト用制御信号の状態は
次の状態となる。
【００１６】通常時（Normal）、／ＴＥＳＴを”Ｈ“，
Multi ＴＥＳＴを”Ｌ“とすることにより、メモリサブ
ブロック２０ａ〜２０ｈからの読出しデータは、アドレ
ス信号の一部によりデコードされ、トランスミッション
ゲート２４ｂ，２４ｃを通ってＡＮＤゲート２８，２９
に入力され、これらの論理値に応じて出力端子３０にＶ
CCあるいはＧＮＤレベルが現れる。
Multi ＴＥＳＴを”Ｌ“とすることにより、メモリサブ
ブロック２０ａ〜２０ｈからの読出しデータは、アドレ
ス信号の一部によりデコードされ、トランスミッション
ゲート２４ｂ，２４ｃを通ってＡＮＤゲート２８，２９
に入力され、これらの論理値に応じて出力端子３０にＶ
CCあるいはＧＮＤレベルが現れる。
【００１７】上記ＴＥＳＴ１モードでは、／ＴＥＳＴ
を”Ｌ“，Multi ＴＥＳＴを”Ｌ“とすることにより、
ＮＯＲゲート２３と論理回路４０ｃは従来例で示した図
３の論理回路４０ａと同等の機能を果たし、デコード回
路１１で選択された単一のメモリＩＣのテストが行わ
れ、複数のメモリサブブロックに同時に“０”又は
“１”のデータを書込み、これを同時に読出し、この時
少なくとも１つのブロックの読出しデータが書込みデー
タと異なっていれば、ＡＮＤゲート２８が“Ｌ”，ＡＮ
Ｄゲート２９が“Ｈ”となって出力端子３０には“Ｌ”
が現れる。
を”Ｌ“，Multi ＴＥＳＴを”Ｌ“とすることにより、
ＮＯＲゲート２３と論理回路４０ｃは従来例で示した図
３の論理回路４０ａと同等の機能を果たし、デコード回
路１１で選択された単一のメモリＩＣのテストが行わ
れ、複数のメモリサブブロックに同時に“０”又は
“１”のデータを書込み、これを同時に読出し、この時
少なくとも１つのブロックの読出しデータが書込みデー
タと異なっていれば、ＡＮＤゲート２８が“Ｌ”，ＡＮ
Ｄゲート２９が“Ｈ”となって出力端子３０には“Ｌ”
が現れる。
【００１８】ＴＥＳＴ２モードでは、／ＴＥＳＴを”Ｌ
“，Multi ＴＥＳＴを”Ｈ“とすることにより、プルア
ップ側の出力トランジスタ２１の状態を制御し、複数の
メモリＩＣを同時にテスト可能とすることができる。図
２に示すように、記憶装置８はコネクタ７により検査装
置９に接続され、アドレス信号，データ信号，制御信
号，電源等はコネクタ７を介して信号のやりとりとする
構成となっている。記憶装置８内では複数のメモリＩＣ
１〜６がアドレスバス，データバスに並列に接続されて
おり、通常、このような記憶装置の検査は外部（検査装
置）よりアドレス信号によって１つのメモリＩＣを選択
し、順々にテストしてゆくこととなるが、本実施例では
Multi ＴＥＳＴを“Ｈ”とすることで論理回路４０ｃの
出力状態に係わらずＮＯＲゲート２３の出力が“Ｌ”と
なる。
“，Multi ＴＥＳＴを”Ｈ“とすることにより、プルア
ップ側の出力トランジスタ２１の状態を制御し、複数の
メモリＩＣを同時にテスト可能とすることができる。図
２に示すように、記憶装置８はコネクタ７により検査装
置９に接続され、アドレス信号，データ信号，制御信
号，電源等はコネクタ７を介して信号のやりとりとする
構成となっている。記憶装置８内では複数のメモリＩＣ
１〜６がアドレスバス，データバスに並列に接続されて
おり、通常、このような記憶装置の検査は外部（検査装
置）よりアドレス信号によって１つのメモリＩＣを選択
し、順々にテストしてゆくこととなるが、本実施例では
Multi ＴＥＳＴを“Ｈ”とすることで論理回路４０ｃの
出力状態に係わらずＮＯＲゲート２３の出力が“Ｌ”と
なる。
【００１９】従って、pull up 側の出力トランジスタ２
１のゲート入力が常時“Ｌ”となり、該出力トランジス
タ２１はオフ状態となる。このためＴＥＳＴ２モードに
おいては、pull down 側の出力回路（出力トランジスタ
２２）のみ動作する。すなわちＴＥＳＴ１モードと同じ
ように“０”又は“１”のデータを同時に書込み動作を
行い、それと同時に読み出した際に全てのビットが正し
く読出された場合はＡＮＤゲート２９の出力は“Ｌ”で
あるため出力トランジスタ２２はオフとなり、出力端子
３０はフローティング状態となり、一方、１ビットでも
読み出しデータに誤りがあればＡＮＤゲート２９の出力
は“Ｈ”となるため出力トランジスタ２２はオンして、
出力端子３０はＧＮＤと接続されて“Ｌ”となる。
１のゲート入力が常時“Ｌ”となり、該出力トランジス
タ２１はオフ状態となる。このためＴＥＳＴ２モードに
おいては、pull down 側の出力回路（出力トランジスタ
２２）のみ動作する。すなわちＴＥＳＴ１モードと同じ
ように“０”又は“１”のデータを同時に書込み動作を
行い、それと同時に読み出した際に全てのビットが正し
く読出された場合はＡＮＤゲート２９の出力は“Ｌ”で
あるため出力トランジスタ２２はオフとなり、出力端子
３０はフローティング状態となり、一方、１ビットでも
読み出しデータに誤りがあればＡＮＤゲート２９の出力
は“Ｈ”となるため出力トランジスタ２２はオンして、
出力端子３０はＧＮＤと接続されて“Ｌ”となる。
【００２０】このとき記憶装置内のデコード回路１１の
出力を、同時にテストを行うメモリＩＣを複数個選択す
るように制御する。各メモリＩＣ１〜６の出力は共通の
データバスに並列に接続されているため、検査装置９側
で本テスト時にデータバスをpull up すれば各メモリＩ
Ｃ１〜６の出力はワイヤードＯＲされ、被検査メモリＩ
Ｃ１〜６の内で１ビットでも書込みデータに対する読出
しデータの誤りがあれば、当該ＩＣの出力端子３０がＧ
ＮＤに接続されるためプルアップされたデータバスは
“Ｌ”となり、また書込みデータに対する読出しデータ
が全て正しければ全ＩＣメモリの出力端子３０はフロー
ティング状態であるために、データバスはプルアップさ
れたまま、即ち“Ｈ”となる。
出力を、同時にテストを行うメモリＩＣを複数個選択す
るように制御する。各メモリＩＣ１〜６の出力は共通の
データバスに並列に接続されているため、検査装置９側
で本テスト時にデータバスをpull up すれば各メモリＩ
Ｃ１〜６の出力はワイヤードＯＲされ、被検査メモリＩ
Ｃ１〜６の内で１ビットでも書込みデータに対する読出
しデータの誤りがあれば、当該ＩＣの出力端子３０がＧ
ＮＤに接続されるためプルアップされたデータバスは
“Ｌ”となり、また書込みデータに対する読出しデータ
が全て正しければ全ＩＣメモリの出力端子３０はフロー
ティング状態であるために、データバスはプルアップさ
れたまま、即ち“Ｈ”となる。
【００２１】このように本実施例によれば、誤り検出回
路４１を構成する論理回路４１ｃとモード切り換え回路
５０ｂとの間にＮＯＲ回路２３を設け、ＶCCと接続する
側の出力トランジスタ２１のゲートを制御信号Multi Ｔ
ＥＳＴを用いてオフさせるように構成するとともに、検
査装置９側でデータバスをプルアップするようにしたか
ら、共通のデータバスに並列接続された各メモリＩＣ１
〜６の出力のワイヤード・ＯＲをとることができ、複数
個のメモリＩＣのテストを同時に行うことができ、ｎ個
のメモリＩＣを有する記憶装置中に不良ＩＣが存在する
か否かを従来の１／ｎの時間で検出することができる。
路４１を構成する論理回路４１ｃとモード切り換え回路
５０ｂとの間にＮＯＲ回路２３を設け、ＶCCと接続する
側の出力トランジスタ２１のゲートを制御信号Multi Ｔ
ＥＳＴを用いてオフさせるように構成するとともに、検
査装置９側でデータバスをプルアップするようにしたか
ら、共通のデータバスに並列接続された各メモリＩＣ１
〜６の出力のワイヤード・ＯＲをとることができ、複数
個のメモリＩＣのテストを同時に行うことができ、ｎ個
のメモリＩＣを有する記憶装置中に不良ＩＣが存在する
か否かを従来の１／ｎの時間で検出することができる。
【００２２】なお、上記実施例では、電源電位ＶCC側の
出力トランジスタ２１のゲートをオフしてデータバスを
プルアップするようにしたが、これとは逆に、接地電位
ＧＮＤ側の出力トランジスタ２２のゲートをオフしてデ
ータバスをプルダウンし、テスト時に論理回路４０ｃか
ら、誤りが検出された時に出力トランジスタ２１のゲー
トがオンするような信号を出力するようにその論理を構
成するように構成してもよい。
出力トランジスタ２１のゲートをオフしてデータバスを
プルアップするようにしたが、これとは逆に、接地電位
ＧＮＤ側の出力トランジスタ２２のゲートをオフしてデ
ータバスをプルダウンし、テスト時に論理回路４０ｃか
ら、誤りが検出された時に出力トランジスタ２１のゲー
トがオンするような信号を出力するようにその論理を構
成するように構成してもよい。
【００２３】さらに、図１では、データの入力端子（Ｄ
in）と出力端子（Ｄout ）が別に設けられているものを
示したが、入出力端子（ＤI/0 ）として有するものにお
いても同様の効果を奏することができる。
in）と出力端子（Ｄout ）が別に設けられているものを
示したが、入出力端子（ＤI/0 ）として有するものにお
いても同様の効果を奏することができる。
【００２４】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、記憶装置上の複数個のメモリＩＣを並
列にデータバスに接続し、一律に各メモリＩＣの出力ゲ
ートの一方のみを動作させるようにし、上記データバス
を所定の電位に固定するようにしたので、各メモリＩＣ
の出力のワイヤード・ＯＲをとることができ、記憶装置
上の複数のメモリＩＣを同時にテストすることが可能と
なり、検査時間の短縮が図れるという効果がある。
憶装置によれば、記憶装置上の複数個のメモリＩＣを並
列にデータバスに接続し、一律に各メモリＩＣの出力ゲ
ートの一方のみを動作させるようにし、上記データバス
を所定の電位に固定するようにしたので、各メモリＩＣ
の出力のワイヤード・ＯＲをとることができ、記憶装置
上の複数のメモリＩＣを同時にテストすることが可能と
なり、検査時間の短縮が図れるという効果がある。
【図１】本発明の一実施例による半導体記憶装置のメモ
リＩＣを中心とした回路構成図である。
リＩＣを中心とした回路構成図である。
【図２】上記半導体記憶装置において、複数個のメモリ
ＩＣを同時にテストする際の構成を示す図である。
ＩＣを同時にテストする際の構成を示す図である。
【図３】従来の半導体記憶装置の構成を示す図である。
１〜６ メモリＩＣ ７ コネクタ ８ 記憶装置 ９ 検査装置 １０ 入力端子 １１ デコード回路 ２０ メモリセルアレイ ２０ａ〜２０ｈ メモリセルブロック ３０ 出力端子 ４０，４１ 誤り検出回路 ４０ａ，４０ｂ 論理回路 ５０ａ，５０ｂ，５０ｃ モード切り換え回路 ２１，２２ 出力トランジスタ ２３ ＮＯＲゲート ２４〜２７ トランスミッションゲート ２８，２９ ゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 G11C 29/00 G11C 11/401
Claims (3)
- 【請求項１】 メモリ内の複数のアドレスに同時に１ビ
ットの同一データを書き込んだ後、これを読み出して該
データの正誤判定をするための機能を有する記憶回路を
複数個有する半導体記憶装置において、上記記憶回路は、 第１の電源と第２の電源との間に接続されたデータ出力
端子と、該データ出力端子と上記第１の電源との間に接続された
第１の出力ゲートと、 上記データ出力端子と上記第２の電源との間に接続され
た第２の出力ゲートと、 上記複数のアドレスから読み出した複数ビットの情報を
入力とし、該複数ビットの情報に応じて上記第１及び第
２の 出力ゲートを制御するための情報を出力する誤り検
出手段と、 通常の読出し時には、上記メモリ内の各アドレスから得
られる情報に応じて、上記第１及び第２の出力ゲート
を、その一方がオンし、他方がオフするよう制御し、テ
スト読み出し時には、上記誤り検出手段が出力する情報
に基づいて、上記第１及び第２の出力ゲートを制御する
モード切り替え手段と、を備えており、上記各記憶回路のデータ 出力端子は、第３の電源に接続
されたデータバスに並列に接続されており、 上記誤り検出手段は、テスト読み出し時において、上記
複数個の記憶回路を同時にテストする際には、上記第１
の出力ゲートをオフするための情報を出力するととも
に、上記複数ビットの情報がすべて一致する場合は上記
第２の出力ゲートをオフするための情報を出力し、すべ
てが一致しない場合には上記第２の出力ゲートをオンす
るための情報を出力するものである ことを特徴とする半
導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 上記第１の電源は上記第２の電源よりもその電位が高
く、上 記第３の電源は上記第２の電源よりもその電位が高い
ものであることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、 上記第２の電源は上記第１の電源よりもその電位が高
く、上 記第３の電源は上記第２の電源よりもその電位が低い
ものであることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17127993A JP3217548B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17127993A JP3217548B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0728711A JPH0728711A (ja) | 1995-01-31 |
| JP3217548B2 true JP3217548B2 (ja) | 2001-10-09 |
Family
ID=15920386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17127993A Expired - Lifetime JP3217548B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3217548B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4396226B2 (ja) | 2003-11-04 | 2010-01-13 | 株式会社デンソー | 空気通路開閉装置 |
-
1993
- 1993-07-12 JP JP17127993A patent/JP3217548B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0728711A (ja) | 1995-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6178532B1 (en) | On-chip circuit and method for testing memory devices | |
| EP0407173B1 (en) | Semiconductor memory device | |
| US4897817A (en) | Semiconductor memory device with a built-in test circuit | |
| EP0335125A2 (en) | DRAM with redundancy and improved testability | |
| US5717643A (en) | Semiconductor memory device with testing function | |
| KR19980069821A (ko) | 반도체 기억 장치 | |
| US7246279B2 (en) | Static random access memory (SRAM) unit and method for operating the same | |
| KR940005697B1 (ko) | 용장 메모리 셀을 갖는 반도체 메모리 장치 | |
| US5654924A (en) | Semiconductor memory device capable of operating with potentials of adjacent bit lines inverted during multi-bit test | |
| US6862672B1 (en) | Semiconductor memory device and method of controlling same | |
| KR100211184B1 (ko) | 반도체 기억장치 | |
| US7482830B2 (en) | Semiconductor device and method for testing semiconductor device | |
| US6301678B1 (en) | Test circuit for reducing test time in semiconductor memory device having multiple data input/output terminals | |
| JP3217548B2 (ja) | 半導体記憶装置 | |
| US5903582A (en) | Memory circuit | |
| JPH056694A (ja) | 半導体メモリ装置 | |
| US6798702B2 (en) | Semiconductor memory device capable of testing data line redundancy replacement circuit | |
| US6535992B1 (en) | DRAM auto-swapping device | |
| JPH0263280B2 (ja) | ||
| KR100218296B1 (ko) | 멀티비트 테스트모드회로 | |
| JPH0411959B2 (ja) | ||
| JPH05101699A (ja) | メモリ装置 | |
| KR0172762B1 (ko) | 다중 입출력 테스트 기능을 가지는 다 비트 메모리 장치 | |
| JPH06259997A (ja) | 半導体記憶装置 | |
| JPH0684398A (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070803 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080803 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080803 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090803 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090803 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110803 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120803 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130803 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |