JPH0684398A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0684398A JPH0684398A JP4134564A JP13456492A JPH0684398A JP H0684398 A JPH0684398 A JP H0684398A JP 4134564 A JP4134564 A JP 4134564A JP 13456492 A JP13456492 A JP 13456492A JP H0684398 A JPH0684398 A JP H0684398A
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- JP
- Japan
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- output
- data
- circuit
- memory device
- semiconductor memory
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】データ出力ピン数の多い半導体メモリ装置の検
査を効率良く実行できる半導体メモリ装置を提供する。 【構成】データ出力ピンが多数ある半導体メモリ装置に
おいてＩ／Ｏ毎にあらかじめ同一データを書き込んでそ
のデータを読み出す時に、比較検査回路を通してその出
力信号を任意の１本のピンから出力する。
査を効率良く実行できる半導体メモリ装置を提供する。 【構成】データ出力ピンが多数ある半導体メモリ装置に
おいてＩ／Ｏ毎にあらかじめ同一データを書き込んでそ
のデータを読み出す時に、比較検査回路を通してその出
力信号を任意の１本のピンから出力する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に半導体メモリ装置のテスト効率の良い半導体メ
モリ装置に関する。
し、特に半導体メモリ装置のテスト効率の良い半導体メ
モリ装置に関する。
【０００２】
【従来の技術】一般に被テストメモリＩＣのメモリ特性
の良否判定に用いられるテストパターンにはさまざまな
種類があり、このテスト時間とメモリ容量Ｎとの関係に
は、メモリ容量とテスト時間が正比例するいわゆる「Ｎ
パターン」，またメモリ容量の２乗にテスト時間が比例
する「Ｎ・Ｎパターン」等がある。
の良否判定に用いられるテストパターンにはさまざまな
種類があり、このテスト時間とメモリ容量Ｎとの関係に
は、メモリ容量とテスト時間が正比例するいわゆる「Ｎ
パターン」，またメモリ容量の２乗にテスト時間が比例
する「Ｎ・Ｎパターン」等がある。
【０００３】この様なテスト時間の増大に対応するた
め、１台のメモリＩＣテスタのテスト効率、すなわち同
時のテストできるＩＣ数を増加する技術開発がなされて
きたが、図３に示す従来のＩＣテスタ７ａは、最新鋭装
置でも１台で４ケの入出力ポートＩ／Ｏを有する被テス
トＩＣを１度に最大で６４ケテスト出来る程度である。
め、１台のメモリＩＣテスタのテスト効率、すなわち同
時のテストできるＩＣ数を増加する技術開発がなされて
きたが、図３に示す従来のＩＣテスタ７ａは、最新鋭装
置でも１台で４ケの入出力ポートＩ／Ｏを有する被テス
トＩＣを１度に最大で６４ケテスト出来る程度である。
【０００４】図３に示すように、従来のメモリＩＣは、
多数の入出力ポートＩ／Ｏを介して各メモリセル１およ
び２にデータを書き込み／読出しを行っている。つまり
書き込み時には、ＤＱ１〜ＤＱ１６から入力された書き
込みデータが入力バッファ６により増幅されφＷＥ信号
により活性化された書き込み回路５によりＩ／Ｏｎａお
よびＩ／Ｏｎｂを介して各メモリセル１および２に書き
込まれる。また読出し時には、各メモリセルおよび２よ
りＩ／ＯｎａおよびＩ／Ｏｎｂを介してＤａｔａＡｍｐ
回路１１にて増幅されφＲＥ信号で活性化された読出し
回路１２を通り出力回路１３で増幅されＤＱ１〜ＤＱ１
６からデータが出力される。
多数の入出力ポートＩ／Ｏを介して各メモリセル１およ
び２にデータを書き込み／読出しを行っている。つまり
書き込み時には、ＤＱ１〜ＤＱ１６から入力された書き
込みデータが入力バッファ６により増幅されφＷＥ信号
により活性化された書き込み回路５によりＩ／Ｏｎａお
よびＩ／Ｏｎｂを介して各メモリセル１および２に書き
込まれる。また読出し時には、各メモリセルおよび２よ
りＩ／ＯｎａおよびＩ／Ｏｎｂを介してＤａｔａＡｍｐ
回路１１にて増幅されφＲＥ信号で活性化された読出し
回路１２を通り出力回路１３で増幅されＤＱ１〜ＤＱ１
６からデータが出力される。
【０００５】
【発明が解決しようとする課題】上述の従来の半導体メ
モリＩＣテスタでは、通常は１台を使用して入出力ポー
トが４ケの被テストメモリＩＣを１度に最大で６４ケテ
ストできる。それはＩＣからの読出データをテストする
メモリＩＣテスタの内部の演算結果データ比較検査器の
構成が複雑になってコストが高いので、一般にはこれま
でに量産されているメモリＩＣの入出力ポート数に合わ
せて設計されたメモリＩＣテスタを用いているからであ
り、それが実質的に演算結果データ比較検査器の数を設
定していた。
モリＩＣテスタでは、通常は１台を使用して入出力ポー
トが４ケの被テストメモリＩＣを１度に最大で６４ケテ
ストできる。それはＩＣからの読出データをテストする
メモリＩＣテスタの内部の演算結果データ比較検査器の
構成が複雑になってコストが高いので、一般にはこれま
でに量産されているメモリＩＣの入出力ポート数に合わ
せて設計されたメモリＩＣテスタを用いているからであ
り、それが実質的に演算結果データ比較検査器の数を設
定していた。
【０００６】しかし最近のメモリＩＣのメモリ容量の増
大と共に、その入出力ポート数も増大してきたのでテス
ト効率の問題が生じている。例えば入出力ポートが１６
ケあるいメモリＩＣを従来のメモリＩＣテスタを使用し
てテストする場合は、同時に１６ケの被テストメモリＩ
Ｃしかテストできないので、メモリ容量の小さく入出力
ポートが４ケのＩＣをテストする場合に比較すると、テ
スト効率が１／４になってしまうという問題があった。
大と共に、その入出力ポート数も増大してきたのでテス
ト効率の問題が生じている。例えば入出力ポートが１６
ケあるいメモリＩＣを従来のメモリＩＣテスタを使用し
てテストする場合は、同時に１６ケの被テストメモリＩ
Ｃしかテストできないので、メモリ容量の小さく入出力
ポートが４ケのＩＣをテストする場合に比較すると、テ
スト効率が１／４になってしまうという問題があった。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ装
置は、複数のデータ入出力ポートを持つ半導体メモリ装
置において、特定の１本の前記データ入出力ポートから
各メモリセルに同時にデータを書き込み、前記各メモリ
セうから同時に読出し特定の１本の前記データ入出力ポ
ートに出力する事を可能とする論理演算回路と、前記論
理演算回路の活性化／非活性化を制御する外部制御信号
とで構成されている。
置は、複数のデータ入出力ポートを持つ半導体メモリ装
置において、特定の１本の前記データ入出力ポートから
各メモリセルに同時にデータを書き込み、前記各メモリ
セうから同時に読出し特定の１本の前記データ入出力ポ
ートに出力する事を可能とする論理演算回路と、前記論
理演算回路の活性化／非活性化を制御する外部制御信号
とで構成されている。
【０００８】また、前記論理演算回路は、前記各メモリ
セルから同時に読み出される信号が全て一致していれば
論理的高レベル信号を出力し、１つでも異なっていれば
論理的低レベル信号を出力することで構成されてもよ
い。
セルから同時に読み出される信号が全て一致していれば
論理的高レベル信号を出力し、１つでも異なっていれば
論理的低レベル信号を出力することで構成されてもよ
い。
【０００９】また、前記論理演算回路は、前記各メモリ
セルから同時に読み出される信号が全て論理的に高レベ
ルであれば論理的高レベル信号を出力し、全て論理的に
低レベルであれば論理的低レベル信号を出力し、１つで
も異なっていればデータ入出力ポートがハイインピーダ
ンス状態になることで構成されてもよい。
セルから同時に読み出される信号が全て論理的に高レベ
ルであれば論理的高レベル信号を出力し、全て論理的に
低レベルであれば論理的低レベル信号を出力し、１つで
も異なっていればデータ入出力ポートがハイインピーダ
ンス状態になることで構成されてもよい。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の半導体メモリ装置の
ブロック図である。ここでは、説明を簡単にするために
入出力Ｉ／Ｏポート数を２本として説明するが、さらに
多く４本，８本，１６本等に分割した場合も全く同様に
考える事ができる。
る。図１は本発明の第１の実施例の半導体メモリ装置の
ブロック図である。ここでは、説明を簡単にするために
入出力Ｉ／Ｏポート数を２本として説明するが、さらに
多く４本，８本，１６本等に分割した場合も全く同様に
考える事ができる。
【００１１】本実施例の半導体メモリ装置の通常状態に
おける動作は、テストモード活性化信号φＴＥが活性化
しておらずφＴＥの入力されているデータ比較検査回路
１７および一括書き込み回路１８は非活性化状態であ
り、従来例の図３と全く同様な動作をする。
おける動作は、テストモード活性化信号φＴＥが活性化
しておらずφＴＥの入力されているデータ比較検査回路
１７および一括書き込み回路１８は非活性化状態であ
り、従来例の図３と全く同様な動作をする。
【００１２】次に本実施例の半導体メモリ装置の一括書
き込み／読み出しモード（以後テストモードと記す）の
動作を説明すると、まず書き込みの時、ＤＱ２に入力さ
れたデータはφＴＥによって活性化された一括書き込み
回路の働きでＤＱ１およびＤＱ２の入力バッファ６へ導
かれ書き込み回路５から各メモリセルへ同一データの書
き込みが行われる。次に読み出しの時、各メモリセルか
らもたらされた出力はデータ比較検査回路としての排他
的論理積回路（ＥＸ−ＮＯＲ回路）１７へ導かれ論理を
とられる。ＥＸ−ＮＯＲ回路であるから、両者のデータ
が同一であれば“１”を出力し、異なっていれば“０”
を出力する。そして本出力およびその逆データの信号が
出力ＮチャンネルＭＯＳトランジスタＱ１５およびＱ１
６のゲートレベルをＮチャンネルＭＯＳトランジスタＱ
１１，Ｑ１２，Ｑ１３およびＱ１４でコントロールす
る。すなわち、ＥＸ−ＮＯＲ回路１７の出力φＴＯが
“１”であればＱ１５はＯＮ，Ｑ１６はＯＦＦし出力Ｄ
Ｑ２はＬＯＷレベルとなり、出力φＴＯが“０”であれ
ば出力ＤＱ２はＨＩＧＨレベルとなる。ここで、上記書
き込みのときに各メモリセルには同一データが書き込ま
れていたために、この出力ＤＱ２が“１”であれば各メ
モリセルから正しいデータが出力された事になり、
“０”であればどちらか一方が正しくないことがわか
り、ＤＱ２の出力を判定するだけで同時に両ブロックの
データが判定可能である。
き込み／読み出しモード（以後テストモードと記す）の
動作を説明すると、まず書き込みの時、ＤＱ２に入力さ
れたデータはφＴＥによって活性化された一括書き込み
回路の働きでＤＱ１およびＤＱ２の入力バッファ６へ導
かれ書き込み回路５から各メモリセルへ同一データの書
き込みが行われる。次に読み出しの時、各メモリセルか
らもたらされた出力はデータ比較検査回路としての排他
的論理積回路（ＥＸ−ＮＯＲ回路）１７へ導かれ論理を
とられる。ＥＸ−ＮＯＲ回路であるから、両者のデータ
が同一であれば“１”を出力し、異なっていれば“０”
を出力する。そして本出力およびその逆データの信号が
出力ＮチャンネルＭＯＳトランジスタＱ１５およびＱ１
６のゲートレベルをＮチャンネルＭＯＳトランジスタＱ
１１，Ｑ１２，Ｑ１３およびＱ１４でコントロールす
る。すなわち、ＥＸ−ＮＯＲ回路１７の出力φＴＯが
“１”であればＱ１５はＯＮ，Ｑ１６はＯＦＦし出力Ｄ
Ｑ２はＬＯＷレベルとなり、出力φＴＯが“０”であれ
ば出力ＤＱ２はＨＩＧＨレベルとなる。ここで、上記書
き込みのときに各メモリセルには同一データが書き込ま
れていたために、この出力ＤＱ２が“１”であれば各メ
モリセルから正しいデータが出力された事になり、
“０”であればどちらか一方が正しくないことがわか
り、ＤＱ２の出力を判定するだけで同時に両ブロックの
データが判定可能である。
【００１３】図２は本発明の第２の実施例の半導体メモ
リ装置のブロック図である。ここでも説明を簡単にする
為に入出力Ｉ／Ｏポート数を２本として説明するが、さ
らに多く４本，８本，１６本等に分割した場合も全く同
様に考える事ができる。
リ装置のブロック図である。ここでも説明を簡単にする
為に入出力Ｉ／Ｏポート数を２本として説明するが、さ
らに多く４本，８本，１６本等に分割した場合も全く同
様に考える事ができる。
【００１４】本実施例の半導体メモリ装置の通常状態に
おける動作およびテストモードにおける書き込みの動作
は、実施例１と全く同様である。次に読み出しの時、各
メモリセルからもたらされた出力は実施例１と同じくＥ
Ｘ−ＯＲ回路１７へもたらされ論理をとられる。ＥＸ−
ＯＲ回路であるから、両者のデータが同一であれば
“０”が、異なっていれば“１”が出力される。そして
本出力φＴＯがＤＱ２の出力ＮチャンネルＭＯＳトラン
ジスタＱ１５およびＱ１６のゲートレベルをＮチャンネ
ルＭＯＳトランジスタＱ１２およびＱ１４でコントロー
ルする。すなわち、ＱＸ−ＯＲ回路１７の出力φＴＯが
“０”であればＱ１２およびＱ１４はＯＦＦであり、出
力ＤＱ２は本来のメモリセル２のデータとなり、“０”
であればＱ１２およびＱ１４はＯＮし、Ｑ１５およびＱ
１６はＯＦＦするため、出力ＤＱ２はハイインピーダン
ス状態になる。ここで、前記書き込みのときに各メモリ
セルには同一データが書き込まれていたために、この読
み出されたデータが同一データであれば出力ＤＱ２が
“１”であれ“０”であれ正しいデータであり、ハイイ
ンピーダンス状態であれば、どちらか一方が正しくない
ことがわかり、出力ＤＱ２を判定するだけで同時に両ブ
ロックのデータが判定可能である。
おける動作およびテストモードにおける書き込みの動作
は、実施例１と全く同様である。次に読み出しの時、各
メモリセルからもたらされた出力は実施例１と同じくＥ
Ｘ−ＯＲ回路１７へもたらされ論理をとられる。ＥＸ−
ＯＲ回路であるから、両者のデータが同一であれば
“０”が、異なっていれば“１”が出力される。そして
本出力φＴＯがＤＱ２の出力ＮチャンネルＭＯＳトラン
ジスタＱ１５およびＱ１６のゲートレベルをＮチャンネ
ルＭＯＳトランジスタＱ１２およびＱ１４でコントロー
ルする。すなわち、ＱＸ−ＯＲ回路１７の出力φＴＯが
“０”であればＱ１２およびＱ１４はＯＦＦであり、出
力ＤＱ２は本来のメモリセル２のデータとなり、“０”
であればＱ１２およびＱ１４はＯＮし、Ｑ１５およびＱ
１６はＯＦＦするため、出力ＤＱ２はハイインピーダン
ス状態になる。ここで、前記書き込みのときに各メモリ
セルには同一データが書き込まれていたために、この読
み出されたデータが同一データであれば出力ＤＱ２が
“１”であれ“０”であれ正しいデータであり、ハイイ
ンピーダンス状態であれば、どちらか一方が正しくない
ことがわかり、出力ＤＱ２を判定するだけで同時に両ブ
ロックのデータが判定可能である。
【００１５】
【発明の効果】以上説明したように本発明は、被テスト
メモリＩＣの複数の入出力ポートＩ／Ｏから同時に書き
込み読出しされるべきデータを特定の１本の入出力ポー
トＩ／Ｏから出力されるため、多数の入出力ポートＩ／
Ｏを有する被テストメモリＩＣを同時に多数テストで
き、テスト効率が良いという効果を有する。
メモリＩＣの複数の入出力ポートＩ／Ｏから同時に書き
込み読出しされるべきデータを特定の１本の入出力ポー
トＩ／Ｏから出力されるため、多数の入出力ポートＩ／
Ｏを有する被テストメモリＩＣを同時に多数テストで
き、テスト効率が良いという効果を有する。
【図１】本発明の第１の実施例の半導体メモリ装置のブ
ロック図である。
ロック図である。
【図２】本発明の第２の実施例の半導体メモリ装置のブ
ロック図である。
ロック図である。
【図３】従来の半導体メモリ装置のブロック図である。
１，２ メモリセル ５ 書込み回路 ６ 入力バッファ １１ Ｄａｔａ Ａｍｐ １２ 読出し回路 １３ 出力回路 １４ テストモード駆動回路 １７ データ比較検査回路 １８ 一括書き込み回路 Ｑ１１〜Ｑ２０ ＮチャンネルＭＯＳトランジスタ φＴＥ テストモード駆動信号 φＴＯ，φＴＯＢ データ比較検査回路出力 φＷＥ 書き込み回路駆動信号 φＲＥ 読み出し回路駆動信号 ＤＱ１，ＤＱ２，ＤＱ１６ 入出力Ｉ／Ｏポート
Claims (3)
- 【請求項１】 複数のデータ入出力ポートを持つ半導体
メモリ装置において、特定の１本の前記データ入出力ポ
ートから各メモリセルに同時にデータを書き込み、前記
各メモリセルから同時に読出し特定の１本の前記データ
入出力ポートに出力する事を可能とする論理演算回路
と、前記論理回路の活性化／非活性化を制御する外部制
御信号とを有することを特徴とする半導体メモリ装置。 - 【請求項２】 前記論理演算回路は前記各メモリセルか
ら同時に読み出される信号が全て一致していれば論理的
高レベル信号を出力し、１つでも異なっていれば論理的
低レベル信号を出力することを特徴とする請求項１記載
の半導体メモリ装置。 - 【請求項３】 前記論理演算回路は前記各メモリセルか
ら同時に読み出される信号が全て論理的に高レベルであ
れば論理的高レベル信号を出力し、全て論理的に低レベ
ルであれば論理的低レベル信号を出力し、１つでも異な
っていればデータ入出力ポートがハイインピーダンス状
態になることを特徴とする請求項１および２記載の半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134564A JPH0684398A (ja) | 1992-05-27 | 1992-05-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134564A JPH0684398A (ja) | 1992-05-27 | 1992-05-27 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0684398A true JPH0684398A (ja) | 1994-03-25 |
Family
ID=15131286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4134564A Withdrawn JPH0684398A (ja) | 1992-05-27 | 1992-05-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0684398A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188633A (ja) * | 1996-11-27 | 2007-07-26 | Texas Instr Inc <Ti> | メモリアレイ試験回路 |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
-
1992
- 1992-05-27 JP JP4134564A patent/JPH0684398A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188633A (ja) * | 1996-11-27 | 2007-07-26 | Texas Instr Inc <Ti> | メモリアレイ試験回路 |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |