JPH0684398A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

Info

Publication number
JPH0684398A
JPH0684398A JP4134564A JP13456492A JPH0684398A JP H0684398 A JPH0684398 A JP H0684398A JP 4134564 A JP4134564 A JP 4134564A JP 13456492 A JP13456492 A JP 13456492A JP H0684398 A JPH0684398 A JP H0684398A
Authority
JP
Japan
Prior art keywords
output
data
circuit
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4134564A
Other languages
English (en)
Inventor
Tadao Katanosaka
直生 片野坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP4134564A priority Critical patent/JPH0684398A/ja
Publication of JPH0684398A publication Critical patent/JPH0684398A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】データ出力ピン数の多い半導体メモリ装置の検
査を効率良く実行できる半導体メモリ装置を提供する。 【構成】データ出力ピンが多数ある半導体メモリ装置に
おいてI/O毎にあらかじめ同一データを書き込んでそ
のデータを読み出す時に、比較検査回路を通してその出
力信号を任意の1本のピンから出力する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に半導体メモリ装置のテスト効率の良い半導体メ
モリ装置に関する。
【0002】
【従来の技術】一般に被テストメモリICのメモリ特性
の良否判定に用いられるテストパターンにはさまざまな
種類があり、このテスト時間とメモリ容量Nとの関係に
は、メモリ容量とテスト時間が正比例するいわゆる「N
パターン」,またメモリ容量の2乗にテスト時間が比例
する「N・Nパターン」等がある。
【0003】この様なテスト時間の増大に対応するた
め、1台のメモリICテスタのテスト効率、すなわち同
時のテストできるIC数を増加する技術開発がなされて
きたが、図3に示す従来のICテスタ7aは、最新鋭装
置でも1台で4ケの入出力ポートI/Oを有する被テス
トICを1度に最大で64ケテスト出来る程度である。
【0004】図3に示すように、従来のメモリICは、
多数の入出力ポートI/Oを介して各メモリセル1およ
び2にデータを書き込み/読出しを行っている。つまり
書き込み時には、DQ1〜DQ16から入力された書き
込みデータが入力バッファ6により増幅されφWE信号
により活性化された書き込み回路5によりI/Onaお
よびI/Onbを介して各メモリセル1および2に書き
込まれる。また読出し時には、各メモリセルおよび2よ
りI/OnaおよびI/Onbを介してDataAmp
回路11にて増幅されφRE信号で活性化された読出し
回路12を通り出力回路13で増幅されDQ1〜DQ1
6からデータが出力される。
【0005】
【発明が解決しようとする課題】上述の従来の半導体メ
モリICテスタでは、通常は1台を使用して入出力ポー
トが4ケの被テストメモリICを1度に最大で64ケテ
ストできる。それはICからの読出データをテストする
メモリICテスタの内部の演算結果データ比較検査器の
構成が複雑になってコストが高いので、一般にはこれま
でに量産されているメモリICの入出力ポート数に合わ
せて設計されたメモリICテスタを用いているからであ
り、それが実質的に演算結果データ比較検査器の数を設
定していた。
【0006】しかし最近のメモリICのメモリ容量の増
大と共に、その入出力ポート数も増大してきたのでテス
ト効率の問題が生じている。例えば入出力ポートが16
ケあるいメモリICを従来のメモリICテスタを使用し
てテストする場合は、同時に16ケの被テストメモリI
Cしかテストできないので、メモリ容量の小さく入出力
ポートが4ケのICをテストする場合に比較すると、テ
スト効率が1/4になってしまうという問題があった。
【0007】
【課題を解決するための手段】本発明の半導体メモリ装
置は、複数のデータ入出力ポートを持つ半導体メモリ装
置において、特定の1本の前記データ入出力ポートから
各メモリセルに同時にデータを書き込み、前記各メモリ
セうから同時に読出し特定の1本の前記データ入出力ポ
ートに出力する事を可能とする論理演算回路と、前記論
理演算回路の活性化/非活性化を制御する外部制御信号
とで構成されている。
【0008】また、前記論理演算回路は、前記各メモリ
セルから同時に読み出される信号が全て一致していれば
論理的高レベル信号を出力し、1つでも異なっていれば
論理的低レベル信号を出力することで構成されてもよ
い。
【0009】また、前記論理演算回路は、前記各メモリ
セルから同時に読み出される信号が全て論理的に高レベ
ルであれば論理的高レベル信号を出力し、全て論理的に
低レベルであれば論理的低レベル信号を出力し、1つで
も異なっていればデータ入出力ポートがハイインピーダ
ンス状態になることで構成されてもよい。
【0010】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の第1の実施例の半導体メモリ装置の
ブロック図である。ここでは、説明を簡単にするために
入出力I/Oポート数を2本として説明するが、さらに
多く4本,8本,16本等に分割した場合も全く同様に
考える事ができる。
【0011】本実施例の半導体メモリ装置の通常状態に
おける動作は、テストモード活性化信号φTEが活性化
しておらずφTEの入力されているデータ比較検査回路
17および一括書き込み回路18は非活性化状態であ
り、従来例の図3と全く同様な動作をする。
【0012】次に本実施例の半導体メモリ装置の一括書
き込み/読み出しモード(以後テストモードと記す)の
動作を説明すると、まず書き込みの時、DQ2に入力さ
れたデータはφTEによって活性化された一括書き込み
回路の働きでDQ1およびDQ2の入力バッファ6へ導
かれ書き込み回路5から各メモリセルへ同一データの書
き込みが行われる。次に読み出しの時、各メモリセルか
らもたらされた出力はデータ比較検査回路としての排他
的論理積回路(EX−NOR回路)17へ導かれ論理を
とられる。EX−NOR回路であるから、両者のデータ
が同一であれば“1”を出力し、異なっていれば“0”
を出力する。そして本出力およびその逆データの信号が
出力NチャンネルMOSトランジスタQ15およびQ1
6のゲートレベルをNチャンネルMOSトランジスタQ
11,Q12,Q13およびQ14でコントロールす
る。すなわち、EX−NOR回路17の出力φTOが
“1”であればQ15はON,Q16はOFFし出力D
Q2はLOWレベルとなり、出力φTOが“0”であれ
ば出力DQ2はHIGHレベルとなる。ここで、上記書
き込みのときに各メモリセルには同一データが書き込ま
れていたために、この出力DQ2が“1”であれば各メ
モリセルから正しいデータが出力された事になり、
“0”であればどちらか一方が正しくないことがわか
り、DQ2の出力を判定するだけで同時に両ブロックの
データが判定可能である。
【0013】図2は本発明の第2の実施例の半導体メモ
リ装置のブロック図である。ここでも説明を簡単にする
為に入出力I/Oポート数を2本として説明するが、さ
らに多く4本,8本,16本等に分割した場合も全く同
様に考える事ができる。
【0014】本実施例の半導体メモリ装置の通常状態に
おける動作およびテストモードにおける書き込みの動作
は、実施例1と全く同様である。次に読み出しの時、各
メモリセルからもたらされた出力は実施例1と同じくE
X−OR回路17へもたらされ論理をとられる。EX−
OR回路であるから、両者のデータが同一であれば
“0”が、異なっていれば“1”が出力される。そして
本出力φTOがDQ2の出力NチャンネルMOSトラン
ジスタQ15およびQ16のゲートレベルをNチャンネ
ルMOSトランジスタQ12およびQ14でコントロー
ルする。すなわち、QX−OR回路17の出力φTOが
“0”であればQ12およびQ14はOFFであり、出
力DQ2は本来のメモリセル2のデータとなり、“0”
であればQ12およびQ14はONし、Q15およびQ
16はOFFするため、出力DQ2はハイインピーダン
ス状態になる。ここで、前記書き込みのときに各メモリ
セルには同一データが書き込まれていたために、この読
み出されたデータが同一データであれば出力DQ2が
“1”であれ“0”であれ正しいデータであり、ハイイ
ンピーダンス状態であれば、どちらか一方が正しくない
ことがわかり、出力DQ2を判定するだけで同時に両ブ
ロックのデータが判定可能である。
【0015】
【発明の効果】以上説明したように本発明は、被テスト
メモリICの複数の入出力ポートI/Oから同時に書き
込み読出しされるべきデータを特定の1本の入出力ポー
トI/Oから出力されるため、多数の入出力ポートI/
Oを有する被テストメモリICを同時に多数テストで
き、テスト効率が良いという効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施例の半導体メモリ装置のブ
ロック図である。
【図2】本発明の第2の実施例の半導体メモリ装置のブ
ロック図である。
【図3】従来の半導体メモリ装置のブロック図である。
【符号の説明】
1,2 メモリセル 5 書込み回路 6 入力バッファ 11 Data Amp 12 読出し回路 13 出力回路 14 テストモード駆動回路 17 データ比較検査回路 18 一括書き込み回路 Q11〜Q20 NチャンネルMOSトランジスタ φTE テストモード駆動信号 φTO,φTOB データ比較検査回路出力 φWE 書き込み回路駆動信号 φRE 読み出し回路駆動信号 DQ1,DQ2,DQ16 入出力I/Oポート

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 複数のデータ入出力ポートを持つ半導体
    メモリ装置において、特定の1本の前記データ入出力ポ
    ートから各メモリセルに同時にデータを書き込み、前記
    各メモリセルから同時に読出し特定の1本の前記データ
    入出力ポートに出力する事を可能とする論理演算回路
    と、前記論理回路の活性化/非活性化を制御する外部制
    御信号とを有することを特徴とする半導体メモリ装置。
  2. 【請求項2】 前記論理演算回路は前記各メモリセルか
    ら同時に読み出される信号が全て一致していれば論理的
    高レベル信号を出力し、1つでも異なっていれば論理的
    低レベル信号を出力することを特徴とする請求項1記載
    の半導体メモリ装置。
  3. 【請求項3】 前記論理演算回路は前記各メモリセルか
    ら同時に読み出される信号が全て論理的に高レベルであ
    れば論理的高レベル信号を出力し、全て論理的に低レベ
    ルであれば論理的低レベル信号を出力し、1つでも異な
    っていればデータ入出力ポートがハイインピーダンス状
    態になることを特徴とする請求項1および2記載の半導
    体メモリ装置。
JP4134564A 1992-05-27 1992-05-27 半導体メモリ装置 Withdrawn JPH0684398A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4134564A JPH0684398A (ja) 1992-05-27 1992-05-27 半導体メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4134564A JPH0684398A (ja) 1992-05-27 1992-05-27 半導体メモリ装置

Publications (1)

Publication Number Publication Date
JPH0684398A true JPH0684398A (ja) 1994-03-25

Family

ID=15131286

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4134564A Withdrawn JPH0684398A (ja) 1992-05-27 1992-05-27 半導体メモリ装置

Country Status (1)

Country Link
JP (1) JPH0684398A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007188633A (ja) * 1996-11-27 2007-07-26 Texas Instr Inc <Ti> メモリアレイ試験回路
JP2008065862A (ja) * 2006-09-04 2008-03-21 System Fabrication Technologies Inc 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007188633A (ja) * 1996-11-27 2007-07-26 Texas Instr Inc <Ti> メモリアレイ試験回路
JP2008065862A (ja) * 2006-09-04 2008-03-21 System Fabrication Technologies Inc 半導体記憶装置

Similar Documents

Publication Publication Date Title
US7136315B2 (en) Bank selectable parallel test circuit and parallel test method thereof
KR900004886B1 (ko) 메모리 테스트회로
US5383157A (en) Parallel TESTMODE
US5717643A (en) Semiconductor memory device with testing function
US5687180A (en) Method and circuit for checking operation of input buffers of a semiconductor circuit
JPH11316264A (ja) 半導体装置の並列テスト回路
US6323664B1 (en) Semiconductor memory device capable of accurately testing for defective memory cells at a wafer level
US5629943A (en) Integrated circuit memory with double bitline low special test mode control from output enable
US7526688B2 (en) Parallel bit testing device and method
KR100392674B1 (ko) 반도체 메모리
JPH0963297A (ja) 半導体記憶装置
US5774472A (en) Semiconductor memory device capable of realizing stable test mode operation
JPH0684398A (ja) 半導体メモリ装置
JPH056694A (ja) 半導体メモリ装置
US6643809B2 (en) Semiconductor device and semiconductor device testing method
US20080215938A1 (en) Memory device and related testing method
US8310881B2 (en) Semiconductor device testing memory cells and test method
KR100849776B1 (ko) Dq 압축 회로를 포함하는 반도체 메모리 장치
KR100346447B1 (ko) 반도체 메모리 소자의 병렬 테스트 장치
JP3217548B2 (ja) 半導体記憶装置
KR100546276B1 (ko) 반도체 메모리장치의 입력버퍼 및 입력버퍼 제어방법
KR100261875B1 (ko) 안정한 테스트 모드 동작을 실현 가능한 반도체기억 장치
KR100230373B1 (ko) 통합된 입출력 데이터 테스트 회로
KR100379542B1 (ko) 반도체 메모리소자의 테스트장치
JPH07192495A (ja) 半導体記憶装置のテスト回路

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990803