KR100546276B1 - 반도체 메모리장치의 입력버퍼 및 입력버퍼 제어방법 - Google Patents

반도체 메모리장치의 입력버퍼 및 입력버퍼 제어방법 Download PDF

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Abstract

테스트모드에서 입력핀에 입력신호를 인가하지 않더라도 내부적으로 입력신호와 동일한 효과를 갖는 신호를 발생시킬 수 있는 입력버퍼 및 입력버퍼 제어방법과, 상기 입력버퍼를 구비함으로써 테스트시 하나의 칩에서 필요한 테스트 장비의 핀 드라이버의 수를 감소시킬 수 있는 반도체 메모리장치가 개시된다. 상기 제어방법에 따라 동작하는 상기 입력버퍼는, 반도체 메모리장치의 정상모드시에 입력핀을 통해 입력되는 입력신호를 버퍼링하여 출력하는 버퍼수단과, 상기 버퍼수단에 접속되고 상기 반도체 메모리장치의 테스트모드시에 상기 반도체 메모리장치의 모드 레지스터 출력신호에 응답하여 상기 버퍼수단의 출력상태를 제어하는 제어수단을 구비하는 것을 특징으로 한다.

Description

반도체 메모리장치의 입력버퍼 및 입력버퍼 제어방법
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 입력버퍼 및 입력버퍼 제어방법에 관한 것이다.
반도체 메모리장치를 생산하는 과정에 있어서 테스트 단계는 매우 중요한 부분이다. 즉 테스트 단계에서, 웨이퍼(Wafer)로 만들어진 반도체 메모리장치를 테스트함으로써 불량 칩을 찾아내어 스크린(Screen)하고 또한 리페어(Repair) 가능한 칩에 대한 정보를 제공한다.
테스트는 생산되는 모든 웨이퍼에 대해 수행되며, 이때 소요되는 시간은 생산성과 직접적인 관계를 갖는다. 그런데 테스트시 소요되는 시간을 결정하는 중요한 요소중의 하나는 한번에 테스트할 수 있는 칩의 개수이다. 또한 한번에 테스트할 수 있는 칩의 개수는, 테스트 장비의 핀 드라이버(Pin Driver)의 개수가 일정하므로 테스트시 하나의 칩에서 필요한 핀의 개수에 의해 결정된다. 따라서 테스트시 하나의 칩에서 필요한 핀의 수가 줄어들수록 한번에 테스트할 수 있는 칩의 수가 증가되어 생산성이 증가하게 된다.
그런데 반도체 메모리장치의 각 입력핀에는 입력버퍼가 접속되며, 테스트시 테스트 장비의 핀 드라이버로부터 입력핀에 인가되는 신호가 입력버퍼를 통해 내부의 메모리 블락으로 전달된다.
도 1은 종래의 입력버퍼의 회로도로서, 여기에서는 반도체 메모리장치의 클락 인에이블(CKE) 핀에 접속되어 있는 입력버퍼의 예가 도시되어 있다.
도 1을 참조하면, 상기 종래의 입력버퍼는, 차동증폭기(11)과, 엔모스 풀다운 트랜지스터(N13), 및 인버터(I11)을 포함하여 구성된다. 상기 차동증폭기(11)은 일반적인 차동증폭기로서 3개의 피모스 트랜지스터들(P11,P12,P13)과 2개의 엔모스 트랜지스터들(N11,N12)로 구성되고, PBPUB는 제어신호를 VREF는 기준전압을 나타낸다.
상기 입력버퍼는, 정상모드시 또는 테스트 모드시에 입력핀(IN)을 통해 입력되는 입력신호를 버퍼링하여 출력신호(IIN)을 상기 반도체 메모리장치의 메모리블락으로 출력한다. 예컨데, 상기 입력버퍼가 상기 반도체 메모리장치의 클락 인에이블(CKE) 핀에 접속되어 있는 클락 입력버퍼일 경우, 정상모드시에는 상기 입력핀(IN)에 인가되는 입력신호는 클락 인에이블 신호로서 상기 반도체 메모리장치의 메모리블락으로 전달된다. 또한 테스트 모드시에는 상기 입력핀(IN)에 논리 “로우”가 인가될 때 상기 출력신호(IIN)이 논리 “로우” 가 되어 상기 반도체 메모리장치의 메모리블락이 파우워 다운(Power Down) 모드가 된다.
따라서 상기와 같은 종래의 입력버퍼를 갖는 반도체 메모리장치에서는 테스트시 상기 입력핀(IN)에 입력신호를 인가하기 위해 테스트 장비의 핀 드라이버가 상기 입력핀(IN)에 필수적으로 연결되어야 하므로, 한번에 테스트할 수 있는 칩의 수가 감소되어 생산성이 저하된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 테스트시 하나의 칩에서 필요한 테스트 장비의 핀 드라이버의 수를 감소시킬 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 테스트시 테스트 장비의 핀 드라이버에 의해 입력핀에 입력신호를 인가하지 않더라도 내부적으로 입력신호와 동일한 신호를 발생시킬 수 있는 반도체 메모리장치의 입력버퍼를 제공하는 데 있다.
본 발명이 이루고자하는 또 다른 기술적 과제는, 테스트시 테스트 장비의 핀 드라이버에 의해 입력핀에 입력신호를 인가하지 않더라도 내부적으로 입력신호와 동일한 신호를 발생시킬 수 있는 반도체 메모리장치의 입력버퍼 제어방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이와 주변회로를 포함하는 메모리 블락, 상기 메모리블락의 여러 가지 동작모드들을 제어하기 위한 데이터를 저장하는 모드 레지스터, 및 정상모드시에는 입력핀을 통해 입력되는 입력신호를 버퍼링하여 상기 메모리블락으로 출력하고 테스트모드시에는 상기 모드 레지스터의 출력신호에 응답하여 출력상태가 제어되는 입력버퍼를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 입력버퍼는, 상기 반도체 메모리장치의 정상모드시에 입력핀을 통해 입력되는 입력신호를 버퍼링하여 출력하는 버퍼수단, 및 상기 버퍼수단에 접속되고 상기 반도체 메모리장치의 테스트모드시에 상기 반도체 메모리장치의 내부신호에 응답하여 상기 버퍼수단의 출력상태를 제어하는 제어수단을 구비하는 것을 특징으로 한다.
여기에서 상기 내부신호는, 상기 반도체 메모리장치의 여러 가지 동작모드들을 제어하기 위한 데이터를 저장하는 모드 레지스터의 출력신호인 것이 바람직하다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 입력버퍼 제어방법은, 메모리셀 어레이와 주변회로를 포함하는 메모리 블락과, 상기 메모리블락의 여러 가지 동작모드들을 제어하기 위한 데이터를 저장하는 모드 레지스터를 구비하는 반도체 메모리장치의 입력버퍼 제어방법에 있어서,
정상모드시에는 입력핀을 통해 입력되는 입력신호를 버퍼링하여 상기 메모리블락으로 출력하는 단계와, 테스트모드시에는 상기 입력핀에 상기 입력신호를 인가하지 않고 상기 모드 레지스터의 출력신호에 응답하여 상기 입력버퍼의 출력을 결정하여 상기 메모리블락으로 출력하는 단계로 이루어지는 것을 특징으로 한다.
이하 본 발명에 따른 반도체 메모리장치 및 입력버퍼의 구성 및 동작과 입력버퍼 제어방법을 첨부도면을 참조하여 상세히 설명하겠다.
도 2는 본 발명에 따른 반도체 메모리장치의 블락도로서, 이는 본 발명에 따른 입력버퍼 제어방법을 수행한다.
도 2를 참조하면, 상기 본 발명에 따른 반도체 메모리장치는, 메모리 블락(21), 모드 레지스터(23), 및 입력버퍼(25)를 구비한다.
상기 메모리 블락(21)은 복수개의 메모리셀 어레이와 주변회로를 포함한다. 상기 모드 레지스터(23)은 상기 메모리블락(21)의 여러 가지 동작모드들을 제어하기 위한 데이터를 저장한다. 상기 모드 레지스터(23)은 MRS(Mode Register Set) 싸이클, 즉 동일한 클락 싸이클에서 상기 반도체 메모리장치의 (Chip Select) 핀, (Row Address Strobe) 핀, (Column Address Strobe) 핀, (Write Enable) 핀에 모두 논리 “로우” 가 인가되고 어드레스 핀들에 어드레스가 인가될 때 셋팅되어 출력신호(MRS1)를 발생한다.
특히 상기 입력버퍼(25)는, 상기 반도체 메모리장치의 정상모드, 즉 기입 및 독출동작시에는는 입력핀(IN)을 통해 입력되는 입력신호를 버퍼링하여 상기 메모리블락(21)로 출력하고, 상기 반도체 메모리장치의 테스트모드시에는 상기 모드 레지스터(23)의 출력신호(MRS1)에 응답하여 출력신호(IIN)의 상태가 제어된다. 다시말해, 테스트모드시에는 테스트 장비의 핀 드라이버에 의해 상기 입력핀(IN)에 입력신호를 인가하지 않더라도, 상기 입력버퍼(25)가 상기 모드 레지스터(23)의 출력신호(MRS1)에 응답하여 입력신호와 동일한 효과를 갖는 신호(IIN)을 발생시킨다.
따라서 상기 본 발명에 따른 반도체 메모리장치는 테스트시 테스트 장비의 핀 드라이버에 의해 입력핀(IN)에 입력신호를 인가하지 않더라도 내부적으로 입력신호와 동일한 효과를 갖는 신호(IIN)을 발생시킬 수 있으므로, 테스트시 하나의 칩에서 필요한 테스트 장비의 핀 드라이버의 수가 감소된다.
도 3은 도 2에 도시된 입력버퍼의 바람직한 제1실시예의 회로도이다. 이는 반도체 메모리장치의 클락 인에이블(CKE) 핀에 접속되는 클락 입력버퍼의 경우를 나타낸다.
도 3를 참조하면, 상기 입력버퍼는 버퍼수단(20)과 제어수단(30)을 구비한다.
상기 버퍼수단(20)은 상기 반도체 메모리장치의 정상모드시에 입력핀(IN)을 통해 입력되는 입력신호를 버퍼링하여 출력신호(IIN)을 도 2에 도시된 메모리블락(21)로 출력한다. 상기 제어수단(30)은 상기 버퍼수단(20)에 접속되고, 상기 반도체 메모리장치의 테스트모드시에 도 2에 도시된 모드 레지스터(23)의 출력신호(MRS1)에 응답하여 상기 버퍼수단(20)의 출력신호(IIN)의 상태를 제어한다.
여기에서 상기 버퍼수단(20)은, 제어신호(PBPUB)에 응답하여, 상기 입력핀(IN)을 통해 입력되는 입력신호와 기준전압(VREF)를 입력으로하여 그 차이를 증폭하는 차동증폭기(21), 드레인이 상기 차동증폭기(21)의 출력단에 접속되고 게이트가 상기 모드 레지스터의 출력신호(MRS1)에 접속되는 제1엔모스 트랜지스터(N24), 드레인이 상기 제1엔모스 트랜지스터(N24)의 소오스에 접속되고 게이트가 상기 제어신호(PBPUB)에 접속되며 소오스가 접지(VSS)에 접속되는 제2엔모스 트랜지스터(N23), 및 상기 차동증폭기(21)의 출력단의 신호를 반전시켜 출력신호(IIN)을 출력하는 인버터(I21)로 구성된다. 상기 차동증폭기(21)은 일반적인 차동증폭기로서 3개의 피모스 트랜지스터들(P21,P22,P23)과 2개의 엔모스 트랜지스터들(N21,N22)로 구성된다.
상기 제어수단(30)은, 소오스가 전원전압(VDD)에 접속되고 게이트가 상기 모드 레지스터의 출력신호(MRS1)에 접속되며 드레인이 상기 버퍼수단(20)의 차동증폭기(21)의 출력단에 접속되는 피모스 트랜지스터(P24)로 구성된다.
좀더 설명하면, 상기 반도체 메모리장치의 정상모드시에는 상기 모드 레지스터의 출력신호(MRS1)가 논리“하이”가 되어 상기 제어수단(30)의 피모스 트랜지스터(P24)가 턴오프되고 상기 버퍼수단(20)의 제1엔모스 트랜지스터(N24)가 턴온된다. 이에 따라 상기 버퍼수단(20)은, 상기 제어신호(PBPUB)에 응답하여, 상기 입력핀(IN)을 통해 입력되는 입력신호를 버퍼링하여 출력신호(IIN)을 도 2에 도시된 메모리블락(21)로 출력하게 된다.
또한 상기 반도체 메모리장치의 테스트모드시에는 상기 모드 레지스터의 출력신호(MRS1)가 논리“로우”가 되어 상기 제어수단(30)의 피모스 트랜지스터(P24)가 턴온되고 상기 버퍼수단(20)의 제1엔모스 트랜지스터(N24)가 턴오프된다. 이에 따라 상기 버퍼수단(20)의 차동증폭기(21)의 출력단이 상기 입력핀(IN)을 통해 입력되는 입력신호에 무관하게 논리“하이”가 되고, 출력신호(IIN)이 논리“로우”가 된다. 즉 테스트모드시에는 테스트 장비의 핀 드라이버에 의해 상기 입력핀(IN)에 논리“로우”의 입력신호를 인가하지 않더라도, 상기 모드 레지스터의 출력신호(MRS1)에 응답하여 입력신호와 동일한 효과를 갖는 논리“로우”의 신호(IIN)이 발생되어 도 2에 도시된 메모리블락(21)로 출력된다.
도 4는 도 2에 도시된 입력버퍼의 바람직한 제2실시예의 회로도이다. 이는 반도체 메모리장치의 클락 인에이블(CKE) 핀에 접속되는 클락 입력버퍼의 경우를 나타낸다.
도 4를 참조하면, 상기 입력버퍼는 버퍼수단(40)과 제어수단(50)을 구비한다.
상기 버퍼수단(40)은 상기 반도체 메모리장치의 정상모드시에 입력핀(IN)을 통해 입력되는 입력신호를 버퍼링하여 출력한다. 상기 제어수단(50)은 상기 버퍼수단(40)에 접속되고, 상기 반도체 메모리장치의 테스트모드시에 도 2에 도시된 모드 레지스터(23)의 출력신호(MRS2)에 응답하여 상기 버퍼수단(40)의 출력신호의 상태를 제어한다.
여기에서 상기 버퍼수단(40)은, 제어신호(PBPUB)에 응답하여, 상기 입력핀(IN)을 통해 입력되는 입력신호와 기준전압(VREF)를 입력으로하여 그 차이를 증폭하는 차동증폭기(41)과, 드레인이 상기 차동증폭기(41)의 출력단에 접속되고 게이트가 상기 제어신호(PBPUB)에 접속되며 소오스가 접지(VSS)에 접속되는 엔모스 트랜지스터(N33)으로 구성된다. 상기 차동증폭기(41)은 일반적인 차동증폭기로서 3개의 피모스 트랜지스터들(P31,P32,P33)과 2개의 엔모스 트랜지스터들(N31,N32)로 구성된다.
상기 제어수단(50)은, 상기 버퍼수단(40)의 출력신호와 상기 모드 레지스터의 출력신호(MRS2)를 입력으로 하여 논리합하고 그 결과를 반전시켜 출력신호(IIN)을 도 2에 도시된 메모리블락(21)로 출력하는 반전 논리합수단(NR51)로 구성된다.
좀더 설명하면, 상기 반도체 메모리장치의 정상모드시에는 상기 모드 레지스터의 출력신호(MRS2)가 논리“로우”가 되고, 이에 따라 상기 버퍼수단(40)이 상기 제어신호(PBPUB)에 응답하여 상기 입력핀(IN)을 통해 입력되는 입력신호를 반전 버퍼링하여 출력하고 상기 제어수단(50)이 그 결과를 반전시켜 출력신호(IIN)로서 출력한다.
또한 상기 반도체 메모리장치의 테스트모드시에는 상기 모드 레지스터의 출력신호(MRS2)가 논리“하이”가 되어, 상기 제어수단(50)의 출력신호(IIN)은 상기 입력핀(IN)을 통해 입력되는 입력신호에 무관하게 논리“로우”가 된다. 즉 테스트모드시에는 테스트 장비의 핀 드라이버에 의해 상기 입력핀(IN)에 논리“로우”의 입력신호를 인가하지 않더라도, 상기 모드 레지스터의 출력신호(MRS2)에 응답하여 입력신호와 동일한 효과를 갖는 논리“로우”의 신호(IIN)이 발생되어 도 2에 도시된 메모리블락(21)로 출력된다.
참고로 상술한 도 3 및 도 4에 도시된 입력버퍼가 상기 반도체 메모리장치의 클락 인에이블(CKE) 핀에 접속되는 클락 입력버퍼로 사용될 경우, 테스트모드에서 상기 입력버퍼의 출력신호(IIN)이 논리“로우”가 되면 상기 반도체 메모리장치는 파우워 다운 모드(Power Down Mode)로 진입하게 된다.
결론적으로 본 발명에 따른 입력버퍼를 구비하는 반도체 메모리장치는, 테스트시 테스트 장비의 핀 드라이버에 의해 상기 입력버퍼에 연결된 입력핀에 입력신호를 인가하지 않더라도, 상기 입력버퍼가 MRS 싸이클에서 발생되는 모드 레지스터의 출력신호에 응답하여 내부적으로 입력신호와 동일한 효과를 갖는 신호를 발생시킨다. 따라서 상기 본 발명에 따른 입력버퍼를 구비하는 반도체 메모리장치를 테스트할 때, 상기 입력버퍼에 연결된 입력핀에 입력신호를 인가할 필요가 없으므로 하나의 칩에서 필요한 테스트 장비의 핀 드라이버의 수가 감소된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 입력버퍼를 구비하는 반도체 메모리장치는, 하나의 칩에서 필요한 테스트 장비의 핀 드라이버의 수를 감소시키며, 이에 따라 한번에 테스트할 수 있는 칩의 수를 증가시켜 생산성을 향상시키는 장점이 있다.
도 1은 종래의 반도체 메모리장치의 입력버퍼의 회로도
도 2는 본 발명에 따른 반도체 메모리장치의 블락도
도 3은 도 2에 도시된 입력버퍼의 바람직한 제1실시예의 회로도
도 4는 도 2에 도시된 입력버퍼의 바람직한 제2실시예의 회로도

Claims (10)

  1. 메모리셀 어레이와 주변회로를 포함하는 메모리 블락(21);
    상기 메모리블락의 여러 가지 동작모드들을 제어하기 위한 데이터를 저장하는 모드 레지스터(23); 및
    정상모드시에는 입력핀을 통해 입력되는 입력신호를 버퍼링하여 상기 메모리블락으로 출력하고 테스트모드시에는 상기 입력핀에 입력신호를 인가하지 않더라도상기 모드 레지스터의 출력신호에 응답하여 출력상태가 제어되는 입력버퍼(25)를 구비하고,
    상기 입력버퍼(25)는,
    상기 정상모드시에 상기 입력핀을 통해 입력되는 입력신호를 버퍼링하여 상기 메모리블락으로 출력하는 버퍼수단(20 또는 40); 및
    상기 버퍼수단에 접속되고, 상기 테스트모드시에 상기 버퍼수단의 입력핀에 입력신호를 인가하지 않더라도 상기 모드 레지스터의 출력신호에 응당하여 상기 버퍼수단의 출력상태를 제어하는 제어수단(30 또는 50)을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 버퍼수단(20)은,
    제어신호에 응답하여, 상기 입력신호와 기준전압을 입력으로하여 그 차이를 증폭하는 차동증폭기(21);
    드레인이 상기 차동증폭기의 출력단에 접속되고 게이트가 상기 모드 레지스터의 출력신호에 접속되는 제1엔모스 트랜지스터(N24);
    드레인이 상기 제1엔모스 트랜지스터의 소오스에 접속되고 게이트가 상기 제어신호에 접속되며 소오스가 접지에 접속되는 제2엔모스 트랜지스터(N23); 및
    상기 차동증폭기의 출력단의 신호를 반전시켜 상기 메모리블락으로 출력하는 인버터(I21)를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제어수단(30)은,
    소오스가 전원전압에 접속되고 게이트가 상기 모드 레지스터의 출력신호에 접속되며 드레인이 상기 버퍼수단에 접속되는 피모스 트랜지스터(P24)를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 버퍼수단은(40은),
    제어신호에 응답하여, 상기 입력신호와 기준전압을 입력으로하여 그 차이를 증폭하는 차동증폭기(41);
    드레인이 상기 차동증폭기의 출력단에 접속되고 게이트가 상기 제어신호에 접속되며 소오스가 접지에 접속되는 엔모스 트랜지스터(N33)를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 제어수단(50)은,
    상기 버퍼수단의 출력신호와 상기 모드 레지스터의 출력신호를 입력으로 하여 논리합하고 그 결과를 반전시키는 반전 논리합수단(NR51)을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 메모리셀 어레이와 주변회로를 포함하는 메모리 블락 및 상기 메모리블락의 여러 가지 동작모드들을 제어하기 위한 데이터를 저장하는 모드 레지스터를 구비하는 반도체 메모리장치의 입력버퍼에 있어서,
    상기 반도체 메모리장치의 정상모드시에 입력핀을 통해 입력되는 입력신호를 버퍼링하여 상기 메모리 블락으로 출력하는 버퍼수단(20 또는 40); 및
    상기 버퍼수단에 접속되고, 상기 반도체 메모리장치의 테스트모드시에는 상기 버퍼순단의 입력핀에 입력신호를 인가하지 않더라도 상기 모드 레지스터의 출력신호에 응답하여 상기 버퍼수단의 출력상태를 제어하는 제어수단(30 또는 50)을 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  7. 제6항에 있어서, 상기 버퍼수단(20)은,
    제어신호에 응답하여, 상기 입력신호와 기준전압을 입력으로하여 그 차이를 증폭하는 차동증폭기(21);
    드레인이 상기 차동증폭기의 출력단에 접속되고 게이트가 상기 내부신호에 접속되는 제1엔모스 트랜지스터(N24);
    드레인이 상기 제1엔모스 트랜지스터의 소오스에 접속되고 게이트가 상기 제어신호에 접속되며 소오스가 접지에 접속되는 제2엔모스 트랜지스터(N23); 및
    상기 차동증폭기의 출력단의 신호를 반전시켜 상기 버퍼수단의 출력신호로서 출력하는 인버터(I21)를 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  8. 제6항에 있어서, 상기 제어수단(30)은,
    소오스가 전원전압에 접속되고 게이트가 상기 내부신호에 접속되며 드레인이 상기 버퍼수단에 접속되는 피모스 트랜지스터(P24)를 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  9. 제6항에 있어서, 상기 버퍼수단(40)은,
    제어신호에 응답하여, 상기 입력신호와 기준전압을 입력으로하여 그 차이를 증폭하는 차동증폭기(41);
    드레인이 상기 차동증폭기의 출력단에 접속되고 게이트가 상기 제어신호에 접속되며 소오스가 접지에 접속되는 엔모스 트랜지스터(N33)를 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
  10. 제6항에 있어서, 상기 제어수단(50)은,
    상기 버퍼수단의 출력신호와 상기 내부신호를 입력으로 하여 논리합하고 그 결과를 반전시키는 반전 논리합수단(NR51)을 구비하는 것을 특징으로 하는 반도체 메모리장치의 입력버퍼.
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