KR950001127B1 - 반도체 기억장치 - Google Patents

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KR950001127B1
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시게오 오시마
타츠오 이카와
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가부시기가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시기기아샤
다케다이 마사다카
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Abstract

내용없음.

Description

반도체 기억장치
제1도는 본 발명의 일실시예에 의한 반도체 기억장치의 구성을 나타낸 회로도.
제2도는 동 장치에 있어서의 시험논리 제어회로의 구성을 나타낸 회로도.
제3도는 동 장치에 있어서의신호가 장치외부에 입력되는 경로를 나타낸 회로도.
제4도는 JEDEC에 의해 규정된 동작진리치의 조합을 나타낸 설명도.
제5도는 본 발명의 일실시예에 의한 반도체 기억장치를 적용할 수 있는 멀티포트ㆍ메모리의 개략 구성을 나타낸 블럭도.
제6도는 종래의 멀티포트ㆍ메모리에 있어서 SAM 포트측의 구성요소를 나타낸 블럭도.
* 도면의 주요부분에 대한 부호의 설명
11 : 데이타 전송 제어회로 12 : 시험논리 제어회로
13 : AND 회로 21 : 동작역치 조절수단
22 : 인버터 30 : 반도체 칩
31 : 패키지 32 : 리드
33 : 전극 34 : 본딩와이어
51 : SAM 포트데이타 레지스터 52 : 데이타 전송게이트
53 : RAM 포트셀 어레이 T1, T3 : N 채널 트랜지스터
T2, T4 : P 채널 트랜지스터
본 발명은 반도체 기억장치에 관한 것으로, 특히 랜덤액세스 메모리(RAM)포트와 시리얼 액세스 메모리(SAM)포트를 가진 멀티포트메모리에 관한 것이다.
종래의 멀티포트 메모리의 주요부의 구성이 제5도에 도시되어 있다. 매트릭스형상으로 다이나믹형 메모리셀이 배열된 RAM 포트셀 어레이(53)와 열방향으로 배열되어, RAM 포트셀 어레이(53)의 각 행선에 접속된 시리얼 데이타 레지스터로 이루어진 SAM 포트 데이타 레지스터(51)와, 데이타 전송 제어신호 TRG가 부여되어, RAM 포트 셀레이(53)가 SAM포트데이타 레지스터(51)와의 사이의 데이타 전송을 하는 데이타전송 게이트(52)가 설치되어 있다.
이와같은 RAM포트와 SAM포트를 같은 칩상에 구비한 멀티포트 메모리에 의하면, SAM포트로부터의 고속데이타 액세스와, 이 액세스와 비동기로 행해지는 CPU에서 RAM포트에의 액세스가 가능해지기 때문에 화상메모리등에의 폭넓은 응용이 기대되고 있다.
한편, 멀티포트메모리는 범용다이나믹 메모리의 모든 기능뿐만 아니라, 많은 특수기능도 구비하고 있기 때문에, 제품의 평가 및 불량해석은 매우 복잡하고 다기에 걸쳐 있으며, 제품화를 지연시키는 커다란 요인으로서 문제로 되어 있다.
그리고 멀티포트메모리에 발생하는 동작 불량중에서 특히 중요하고 복잡한 것은 RAM포트와 SAM포트와의 사이의 데이타전송에 관한 것이다. 그중에서도 RAM포트에서 SAM포트에 데이타를 전송시키는 리드전송 모드에서는 SAM포트의 동작모드를 기록사이클모드(시리얼 입력)에서 독출하여 사이클모드(시리얼 출력)로 전환하는 동시에, RAM포트의 임의의 1행분의 메모리셀의 데이타를 SAM포트의 데이타 레지스터에 전송시키고, 이 데이타를 시리얼로 독출할때의 선두어드레스(일반적으로 Tap어드레스라고 함)를 RAM포트에서 끌어들일 필요가 다. 이와같은 동작이 연속해서 행해지기 때문에, 어느 동작에 불량이 있는지를 밝혀내는 해석은 복합한 것으로 된다.
종래의 장치에 있어서의 SAM포트의 동작에 대해 제6도를 사용하여 설명한다. SAM포트데이타 레지스터(51)의 각 시리얼 데이타 레지스터 데이타선 쌍 SDQn및에 각기 접속되며, 이 데이타선쌍 SDQn및은 시리얼 입력버퍼(62)에 접속되어 있다. 시리얼 입력버퍼(62)에는 시리얼 입출력단자 SIOn이 설치되고, 또한 이 시리얼 입력버퍼(62)에는 시리얼 클록 SC와 시리얼 인에이블 신호가 입력되는 시리얼 입력 제어회로(61)가 접속되어 있다.
시리얼 인에이블 신호가 시리얼 입력 제어회로(61)에 입력되면, 시리얼 입력버퍼(62)가 동작상태로되어, 시리얼 클록 SC의 타이밍에 의거하여 시리얼 데이타가 시리얼 입출력단자 SIOn에서 입력되거나 또는 외부로 출력된다.
여기서, SAM포트의 데이타를 외부로 독출하는 경우에는 먼저 SAM포트의 동작모드를 기록사이클 모드에서 독출하여 사이클 모드로 전환하지 않으면 않된다. 그러나 이 전환에는 RAM포트에서 SAM포트에의 데이타 전송을 수반하여, 이 동작이 행해져서 전환이 완료된다. 따라서 동작모드가 전환되기 전의 현단계에서 SAM포트에 격납되어 있는 데이타를 외부에 독출할 수는 없으며, 모드의 전환이 행해지기 전에 데이타 레지스터(51)에 격납되어 있던 데이타는 이 데이타 전송에 의해 파괴된다. 이 때문에 RAM포트 설어레이(53)에 격납되어 있던 데이타를 일단 SAM포트 데이타 레지스터(51)에 전송하고, 이 전송된 데이타를 독출하게 되고, 독출된 데이타에 잘못이 있었을 경우에도 데이타의 전송에 문제가 있었는지 또는 전송된 데이타를 외부에 독출할때에 문제가 있었는지의 여부를 분리해서 해석하는 것은 매우 곤란하다.
이처럼 종래의 멀티포트 메모리는 리드 전송 모드에 있어서의 동작 불량의 해석이 곤란하며, 불량위치의 고정에 시간을 요하거나 또는 간과하거나 하여 제품화를 위한 파인의 턴어라운드 타임(TAT)을 현저하게 악화시켰다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서, 동작불량의 원인위치를 신속하고 동정하고, 효율 좋게 해석할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명은 매트릭스형상으로 메모리 셀이 배열된 랜덤액세스 메모리포트와, 이 랜덤액세스 메모리포트의 열방향으로 시리얼 데이타 레지스터가 배열된 시리얼 액세스 메모리 포트를 동일 반도체칩상에 구비한 반도체 기억장치이며, 시리얼 액세스 메모리 포트에 격납되어 있는 데이타를 외부에 독출할때 랜덤 액세스 메모리 포트와 시리얼 액세스 메모리 포트와의 사이에 설치된 데이타 전송 게이트에 시험신호를 부여하여 게이트를 닫게 하는 시험 신호발생수단을 다시 구비하고, 랜덤액세스 메모리포트에서 시리얼 액세스메모리 포트에의 데이타 전송을 수반하지 않고 시리얼 액세스 메모리 포트에 격납되어 있는 외부에 독출시키도록 한 것을 특징으로 한다.
또, 반도체칩상에 설치되어 시험신호 발생수단에 접속된 전극과, 이 전극에 접속된 리드를 다시 구비하고 외부에 리드에 소정의 전위가 공급되면 시험신호 발생수단이 시험신호를 발생시키는 것이라도 좋다.
또한 시험신호 발생수단에 시험신호를 발생시키는 타이밍이 반도체기억장치의 동작모드를 규정하는 복수의 신호레벨의 조합중 통상의 동작모드가 정의되어 있는 것 이외의 조합에 의해 규정되는 것이라도 좋다.
시리얼 액세스 메모리 포트에 격납되어 있는 데이타를 외부에 독출할때 시험신호 발생수단에 의해 시험신호가 전송게이트에 주어져서 게이트가 닫히고, 랜덤 액세스 메모리 포트에서 시리얼 액세스 메모리 포트에의 데이타 전송은 행해지지 않는다. 이것에 의해 외부에 독출된 데이타에 잘못이 있었을 경우에는 시리얼 액세스 메모리 포트의 데이타를 독출할때, 오동작이 생긴 것이 특정되어 랜덤 액세스 메모리 포트에서 시리얼 액세스 메모리 포트에의 데이타 전송에 있어서의 오동작과 구별할 수 있다.
여기서 시험신호 발생수단이 시험번호를 발생시키는 타이밍은 외부에 리드에 소정의 전위가 공급되고, 이 리드에 접속된 전극에서 시험신호 발생수단에 신호가 주어지는 것에 의해 규정되어도 좋으며, 또는 동작모드를 규정하는 복수의 신호레벨의 조합중 통상의 동작모드가 정의되어 있지 않은 조합을 사용하여 규정되어도 좋다.
다음에 본 발명의 일실시예에 대해 도면을 참조하여 설명한다. 제1도는 본 실시예에 의한 반도체 기억장치의 구성을 나타낸 회로도이다. 데이타 전송 제어회로서, 로어드레스 스트로브()신호, 컬럼 어드레스 스트리로브 ()신호, 라이트인에이블 ()신호 및 데이타전송()신호가 각기 데이타 전송 제어회로(11)에 입력된다. 종래의 장치에서는 이들 신호가 소정의 조합일 경우에 직접 데이타 전송 제어회로(11)에서 데이타 전송 제어신호 TRG가 출력되었다.
이것에 대해 본 실시예에서는 시험논리 제어회로(12) 및 AND회로(13)가 다시 설치된다. 이 시험논리 제어회로(12)에는 외부에서 시험시에 하이레벨로 되는신호가 입력되고, 반전된 시험(STEST)신호가 출력된다. 이 STEST신호와 데이타 전송 제어회로(11)에서 출력되는 데이타 전송제어(TRG') 신호가 AND회로(13)에 입력된다. 이 앤드회로(13)에서 데이타 전송제어(TRG) 신호가 출력되고, 제5도에 도시된 데이타 전송 게이트(52)에 입력된다.
이 시험 논리 제어회로(12)의 구체적인 회로 구성예를 제2도에 나타낸다. P채널 트랜지스터가 2단으로 접속된 동작역치 조절수단(21)에신호가 입력되고, 그 출력이 P채널 트랜지스터 T2와 N채널 트랜지스터 T3로 구성된 인버터의 입력단 N1에 주어진다. 입력단 N1에는 N채널 트랜지스터 T1의 드레인이 접속되어 있고, 시험중은 게이트에 로레벨의 신호가 주어져서 오프상태로 되어 있다. 그리고 P채널 트랜지스터 T2의 소스와 전원 단자와의 사이에는 저항으로서 P채널 트랜지스터 T4가 접속되어 있다.
인버터의 출력단 N2는 인버터가 2단 접속된 증폭기(22)에 접속되고, 그 출력단 N3에서 STEST신호가 출력된다. 이와같은 구성으로 이루어진 시험논리 제어회로(12)에 의해 하이레벨의신호가 반전되어, 로레벨의 STEST신호가 출력된다.
이 로레벨의 STEST신호는 AND회로(13)에 주어져서, 로레벨의 TRG신호가 출력되어 데이타 전송 게이트(52)에 주어져서, 게이트를 닫히게 한다. 이것에 의해 RAM포트에서 SAM포트에의 데이타 전송을 수반하지 않고, SAM포트에 격납되어 있는 데이타를 외부에 독출할 수 있다. 따라서 독출한 데이타에 잘못이 있었을 경우에는 SAM포트의 데이타를 독출하는 과정에서 오동작이 생긴것으로 되어, RAM포트에서 SAM포트에 데이타를 전송시킬때에 생기는 오동작과는 구별할 수 있고, 원인을 신속하게 동정할 수 있게 된다.
여기서신호는 장치외부에서 제3도에서 도시된 것과 같은 경로를 거쳐 입력된다. 반도체칩(30)의 내부에 시험용으로 준비한 전극(33)이 형성되고, 반도체칩(30)의 외부에 패키지(31)에 의해 유지된 리드(32)가 설치되어 있다. 이 리드(32)는 다른 전극과 접속되어 있지 않은 부접속핀이며, 전극(33)에 본딩와이어(34)에 의해 접속되어 있다. 시험을 할 때에는 리드(32)에 전원전압 Vcc이상의 전압을 공급함으로써 하이레벨의신호가 전극(33)를 거쳐 시험논리 제어회로(12)에 입력된다.
본 실시예에서는 시험중임을 나타내는 STEST신호를 장치 외부에서신호가 주어져서 발생시킨다. 그러나 이와같은 신호를 외부에서 공급하지 않더라도 종래부터 사용되고 있는 각 동작신호는 새로 조합하여 인정해도 된다. 제4도에 전자소자 기술연합 평의회(JEDEC)에 의해 국제적을 규정되어 있는 동작신호의 진리치표를 나타낸다. 도면중에서 이미 규정되어 있는 조합 이외인 1 또는 2를 선정하고, 이 조합이 성립했을 경우에 시험을 하는 것을 규정할 수도 있다.
또 본 실시예가 갖는 수단은 동작불량을 검사하는 단계에서 사용되는 것이기 때문에 제품으로서 출하하는 단계에서는 STEST신호가 하이레벨이 되지 않도록 해 둘 필요가 있다. 본 실시예에서는 제2도에 도시된 시험논리 제어회로에 있어서의 N채널의 트랜지스터 T1의 게이트에 전원전압 Vcc를 부여해 두고, 온 상태로 하는 것으로 STEST신호의 로레벨을 보증한다.
이상 설명한 바와같이 본 발명에 의한 RAM포트와 SAM포트간에 있어서의 동작불량을 시험할때, 시험신호 발생수단에 의해 시험신호가 전송게이트에 주어져서 게이트가 닫혀, RAM포트에서 SAM포트에의 데이타 전송을 수반함이 없이, SAM포트에 격납되어 있는 데이타를 외부 독출할 수 있기 때문에, 오동작의 원인의 특정이 용이하고 효율좋게 해석할 수 있고, TAT를 향상시켜 원가 저감을 달성할 수 있다.

Claims (3)

  1. 매트릭스 형상으로 메모리셀(53)이 배열된 랜덤 액세스 메모리포트와, 이 랜덤 액세스 메모리 포트의 열방향으로 시리얼 데이타 레지스터(51)가 배열된 시리얼 액세스 메모리 포트를 동일 반도체 칩상에 구비한 반도체 기억장치에 있어서, 상기 시리얼 액세스 메모리 포트에 격납되어 있는 데이타를 외부로 독출할때, 상기 랜덤 액세스 메모리 포트와 상기 시리얼 액세스 메모리 포트와의 사이에 설치된 데이타 전송게이트(52)에 시험번호를 부여하여 게이트를 닫게하는 시험신호 발생수단(12, 13)을 추가로 구비하고, 상기 랜덤액세스 메모리포트에서 상기 시리얼 액세스 메모리 포트에의 데이타 전송을 수반하지 않고 상기 시리얼 액세스 메모리포트에 격납되어 있는 데이타를 외부에 독출할 수 있게 한 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 반도체칩(30)상에 설치되어 상기 시험신호 발생수단에 접속된 전극(33)과, 이 전극에 접속된 리드(32)를 추가로 구비하고, 외부에서 상기 리드에 소정의 전위가 공급되면 상기 시험번호 발생수단 이상기 시험신호를 발생시키는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 시험신호 발생수단에 상기시험신호를 발생시키는 타이밍은, 상기 반도체 기억장치의 동작모드를 규정하는 복수의 신호의 레벨의 조합중 통상의 동작모드가 정의되어 있는 것 이외의 조합에 의해 규정되는 것을 특징으로 하는 반도체 기억장치.
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