KR960001783B1 - 반도체 기억 장치 - Google Patents

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아오이 죠이찌
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다께다이 마사다까
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Abstract

내용 없음.

Description

반도체 기억 장치
제1도는 본 발명의 한 실시예에 따른 반도체 기억 장치의 구성을 도시한 회로도.
제2도는 제1도에 도시된 장치에서의 모드 전환을 행하는 부분의 구성을 도시한 회로도.
제3도는 제1도에 도시된 장치에서의 모드 전환을 행하는 부분의 다른 구성을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 2 : 행 디코더
3 : 열 디코더 4 : 데이터 레지스터
5 : 데이터 전송 게이트 6 : 직렬 디코더
7 : 직렬 선택 게이트 8 : 열 선택 게이트
100 : 행 어드레스 버퍼 101 : 열 어드레스 버퍼
102 : 직렬 카운터 103 : 직렬 데이터 버퍼
104 : 직렬 데이터 출력 버퍼 105 : 데이터 버퍼
106 : 데이터 입력 버퍼 107 : 데이터 출력 버퍼
108 : 데이터 전송 제어 회로 109 : 제어 회로
200 : 입력 단자 201 : SAM 포트 출력 패드
202 : RAM 포트 출력 패드 203 : 테스트 모드 선택용 패드
500 : 직렬 데이터 선 501 : 직렬 어드레스 포인터 선
300 : 인버터
본 발명은 반도체 기억 장치에 관한 것으로, 특히 메모리 셀을 랜덤하게 액세스하는 RAM 포트와, 직렬로 액세스하는 SAM 포트를 구비한 다중 포트 구성의 반도체 기억 장치에 관한 것이다.
최근, 반도체 기억 장치는, 대용량화에 따라 주변 회로 일부의 기능을 내부에 포함시킨 다기능화가 행해지고 있다. 이에 따라, 일품종 다량 생산에서 다품종 소량 생산으로 이행(移行)되고 있다. 그러나, 인적 자원의 확대가 용이하지 않기 때문에, 개발 기간의 단축을 도모할 필요가 있다.
이 다기능화의 하나로서 개발된 것으로, 메모리 셀을 랜덤하게 액세스하는 RAM 포트와, 1행분의 데이터를 직렬로 액세스하는 SAM 포트를 구비한 다중 포트 구성의 반도체 기억 장치가 있다. 메모리 셀과는 별도로 직렬 액세스용으로 1행분의 데이터를 기억할 수 있는 레지스터와, 이 레지스터와 메모리 셀 간에 데이터를 전송하는 수단을 구비하고 있다.
통상적으로, RAM 포트와 SAM 포트는 비동기로 동작한다. 그리고, 레지스터와 메모리 셀 간의 데이터 전송은, SAM 포트의 동작을 정지하고 데이터 전송 수단을 이용하여 행하고 있다. 이 데이터 전송 사이클에서는 행 어드레스 신호를 수신한 타이밍을 이용하여, SAM 포트의 독출 또는 기입을 행하는 때의 선두 어드레스인 어드레스 포인터를 얻고 있다.
그러나, SAM 포트에서는 장치 내부의 직렬 카운터에 의해 레지스터를 선택하고 있다. 이 때문에, SAM 포트로부터 출력된 데이터에 오류가 있었던 경우, 선두 어드레스 포인터를 얻는데에 오류가 있었던 것인지 또는 데이터 자체에 오류가 있었던 것인지를 구별하는 것은 곤란하였다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, SAM 포트로부터 독출된 데이터에 오류가 있었던 경우에 그 원인을 용이하고 확실하게 밝혀낼 수 있는 검사 기능을 갖고 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 기억 장치는 메모리 셀이 메트릭스 형태로 배열된 메모리 셀 어레이를 랜덤하게 액세스하는, RAM 포트와, 메모리 셀 어레이 중 1행의 데이터를 직렬로 액세스하는 SAM 포트를 구비한 다중 포트 구성의 장치에 있어서, 외부에서 모드 전환 신호를 공급받아서 SAM 포트를 통상의 데이터 출력 모드에서 테스트 모드로 전환하는 모드 전환 수단과, 모드 전환 수단에 의해 테스트 모드로 전화되면 SAM 포트의 어드레스 포인터를 출력하는 어드레스 포인터 출력 수단을 구비한 것을 특징으로 한다.
본 발명에서 어드레스 포인터 출력 수단은 출력 버퍼 회로를 갖고 있고, 이 출력 버퍼 회로는 SAM 포트의 데이터를 출력하는 출력 버퍼 회로와 동일해도 좋다.
또한 출력 버퍼 회로가 동일한 경우에 있어서, SAM 포트의 비트 구성이 상기 어드레스 포인터의 비트수 보다도 적은 경우에는 어드레스 포인터를 적어도 2개로 분할하여 각각의 논리합을 취하는 수단과, 이 논리합을 어드레스 포인터 출력 수단에 공급하여 출력시키는 수단을 더 포함함으로써 어드레스 포인터를 출력할 수 있다.
모드 전환 수단에 모드 전환 신호가 공급되면 테스트 모드로 전환하여, SAM 포트의 어드레스 포인터가 어드레스 포인터 출력 수단에서 출력된다. 따라서, SAM 포트로부터 출력된 데이터에 오류가 있었던 경우, 어드레스 포인터를 얻는 데에 오류가 있었던 것인지 또는 데이터 자체에 오류가 있었던 것인지의 오류의 원인을 용이하게 구별할 수 있다.
어드레스 포인터 출력 수단이 갖는 출력 버퍼 회로가 SAM 포트인 데이터를 출력하는 출력 버퍼 회로와 동일한 경우에는 양자를 겸용함으로써 장치가 소형화된다.
출력 버퍼 회로가 겸용되어 있고, 또 SAM 포트의 비트 구성이 어드레스 포인터의 비트 수 보다도 적은 경우에는 어드레스 포인터를 그대로 유지한 상태로 직접 출력하기에는 출력단의 비트수가 부족하지만, 어드레스 포인터를 적어도 2개로 분할하여 각각의 논리합을 취하고, 이 논리합을 출력시킴으로써 간접적으로 어드레스 포인터의 출력이 가능해진다.
이하 본 발명의 한 실시예에 대해 도면을 참조하여 설명한다. 제1도는 본 실시예에 따른 반도체 기억 장치의 구성을 도시한 도면이다. RAM 포트로서, M행 X N열 X L비트로 메모리 셀이 배열된 메모리 셀어레이(1)이 설치되어 있다.
이 메모리 셀을 랜덤하게 액세스하는 수단으로서, 행 디코더(2)와 열 디코더(3)을 갖고 있다. 이 수단을 사용하여 랜덤 액세스는 다음과 같이 행해진다.
도시되지 않은 중앙처리 장치(CPU)가 행 어드레스 신호와 열 어드레스 신호를 출력한다. 행 어드레스 신호가 행 어드레스 버퍼(100)에서 증폭되고 행 디코더(2)에서 해독되어 특정의 행선이 선택된다. 열 어드레스 신호가 열 어드레스 버퍼(101)에 공급되어 증폭되고 열 디코더(3)에서 해독되어 열 선택 게이트(8)이 선택할 열의 게이트가 열린다. 이와 같이 해서 특정의 1행과 1열이 선택되어 한개의 메모리 셀이 선택된다.
랜덤하게 선택된 메모리 셀에 대해서, RAM 포트 출력에 패드(202)로부터 기입할 데이터가 입력되어 데이터 입력 버퍼(106)을 통해서 데이터 버퍼(105)에 공급된 후, 열 선택 게이트에 의해 선택된 열 선에서 메모리 셀로 전송되어 기입된다. 독출하는 때는 선택된 메모리 셀로부터 데이터가 데이터 버퍼(105)로 출력되어 데이터 버퍼(107)을 통해서 RAM 포트 출력 버퍼(202)에서 외부로 출력된다.
한편, 메모리 셀 어레이(1)의 각 열에 대응해서, N개의 X L비트의 데이터 데이터레지스터(4)와, 메모리 셀어레이(1)의 데이터를 레지스터(4)로 전송하는 데이터 전송 게이트(5)가 설치되고, 또 N개의 데이터를 직렬로 액세스하는 수단으로서 직렬 카운터(102), 직렬 디코더(6) 및 직렬 선택 게이트(7)이 구비되어 있다.
직렬 카운터(102)에는 전회의 데이터 전송 사이클 중에 열 어드레스 버퍼(101)에서의 출력이 공급되고, 어드레스 포인터가 미리 초기화되어 있다. 그리고, 외부에서 제어 회로(109)의 입력단자(200)에 입력된 직렬 제어 신호(SC)가 상승하면, 직렬 카운터(102)의 카운터 값에 1이 가산되어 어드레스 포인터가 1씩 증가 한다. 이 어드레스 포인터가 직렬 디코더(6)에 입력되어 해독되고 직렬 선택 게이트(7)에 출력된다. 그리고, 해독된 어드레스 포인터에 상당하는 데이터 레지스터와, 직렬 선택 게이트(7)내에서 횡방향으로 배선된 직렬 디지트 선이 접속된다. 어드레스 포인터는 직렬 카운터(102)에 의해 1씩 증가해 하고, 직렬 선택 게이트(7)에 의해 하위 비트의 데이터 레지스터와 직렬 디지트 선이 순차 접속되어 간다. 따라서, 데이터 레지스터(4)에 기억되어 있는 데이터가 직렬 선택 게이트(7)에서 직렬로 출력된다. 이 데이터는 직렬 데이터 버퍼(103)에 의해 증폭된 후, 직렬 데이터 출력 버퍼(104)를 통해서 SAM 포트 출력 패드(201)에서 외부로 독출된다. 또한 이 동작과 병행해서, 전회의 사이클에서 독출된 데이터가 직렬 데이터 출력 버퍼(104)에서 외부로 출력된다.
RAM 포트와 SAM 포트 사이의 데이터 전송은 데이터 전송 게이트(5)에 의해 행해진다. 데이터 전송 제어 회로(10)에서 전송 제어 신호를 공급받으면 데이터 전송 게이트(5)가 열리고, 메모리 셀 어레이(1)중 선택된 1행의 메모리 셀과 데이터 레지스터(4) 사이에서 데이터 전송이 행해진다. 여기에서 행의 선택은 상술한 바와 같이 행 어드레스 버퍼(100) 및 행 디코더(2)를 사용하여 행해진다.
그리고, 본 실시예에서는 어드레스 포인터를 외부로 출력할 수 있게 한 수단으로서, 테스트 모드 선택용 패드(203)과, 직렬 카운터(102)와 직렬 데이터 출력 버퍼(104)를 접속하는 직렬 어드레스 포인터 선(501)이 새롭게 설치된다. 따라서, SAM 포트로부터 출력된 데이터에 오류가 있었던 경우에 데이터 자체에 오류가 있었던 것인지 또는 어드레스 포인터를 얻는데에 오류가 있었던 것인지를 구별할 수 있다.
통상의 모드에서는, 직렬 데이터 출력 버퍼(104)에는 직렬 데이터 선(500)이 접속되어 있고, 전회의 사이클에서 데이터 레지스터(4)로부터 독출된 데이터가 출력된다. 테스트 모드 선택용 패드(203)에 전원 전위의 신호가 입력되면 테스트 모드로 전환된다. 테스트 모드로 되면, 직렬 데이터 출력 버퍼(104)에는 직렬 어드레스 포인터 선(501)이 접속되고 직렬 카운터(102)에서 어드레스 포인터가 출력되도록 전환된다.
이 테스터 모드 선택용 패드(203)에 입력되는 신호에 따라서, 직렬 데이터 출력 버퍼(104)에 대한 직렬 데이터 선(500)과 직렬 어드레스 포인터 선(501)의 접속이 전환되는 구성은 제2도와 같다.
직렬 데이터 선(500)에는 N 채널 MOS형 트랜지스터(301-308)의 드레인이 접속되고, 소오스는 직렬 데이터 출력 버퍼(321-328)에 접속된다. 각각의 게이트에는 인버터(300)을 통해서 테스트 모드 선택용 패드(203)이 접속된다. 직렬 어드레스 포이터 선(501)에는 N 채널 MOS형 트랜지스터(311-318)의 드레인이 접속되고, 게이트에는 테스트 모드 선택용 패드(203)이 접속되며, 소오스는 직렬 데이터 출력 버퍼(321-328)에 접속된다. 또한 직렬 데이터 출력 버퍼(321-328)에는 SAM 포트 출력 패드(331-328)이 설치된다.
통상의 모드에서는 테스트 모드 선택용 패드(203)에 로우 레벨의 신호가 입력되고 N 채널 MOS형 트랜지스터(311-318)의 게이트에 입력되기 때문에 오프되고, 직렬 어드레스 포인터 선(501)과 직렬 출력 버퍼(321-328)은 전기적으로 분리된다. 반대로 N 채널 MOS형 트랜지스터(301-308)의 게이트에는 인버터(300)에 의해 반전된 하이 레벨의 신호가 공급되어 도통되고, 직렬 데이터 선(500)과 직렬 데이터 출력 버퍼(321-328)이 접속된다. 따라서, SAM 포트 출력 패드(331-338)에서는 데이터 레지스터(4)에서 독출된 데이터가 출력된다.
테스트 모드로 되면, 테스트 모드 선택용 패드(203)에 전원 전위의 신호가 입력되기 때문에, N 채널 MOS형 트랜지스터(311-318)이 도통해서 직렬 어드레스 포인터 선(501)과 직렬 출력 버퍼(321-328)이 접속된다. N 채널 MOS형 트랜지스터(301-328)은 오프되고, 직렬 데이터 선(500)과 직렬 출력 버퍼(321-328)사이에 차단 상태로 된다. 이때문에, SAM 포트 출력 패드(331-338)에서는 어드레스 포인터가 출력된다.
제2도에 도시된 회로 구성은 어드레스 포인터의 비트 수가 SAM 포트의 비트 구성과 동일한 8비트의 경우에 상당한다. 따라서, 8개의 직렬 데이터 출력 버퍼(321-328)과 어드레스 포인터를 1대 1로 대응시켜서 직렬 출력할 수 있다.
그런데, 비트 구성 수 보다도 어드레스 포인터의 비트 수가 많은 경우에는 어드레스 포인터를 직접 직렬 데이터 출력 버퍼로부터 출력할 수가 없다. 이와 같은 경우에는, 예를 들어 데이터의 비트 구성 수가 4비트 이고 어드레스 포인터가 9비트라고 하면, 어드레스 포인터를 3비트씩 구분하여 각각의 논리를 취해 3개의 직렬 데이터 출력 버퍼로부터 출력되게 하면 좋다.
이때의 회로 구성을 제3도에 도시한다. 직렬 어드레스 포인터(501)에 3입력 AND 회로(401-403)의 입력 단자가 접속되고, 각각의 출력 단자가 N 채널 MOS형 트랜지스터(411-413)의 드레인에 접속된다. 여기에서, 직렬 데이터 출력 버퍼(431-434)의 수는 4개이기 때문에, N 채널 MOS 트랜지스터(414)가 추가된다. 이들 트랜지스터(411-414)의 게이트에는 테스트 모드 선택용 패드(203)이 접속되고, 소오스는 직렬 데이터 출력 버퍼(431-434)에 접속된다.
직렬 데이터 선(500)에는, N 채널 MOS 형 트랜지스터(421-424)의 드레인이 접속되고, 게이트에는 테스트 모드 선택 패드(203)이 인버터(452)를 통해서 접속되며, 소오스에는 직렬 데이터 출력 버퍼(431-434)가 접속된다. 직렬 데이터 출력 버퍼(431-434)의 출력측에는 SAM 포트 출력 패드(441-444)가 설치된다. 이 경우의 모드 전환동작은 다음과 같다. 통상의 모드에서는 테스트 모드 선택용 패드(203)에 로우 레벨의 신호가 공급되고, N 채널 트랜지스터(411-414)는 오프 상태로 있기 때문에, 직렬 어드레스 포인터 선(501)에서의 출력은 차단된다. N 채널 MOS형 트랜지스터(421-424)는 인버터에 의해 반전된 하이 레벨의 신호가 게이트에 입력되어 도통되기 때문에, 직렬 데이터 선(500)과 직렬 데이터 출력 버퍼(431-434)가 접속되고 데이터 레지스터(4)에서의 데이터가 SAM 포트 출력 패드(441-444)에서 출력된다.
테스트 모드에서는 테스트 모드 선택용 패드(203)에 전원 전위의 신호가 입력되어, N 채널 MOS형 트랜지스터(411-414)는 도통된다. 직렬 어드레스 포인터 선(501)에서의 9비트 어드레스 포인터는 각각 AND 회로(401-403)의 입력단자에 공급되고, 3비트씩의 논리가 N 채널 MOS 트랜지스터(411-413)을 통해서 직렬 데이터 출력 버퍼(431-433)에 입력된다. 또한, N 채널 MOS형 트랜지스터(414)는 전원 전위(Vcc)가 드레인에 공급되기 때문에, 하이 레벨의 출력이 직렬 데이터 출력 버퍼(434)에 공급된다. 한편, N 채널 MOS형 트랜지스터(421-424)에는 인버터(452)에서 반전된 로우 레벨의 신호가 게이트에 입력되어 오프되고, 직렬 데이터 출력 버퍼(434)는 차단 상태로 된다.
이와 같이해서 직렬 카운터가 3비트 마다의 논리로서 외부로 출력되기 때문에, 어드레스 포인터를 간접적으로 감시할 수 있다.
상술한 바와 같이, 테스트 모드에 있어서 어드레스 포인터가 장치 외부로 출력되도록 했기 때문에, SAM 포트로부터 출력된 데이터에 오류가 있었던 경우에 그 원인이 어드레스 포인터를 얻는 데에 있는 것인지 또는 데이터 자체에 있는 것인지를 용이하게 밝혀낼 수 있다.
상술한 실시예는 한 예이고, 본 발명을 한정하는 것은 아니다. 예를 들면, 실시예에서는 어드레스 포인터를 데이터 레지스터에서의 데이터와 마찬가지로 직렬 데이터 출력 버퍼로부터 출력하고 있지만, 전용의 출력 버퍼를 설치하여 출력해도 좋다. 또한, 테스트 모드로의 전환은 전용 전환 제어 신호를 사용하여 행해도 좋지만, 통상 사용되는 제어 신호의 논리합 중의 한개를 취해서 행해도 좋다.
본원 청구 범위의 각 구성 요건에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로서 병기한 것이 아니다.
상술한 바와 같이 본 발명의 반도체 기억 장치에 따르면, 외부에서 모드 전환 신호를 공급 받아서 테스트 모드로 전환되면 SAM 포트의 어드레스 포인터가 외부로 출력되도록 했기 때문에, SAM 포트로부터 출력된 데이터에 오류가 있었던 경우에, 어드레스 포인터를 얻는 데에 오류가 있었던 것인지 또는 데이터 자체에 오류가 있었던 것인지를 용이하게 판별할 수 있고, 동작 불량의 원인을 신속히 밝혀낼 수 있다.

Claims (3)

  1. 메모리 셀이 매트릭스 형태로 배열된 메모리 셀 어레이(1)을 랜덤하게 액세스하는 RAM 포트 및 상기 메모리 셀 어레이 중 1행의 데이터를 직렬로 액세스하는 SAM 포트를 구비한 다중 포트 구성의 반도체 기억 장치에 있어서, 외부에서 모드 전환 신호를 공급 받아서 상기 SAM 포트를 통상의 데이터 출력 모드에서 테스트 모드로 전환하는 모드 전환 수단(203) 및 상기 모드 전환 수단에 의해 테스트 모드로 전환되면 상기 SAM 포트의 어드레스 포인터를 출력하는 어드레스 포인터 출력 수단(501, 104, 201)을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 어드레스 포인터 출력 수단은 출력 버퍼 회로(104)를 갖고 있고, 상기 출력 버퍼 회로는 상기 SAM 포트의 데이터를 출력하는 출력 버퍼 회로와 동일한 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 SAM 포트의 비트 구성이 상기 어드레스 포인터의 비트 수 보다도 적은 경우에 상기 어드레스 포인터를 적어도 2개로 분할하여 각각을 입력으로 하는 논리 회로(401-403)을 구비하고, 상기 논리 회로의 출력을 상기 어드레스 포인터 출력 수단에 공급하여 출력하는 것을 특징으로 하는 반도체 기억 장치.
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