JPH06333384A

JPH06333384A - 半導体記憶装置

Info

Publication number: JPH06333384A
Application number: JP5117300A
Authority: JP
Inventors: Naoyuki Mitsune; 根直之三; Tatsuo Igawa; 川立雄井
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1993-05-19
Filing date: 1993-05-19
Publication date: 1994-12-02
Also published as: US5452255A; KR0145163B1; KR940027152A

Abstract

(57)【要約】【目的】チップ面積の縮小、アクセス速度の向上、消
費電流の低減、及び誤動作の発生防止を達成し得る半導
体記憶装置を提供する。【構成】複数の選択線に接続されたメモリセルをシリ
アルにアクセスする出力ポートを有する半導体記憶装置
であって、初期値を与えられカウントアップして複数の
カウンタアドレス信号を生成し、このカウンタアドレス
信号をデコードした第１のデコード信号を出力する複数
のデコードカウンタと、前記デコードカウンタからそれ
ぞれ出力された前記第１のデコード信号を与えられてデ
コードし、前記選択線のいずれか１つを選択する第２の
デコード信号を出力するシリアルデコーダとを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特にシリアルアクセス可能な出力ポートと、ランダ
ムアクセス可能な出力ポートとを有するデュアルポート
構成の半導体記憶装置に関する。

【０００２】

【従来の技術】近年では、様々な分野において半導体記
憶装置に対する高速化の要求が高まっており、シリアル
アクセスが可能な装置への需要が増大している。シリア
ルアクセスが可能な記憶装置には、例えば画像用記憶装
置がある。画像用記憶装置は、一般にランダムアクセス
を行うランダムアクセスメモリ部（ＲＡＭ部）と、シリ
アルアクセスを行うシリアルアクセスメモリ部（ＳＡＭ
部）とを備えている。ＲＡＭ部は通常のＤＲＡＭやＳＲ
ＡＭ等と同様な構成を備え、ほぼ同様な方法でアクセス
を行う。ＳＡＭ部は、ＲＡＭ部の１つの列に１つのレジ
スタを備えており、このレジスタのデータをシリアルに
アクセスする。このＲＡＭ部とＳＡＭ部とは非同期でそ
れぞれアクセスすることが可能であり、また相互間でデ
ータを転送することもできる。

【０００３】次に、ＳＡＭ部でカウントアップしてカウ
ンタアドレス信号を生成し、これをデコードする構成及
び動作について述べる。図７に、従来の装置の回路構成
を示す。この回路は、カウンタ５１ａ〜５１ｈと、パー
シャルデコーダ５２ａ〜５２ｄと、シリアルデコーダ５
３ａ〜５３ｎとを有している。

【０００４】この装置では、図示されていないメモリセ
ルが２５６行×２５６列配置されており、シリアルアク
セスを行う場合、レジスタに接続された２５６本の選択
線ＳＳＬのうちいずれか１本を選択する必要がある。そ
こで、８ビットのアドレス信号が用いられる。

【０００５】カウンタ５１ａ〜５１ｈには電源電圧ＶDD
が供給され、さらに電源立上げ時には回路内部が不安定
であるため初期値として信号ＳＣＴＩＮが入力される。
このカウンタ５１ａ〜５１ｈにおいて、カウントアップ
されたカウンタアドレス信号Ａ０Ｓ〜Ａ７Ｓ、／Ａ０Ｓ
〜／Ａ７Ｓが生成され出力される。このカウンタアドレ
ス信号Ａ０Ｓ〜Ａ７Ｓ、／Ａ０Ｓ〜／Ａ７Ｓは、まずパ
ーシャルデコーダ５２ａ〜５２ｄにより部分的にデコー
ドされ、さらにシリアルデコーダ５３ａ〜５３ｎにより
デコードされる。

【０００６】先ず、パーシャルデコーダ５２ａ〜５２ｄ
に二つずつのカウンタアドレス信号が入力されて、部分
的にデコードされる。例えばパーシャルデコーダ５２ａ
には、カウンタ５１ａ及び５１ｂから出力されたカウン
タアドレス信号Ａ０Ｓ及びＡ１Ｓ、／Ａ０Ｓ及び／Ａ１
Ｓが入力され、カウンタアドレスデコード信号ＡＳＡ０
〜ＡＳＡ３が生成されて出力される。同様に、他のパー
シャルデコーダ５２ｂ〜５２ｄには、それぞれカウンタ
アドレス信号Ａ２Ｓ及びＡ３Ｓ、／Ａ２Ｓ及び／Ａ３
Ｓ、Ａ４Ｓ及びＡ５Ｓ、／Ａ４Ｓ及び／Ａ５Ｓ、Ａ６Ｓ
及びＡ７Ｓ、／Ａ６Ｓ及び／Ａ７Ｓが入力され、カウン
タアドレスデコード信号ＡＳＢ０〜ＡＳＢ３、ＡＳＣ０
〜ＡＳＣ３、ＡＳＤ０〜ＡＳＤ３が出力される。

【０００７】出力されたカウンタアドレスデコード信号
ＡＳＡ０〜ＡＳＡ３、ＡＳＢ０〜ＡＳＢ３、ＡＳＣ０〜
ＡＳＣ３及びＡＳＤ０〜ＡＳＤ３は、２５６個のシリア
ルデコーダ５３ａ〜５３ｎに、４つずつ組み合わされて
入力されデコードされる。例えば、シリアルデコーダ５
３ａには、カウンタアドレスデコード信号ＡＳＡ０、Ａ
ＳＢ０、ＡＳＣ０、ＡＳＤ０が入力されて、一つの選択
線ＳＳＬ０にハイレベル又はロウレベルの信号が出力さ
れる。このシリアルデコーダ５３ａ〜５３ｎにより、選
択線ＳＳＬ０〜ＳＳＬ２５５のうちのいずれか一つがハ
イレベルになる。

【０００８】カウンタ５１ａ及び５１ｂの構成を図８
（ａ）及び（ｂ）に、パーシャルデコーダ５２ａの構成
を図９に、さらにシリアルデコーダ５３ａの構成を図３
にそれぞれ示す。

【０００９】図８（ａ）に示されたカウンタ５１ａは、
ＮＡＮＤ回路６１ａ、インバータ６３ａ、６６ａ、６７
ａ、７０ａ及び７２ａ〜７４ａ、ＮＯＲ回路６２ａ及び
６４ａ、クロックドインバータ６５ａ、６８ａ、６９ａ
及び７１ａを備え、入力信号ＳＣＴＩＮ、出力信号Ａ０
Ｓ及びＴ０、各ノード５０３及び５０４の波形は図１０
に示されるようである。上述したように、カウンタ５１
ａには電源電圧ＶDDと初期値を与える信号ＳＣＴＩＮが
入力され、カウントアップされたカウンタアドレス信号
Ａ０Ｓ、／ＡＯＳが出力される。このうちカウンタアド
レス信号Ａ０Ｓは、インバータ７４ａから出力されてＮ
ＯＲ回路６２ａに入力される。また、カウンタ５１ａか
ら出力された信号Ｔ０は、アドレスを繰上げるためのＣ
ＡＲＲＹ信号であり、カウンタ６１ｂに入力される。ノ
ード５０３から出力される信号は、ＣＡＲＲＹ信号Ｔ０
とカウンタアドレス信号Ａ０Ｓによってカウントアップ
されたアドレスを示すアドレスカウントアップ信号に相
当する。ノード５０４及び５０７からは、このアドレス
カウントアップ信号を保持する第１及び第２のラッチ信
号がそれぞれ出力される。

【００１０】先ず、図１０のように信号ＳＣＴＩＮがロ
ウレベルに立ち下がると、ＣＡＲＲＹ信号Ｔ０とカウン
タアドレス信号Ａ０Ｓとによって、カウントアップされ
たアドレスカウントアップ信号がノード５０３より出力
され、この信号がノード５０４の第１のラッチ信号に移
動される。信号ＳＣＴＩＮがハイレベルへ立ち上がる
と、第１のラッチ信号がノード５０７の第２のラッチ信
号に移動され、カウンタアドレス信号Ａ０Ｓ、／Ａ０Ｓ
のレベルが切り替わる。

【００１１】パーシャルデコーダ５２ａは、図９に示さ
れたようにＮＡＮＤ回路８１ａ〜８１ｄとインバータ８
２ａ〜８２ｄを有し、カウンタ５１ａ及び５１ｂから出
力されたカウンタアドレス信号Ａ０Ｓ、Ａ１Ｓ、／Ａ０
Ｓ、／Ａ１Ｓ、を入力される。これにより、カウンタア
ドレスデコード信号ＡＳＡ０〜ＡＳＡ３のうちいずれか
一つが選択されハイレベルとなってパーシャルデコーダ
５２ａから出力される。同様に、他のパーシャルデコー
ダ５２ｂ〜５２ｄにも，それぞれカウンタ５１ｃ及び５
１ｄ、５１ｅ及び５１Ｆ、５１ｇ及び５１ｈから出力さ
れたカウンタアドレス信号Ａ２Ｓ、Ａ３Ｓ、／Ａ２Ｓ、
／Ａ３Ｓ、Ａ４Ｓ、Ａ５Ｓ、／Ａ４Ｓ、／Ａ５Ｓ、Ａ６
Ｓ、Ａ７Ｓ、／Ａ６Ｓ、／Ａ７Ｓ、が入力される。そし
て、それぞれのパーシャルデコーダ５２ｂ〜５２ｄか
ら、カウンタアドレスデコード信号ＡＳＢ０〜ＡＳＢ
３、ＡＳＣ０〜ＡＳＣ３、ＡＳＤ０〜ＡＳＤ３のうちい
ずれか一つがハイレベルとなって出力される。

【００１２】シリアルデコーダ５３ａは、図３のように
ＮＡＮＤ回路４１とインバータ４２とを有し、カウンタ
アドレスデコード信号ＡＳＡ０〜ＡＳＤ０を入力され、
これらの信号が全てハイレベルの場合にのみハイレベル
の信号を選択線ＳＳＬ０に出力する。これにより、全て
のシリアルデコーダ５３ｂ〜５３ｎのうち、全てがハイ
レベルの信号を入力された１つのデコーダからハイレベ
ルの信号が出力されることになる。

【００１３】

【発明が解決しようとする課題】しかし、従来の装置に
は次のような問題があった。上述したように、従来の装
置はカウントアップを行うカウンタ５１ａ〜５１ｈと、
１段目に部分的なデコードを行うパーシャルデコーダ５
２ａ〜５２ｄとが異なる回路として構成されていた。こ
のカウンタ５１ａ〜５１ｈとパーシャルデコーダ５２ａ
〜５２ｄとの間には多くの配線が必要で、チップ面積の
増大を招いていた。さらに、この配線に寄生する抵抗及
び容量によりアクセス速度の遅延を招いていた。

【００１４】さらに、従来の装置には消費電流が増大す
るという問題もあった。カウンタ５１ａ〜５１ｈから出
力されるカウンタアドレス信号Ａ０Ｓ〜Ａ７Ｓと、パー
シャルデコーダ５２ａ〜５２ｄから出力されるカウンタ
アドレスデコード信号ＡＳＡ０〜ＡＳＡ３、ＡＳＢ３、
ＡＳＣ３、ＡＳＤ３は図１１に示されるような波形を有
している。

【００１５】図１１に示されるように、初期値を与える
信号ＳＣＴＩＮがデコーダ５１ａ〜５１ｈに入力される
が、先ず１回のパルスでカウンタアドレス信号Ａ０Ｓの
レベルが切り替わり、２回のパルスで信号カウンタアド
レスＡ０Ｓ及びＡ１Ｓが切り替わり、３回目のパルスで
カウンタアドレス信号Ａ０Ｓが切り替わり、４回目のパ
ルスでカウンタアドレス信号Ａ０Ｓ〜Ａ７Ｓが切り替わ
る。

【００１６】さらに、信号ＳＣＴＩＮの１回目のパルス
で、カウンタアドレス信号ＡＳＡ０及びＡＳＡ１のレベ
ルが切り替わり、２回目のパルスでカウンタアドレス信
号ＡＳＡ１及びＡＳＡ２が切り替わり、３回目のパルス
でカウンタアドレス信号ＡＳＡ２及びＡＳＡ３が切り替
わり、４回目のパルスでカウンタアドレス信号ＡＳＡ
３、ＡＳＡ０，ＡＳＢ３、ＡＳＢ０、ＡＳＣ３、ＡＳＣ
０、ＡＳＤ３、ＡＳＤ０が切り替わる。

【００１７】このように、各々の信号のレベルが切り替
わることによって、各出力端子に充放電が生じて電流が
消費される。図１２に、時間の経過に対する消費電流の
変化を示す。ここで、横軸の時間は図１１における信号
ＳＣＴＩＮのレベルが切り替わるタイミングに対応して
いる。

【００１８】この図１２から明らかなように、信号ＳＣ
ＴＩＮが切り替わる毎に消費電流Ｉccが増大している。
さらにこの消費電流Ｉccは、切り替わる信号の数が多い
ほど増大する。

【００１９】消費電流Ｉccが増大すると接地電圧Ｖssが
変動し、この雑音により誤動作が生じる。特に、ＲＡＭ
部とＳＡＭ部とを有する記憶装置では、相互に非同期で
動作する時に、ＳＡＭ部で発生した雑音が同一の接地電
圧端子を介してＲＡＭ部にまで伝達され、ＲＡＭ部で誤
動作が発生するという問題があった。

【００２０】本発明は上記事情に鑑みてなされたもの
で、チップ面積の縮小、アクセス速度の向上、消費電流
の低減、及び誤動作の発生防止を達成し得る半導体記憶
装置を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数の選択線に接続されたメモリセルをシリアルに
アクセスする出力ポートを有する半導体記憶装置におい
て、初期値を与えられカウントアップして複数のカウン
タアドレス信号を生成し、このカウンタアドレス信号を
デコードした第１のデコード信号を出力する複数のデコ
ードカウンタと、前記デコードカウンタからそれぞれ出
力された前記第１のデコード信号を与えられてデコード
し、前記選択線のいずれか１つを選択する第２のデコー
ド信号を出力するシリアルデコーダとを備えたことを特
徴としている。

【００２２】

【作用】初期値を与えられてカウントアップし複数のカ
ウンタアドレス信号を生成する機能と、このカウンタア
ドレス信号をデコードした第１のデコード信号を出力す
る機能とをデコードカウンタが合わせ持つため、それぞ
れを別の回路で構成した場合に生じる配線が不要であ
り、チップ面積が縮小される。また、配線が存在する場
合に寄生する抵抗や容量が本発明では無いことからアク
セス速度が向上する。また、カウントアップ動作とカウ
ンタアドレス信号のデコード動作とを同一の回路で行う
ことで、別々の回路で構成した場合よりもカウントアッ
プ数が減少し、消費電流が低減されるため電源変動によ
る誤動作の発生が防止される。

【００２３】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に、本実施例の半導体記憶装置にお
いてカウントアップしてカウントアドレス信号を生成し
デコードする部分の構成を示す。図７に示された従来の
装置は、上述のようにカウンタ５１ａ〜５１ｈと、パー
シャルデコーダ５２ａ〜５２ｄと、シリアルデコーダ５
３ａ〜５３ｎとを備えていた。これに対し、本実施例は
カウンタ５１ａ〜５１ｈのカウントアップ機能とパーシ
ャルデコーダ５２ａ〜５２ｄの部分的なデコード機能と
を合わせ持つデコードカウンタ１１ａ〜１１ｄと、最終
的なデコードを行うシリアルデコーダ１２ａ〜１２ｎと
を備えている。

【００２４】本実施例の装置は、２５６行×２５６列の
メモリセルをシリアルにアクセスするため、選択線ＳＳ
Ｌを２５６本備えている。デコードカウンタ１１ａ〜１
１ｄは４進でカウントアップを行うため、４つ設けられ
ている。

【００２５】デコードカウンタ１１ａ〜１１ｄは後述す
るようにカウントアップを行い、生成された信号を部分
的にデコードを行ってカウンタアドレスデコード信号Ａ
ＳＡ０〜ＡＳＡ３、ＡＳＢ０〜ＡＳＢ３、ＡＳＣ０〜Ａ
ＳＣ３、ＡＳＤ０〜ＡＳＤ３を出力するものである。図
１に示されたように、デコードカウンタ１１ａには電源
電圧ＶDDが信号ＣＡＲＲＹ０〜２として供給され、デコ
ードカウンタ１１ｂには電源電圧ＶDDが信号ＣＡＲＲＹ
１及び２として供給され、カウンタアドレスデコード信
号ＡＳＡ３が信号ＣＡＲＲＹ０として入力される。デコ
ードカウンタ１１ｃには、電源電圧ＶDDが信号ＣＡＲＲ
Ｙ２として入力され、カウンタアドレスデコード信号Ａ
ＳＡ３が信号ＣＡＲＲＹ０として入力され、カウンタア
ドレスデコード信号ＡＳＢ３が信号ＣＡＲＲＹ１として
入力される。デコードカウンタ１１ｄには、カウンタア
ドレスデコード信号ＡＳＡ３が信号ＣＡＲＲＹ０として
入力され、カウンタアドレスデコード信号ＡＳＢ３が信
号ＣＡＲＲＹ１として入力され、カウンタアドレスデコ
ード信号ＡＳＣ３が信号ＣＡＲＲＹ２として入力され
る。

【００２６】また、デコードカウンタ１１ａ〜１１ｄか
らそれぞれ出力されたカウンタアドレスデコード信号Ａ
ＳＡ０〜ＡＳＡ３、ＡＳＢ０〜ＡＳＢ３、ＡＳＣ０〜Ａ
ＳＣ３、ＡＳＤ０〜ＡＳＤ３は、シリアルデコーダ１２
ａ〜１２ｎに入力されてデコードされる。このシリアル
デコーダ１２ａ〜１２ｎは、図７に示された従来のシリ
アルデコーダ５３ａ〜５３ｎと同様に、図３に示される
ような構成を備えている。

【００２７】次に、デコードカウンタ１１ａの詳細な構
成を図２に示す。デコードカウンタ１１ａは、アドレス
の繰上げを行うための信号ＣＡＲＲＹ０〜ＣＡＲＲＹ２
と、カウントアップ及びデコード動作をトリガーする信
号ＳＣＴＩＮと、電源立ち上げ時に初期値を与える信号
ＢＳＡＣＲＳＴとを入力され、これらの信号を入力され
る入力部にＮＡＮＤ回路２９、３１及び３５と、インバ
ータ２７、２８、３０、３３及び３４、クロックドイン
バータ３２とを備えている。さらにデコードカウンタ１
１ａは、インバータ２７の出力ノード２１９と、インバ
ータ２８の出力ノード２２０と、ＮＡＮＤ回路２９の出
力ノード２０５と、インバータ３０の出力ノード２０６
とにそれぞれ接続され、カウンタアドレスデコード信号
ＡＳＡ０〜ＡＳＡ３をそれぞれ生成する４つのブロック
を有する。各ブロックは、カウンタアドレスデコード信
号ＡＳＡ０を生成するブロックを例にとると、クロック
ドインバータ２１ａ及び２４ａと、インバータ２２ａ、
２５ａ及び２６ａと、ＮＡＮＤ回路２３ａとを有してい
る。

【００２８】このデコードカウンタ１１ａの入出力信号
と、各ノード２０１〜２２０の波形を図４に示す。ここ
で、信号ＢＳＡＣＲＳＴは上述のように電源立ち上げ時
に動作が不安定にならないように各ノードの電荷を放電
するために初期値を与えるものである。インバータ２２
ａ〜２２ｄの出力端に接続されたノード２０８、２１
１、２１４、２１７の電位は、入力された信号ＣＡＲＲ
Ｙ０〜２によりカウントアップされたデコードアドレス
カウントアップ信号を保持するための第１のラッチ信号
に相当する。インバータ２５ａ〜２５ｄの出力端から出
力されるカウンタアドレスデコード信号ＡＳＡ０〜ＡＳ
Ａ３は、デコードアドレスカウントアップ信号を保持す
る第２のラッチ信号に相当する。

【００２９】先ず、電源立ち上げ時に信号ＢＳＡＣＲＳ
Ｔがハイレベルに立上がり、信号ＳＣＴＩＮはハイレベ
ルにある。ノード２０８、２１１、２１４及び２１７に
出力される第１のラッチ信号が、それぞれロウレベル、
ロウレベル、ロウレベル及びハイレベルになる。また、
信号ＳＣＴＩＮによりカウンタアドレスデコード信号Ａ
ＳＡ０〜ＡＳＡ３が、それぞれロウレベル、ロウレベ
ル、ロウレベル及びハイレベルに成る。カウンタアドレ
スデコード信号ＡＳＡ３は、初期段階はハイレベルであ
り、信号ＳＣＴＩＮがロウレベルに立ち下がるとノード
２０８に移動して第１のラッチ信号となる。このノード
２０８に出力された第１のラッチ信号は、信号ＳＣＴＩ
Ｎがハイレベルに立ち上がると、カウンタアドレスデコ
ード信号ＡＳＡ０としてインバータ２５の出力端に移動
する。

【００３０】このように、信号ＳＣＴＩＮのパルス毎
に、カウンタアドレスデコード信号ＡＳＡ３、第１のラ
ッチ信号、カウンタアドレスデコード信号ＡＳＡ０とい
うように信号が順に移動し、カウンタアドレスデコード
信号ＡＳＡ０〜ＡＳＡ３がハイレベルに切り替わってい
く。

【００３１】このようにして各デコードカウンタ１１ａ
〜１１ｄで生成され出力されたカウンタアドレスデコー
ド信号ＡＳＡ０〜ＡＳＡ３、ＡＳＢ０〜ＡＳＢ３、ＡＳ
Ｃ０〜ＡＳＣ３、ＡＳＤ０〜ＡＳＤ３は、シリアルデコ
ーダ１２ａ〜１２ｎに４つずつ組み合わされて入力さ
れ、このうち全てハイレベルの信号を入力されたものか
らハイレベルの信号が選択線ＳＳＬより出力される。

【００３２】このように、本実施例ではカウンタの持つ
機能とパーシャルデコーダの持つ機能とが一つのデコー
ドカウンタ１１ａ〜１１ｄで構成されている。このた
め、従来の装置では必要であったカウンタ５１ａ〜５１
ｈとパーシャルデコーダ５２ａ〜５２ｄの間の配線が不
要でありチップ面積が縮小される。また、配線に寄生す
る抵抗及び容量がなくなることから、アクセス時間も短
縮される。

【００３３】さらに、本実施例によれば消費電流も低減
される。図５に、デコードカウンタ１１ａ〜１１ｄにお
ける信号ＳＣＴＩＮと、カウンタアドレスデコード信号
ＡＳＡ０〜ＡＳＡ３、ＡＳＢ０〜ＡＳＢ３、ＡＳＣ０〜
ＡＳＣ３、ＡＳＤ０〜ＡＳＤ３の波形の変化を図５に示
す。信号ＳＣＴＩＮの１回目のパルスでカウンタアドレ
スデコード信号ＡＳＡ０及びＡＳＡ１のレベルが切り替
わり、２回目のパルスで信号ＡＳＡ１及びＡＳＡ２が切
り替わる。さらに、信号ＳＣＴＩＮの３回目のパルスで
カウンタアドレスデコード信号ＡＳＡ２及びＡＳＡ３が
切り替わり、４回目のパルスで信号ＡＳＡ３及びＡＳＡ
０、ＡＳＢ３及びＡＳＢ０、ＡＳＣ３及びＡＳＣ０、Ａ
ＳＤ３及びＡＳＤ０が切り替わる。

【００３４】図６に、信号ＳＣＴＩＮのパルスに対応し
て消費電流の値が変化する様子を示す。信号ＳＣＴＩＮ
のパルスに応じてカウンタアドレスデコード信号の変化
する数が多い場合ほど、消費電流ＩCCが増大する。しか
し、図１１に示された従来の装置で信号ＳＣＴＩＮのパ
ルスに応じて切り替わる信号の数よりも、本実施例の方
が数が少ない。このため、図１２に示された従来の装置
と比較し、本実施例では消費電流が減少する。よって、
消費電流の増大がもたらす接地電圧Ｖssの変動が抑制さ
れ誤動作の発生が防止される。また、従来は上述したよ
うにＳＡＭ部で発生した電源変動による雑音が、同一の
接地端子を経てＲＡＭ部に伝達されて誤動作をまねいて
いたが、このような事態も回避される。

【００３５】上述した実施例は一例であり、本発明を限
定するものではない。例えば、本実施例では２５６本の
選択線を選択するものであるが、この本数に限らないこ
とは言うまでもない。また、図１〜図３に示された実施
例の回路に限らず、カウントアップして生成した信号を
部分的にデコードしカウンタアドレスデコード信号を出
力する動作を一つのデコードカウンタで行い、シリアル
デコーダでカウンタアドレス信号をデコードしいずれか
の選択線を選択するものであれば、他の構成によるもの
であってもよい。

【００３６】

【発明の効果】以上説明したように本発明の半導体記憶
装置では、初期値を与えられカウントアップして複数の
カウンタアドレス信号を生成し部分的にデコードする機
能を一つのデコードカウンタで合わせ持たせたため、そ
れぞれの機能を別の回路で構成した場合と比較し相互間
に配線を設ける必要がないためチップ面積が縮小され、
配線抵抗及び容量が無くなることからアクセス時間が短
縮され、さらにカウントアップ数が減少することから消
費電流が低減されて電源変動による誤動作の発生が防止
される。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体記憶装置の構成
を示した回路図。

【図２】同半導体記憶装置におけるデコードカウンタの
構成を示した回路図。

【図３】同半導体記憶装置におけるシリアルデコーダの
構成を示した回路図。

【図４】同半導体記憶装置におけるデコードカウンタの
入出力信号の波形を示したタイムチャート。

【図５】同半導体記憶装置における信号ＳＣＴＩＮ及び
ＡＳＡ０〜ＡＳＣ３の変化を示したタイムチャート。

【図６】同半導体記憶装置における消費電流の時間的変
化を示した説明図。

【図７】従来の半導体記憶装置の構成を示した回路図。

【図８】同半導体記憶装置におけるカウンタの構成を示
した回路図。

【図９】同半導体記憶装置におけるパーシャルデコーダ
の構成を示した回路図。

【図１０】同半導体記憶装置におけるカウンタの入出力
信号の波形を示したタイムチャート。

【図１１】同半導体記憶装置において信号ＳＣＴＩＮの
パルスに応じて信号Ａ１Ｓ〜Ａ７Ｓ及びＡＳＡ〜ＡＳＤ
が変化する様子を示したタイムチャート。

【図１２】同半導体記憶装置における消費電流の時間的
変化を示した説明図。

【符号の説明】

１１ａ〜１１ｄデコードカウンタ１２ａ〜１２ｎシリアルデコーダ２１ａ〜２１ｄ、２４ａ〜２４ｄ、３２クロックドイ
ンバータ２２ａ〜２２ｄ、２５ａ〜２５ｄ、２６ａ〜２６ｄ、２
７、２８、３０、３３、３４、４２インバータ２３ａ〜２３ｃ、２９、３１、３５、４１ＮＡＮＤ回
路２３ｄＮＯＲ回路

Claims

【特許請求の範囲】

【請求項１】複数の選択線に接続されたメモリセルをシ
リアルにアクセスする出力ポートを有する半導体記憶装
置において、初期値を与えられカウントアップして複数のカウンタア
ドレス信号を生成し、このカウンタアドレス信号をデコ
ードした第１のデコード信号を出力する複数のデコード
カウンタと、前記デコードカウンタからそれぞれ出力された前記第１
のデコード信号を与えられてデコードし、前記選択線の
いずれか１つを選択する第２のデコード信号を出力する
シリアルデコーダとを備えたことを特徴とする半導体記
憶装置。