KR100249541B1 - 반도체 기억장치 및 반도체 기억장치의 데이터 읽어내는 방법 - Google Patents

반도체 기억장치 및 반도체 기억장치의 데이터 읽어내는 방법 Download PDF

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Abstract

데이터를 유지하는 복수의 메모리 로케이션을 워드라인과 비트라인에 의하여 선택하고, 이 비트라인에서 데이터를 읽어내는 반도체 기억 장치의 데이터 읽어내는 방법이고, 제1프리차지 신호를 활성화시켜 워드라인을 프리차지하는 스텝과, 이 제1프리차지 신호를 활성화 시킨뒤에 소정시간 경과후에 제2프리차지 신호를 호라성화 시켜 비트라인을 활성화 시킨뒤에 소정시간 경과후에 제2프리차지 신호를 활성화시켜 비트라인을 프리차지하는 스텝과 어드레스 신호에 응답하여 소정의 메모리 로케이션을 선택하는 스텝과, 제1 및 제2프리차지 신호를 비활성화 시키고 메모리 로케이션이 유지하는 데이타를 비트라인에서 읽어내는 스텝을 실행한 반도체 자치의 데이터 읽어내는 방법이다.

Description

반도체 기억 장치 및 반도체 기억 장치의 데이터 읽어 내는 방법
[도면의 간단한 설명]
제1도는 본 발명의 데이터 읽어내기 방법을 설명하는 타이밍도이다.
제2도는 종래의 ROM의 회로도이다.
제3도는 NMOS의 약호를 설명하는 도이다.
제4도는 PMOS의 약호를 설명하는 도이다.
제5도는 종래의 ROM의 데이터 읽어내는 방법을 설명하는 도이다.
제6도는 본 발명의 프리차지 신호 생성 회로의 상세 회로도이다.
제7도는 프리차지 신호 생성 회로의 동작을 설명하는 타이밍도이다.
[발명의 상세한설명]
[기술분야]
본 발명은, 반도체 기억 장치, 특히 읽어내기 전용 메모리(이하, ROM이라 칭함)와, 그 데이터를 읽어내는 방법에 관한 것이다.
[배경기술]
일반적으로 알려진 ROM은, 제2도의 표시와 같은 것이 있다. 이하, 제2도를 사용하여, 이 ROM의 회로 구성을 설명한다. 또한, 설명을 간단하게 하기 위하여, N 채널 MOS트랜지스터(이하, NMOS라 함)의 몇개에 대해서는, 제3도에 표시하는 약호를 사용한다. 또, P 채널 MOS트랜지스터(이하, PMOS라 함)의 몇개에 대해서는, 제4도에 표시하는 약호를 사용한다.
제2도에 표시하는 ROM은, 데이터를 격납하는 메모리셀 블록 MC와, 워드라인 Y1~Y8을 선택하는(활성화 하는)Y 디코더 YD와 비트라인 X1~X16을 선택하는 X 디코더 XD를 갖는다.(또한, 제2도중에서는, 워드라인 Y4~Y7 및 비트라인 Y4~Y15에 대한 부호의 부여를 생략하고 있음)Y 디코더 YD에는, 워드라인 Y1~ Y8에 접지 전위 Vss 레벨을 부여하는 워드라인 디스차지 회로 WD 가 접속되어 있다. 워드라인 Y1~ Y8에는, 이 워드라인 Y1~Y8에 전원 전위 VDD레벨을 부여하는 워드라인 프로차지 회로 WP가 접속되어 있다(또한, 제2도중에서는, 디코드 라인 AY4~ AY7에 대한 부호의 부여를 생략하고 있음).
한편, X 디코더 XD의 디코드 라인 AX1~ AX16에는 데이터 단자(225)가 공통으로 접속되어 있다.(또한, 제2도중에서는, 디코드라인 AX4~ AX15에 대한 부호의 부여를 생략하고 있음.)그리고 이 데이터 단자(225)는, 비트라인 X1~ X16에 VDD레벨을 부여하는 비트라인 프리차지 회로 BP가 접속되어 있다. 또 데이터 단자(225)는, 데이터 출력 버퍼 OB를 통하여 데이터 출력 단자(221)가 접속되어 있다. 그리고, 비트라인 X1~ X6에는 비트라인 X1~ X16에 Vss 레벨을 부여하는 데이터 출력 인에이블 회로(DDE)가 접속되어 있다.
다음에, 이들의 ROM중의 각 회로의 구성을 상세히 설명한다.
메모리 셀 블록 MC의 용량은, 128bit 이다. 그리고, 이 메모리셀 블록 MC는, 각 워드라인과 비트라인과의 교점으로 정의되는 메모리 로케이션을 가지고 있다. 그리고 이 메모리 로케이션에는, 데이터용 NMOS가 배치되어 있다. 예를들면, 비트라인 X1에는, NMOS 1 및 2가 직렬로 접속되어 있다. 그리고, NMOSh1의 게이트 전극은, 워드라인 Y3에 접속되고, NMOSh2의 게이트 전극은, 워드라인 Y7에 접속되어 있다. 즉, NMOSh1은 워드라인 Y3가 비트라인 X1과로 정의된 메모리 로케이션(X1, Y3)에 배치되어 있다.
NMOSh2는, 워드라인 Y7가 비트라인 X1과로 정의된 메모리 로케이션(X1, Y7)에 배치되어 있다. 또한, 비트라인 X1외의 메모리 로케이션에는, 실질적으로 데이터용 NMOS는 존재하지 않는다.
실제에는, 모든 메모리 로케이션에 NMOS는 존재하지만, 그 소오스 드레인 사이를 알루미늄배선등으로 단락시키는, 또는, 이온 주입에 의하여 그 소오스 드레인 사이를 의사적으로 단락시키므로서, 외관상 NMOS가 존재하지 않는 상태로 하고 있다.
Y 디코더 YD는, Y 어드레스 신호가 부여되는 Y 어드레스 단자(209, 211, 213)과 Y 어드레스 신호를 반전시키는 인버터 e1 e6과 워드라인 Y1 Y8에 각각 접속시키는 Y 디코더 라인 AY1 AY8과로 구성되어 있다. 따라서 Y 디코더 YD는, 합계 24개의 NMOS로 구성되어 있다. 그리고, 이들의 NMOS는, Y 어드레스 단자(209, 211, 213)에 부여된 Y 어드레스 신호에 응답하여 온 상태가 된다.
이때, 직렬로 접속된 3개의 NMOS가 모두 온 상태가 되는 Y 디코더 라인이 1개만 존재하고, 이 1개가 선택되므로서, 이 Y 디코더 라인에 접속된 리드라인이 선택된다.
워드라인 디스차지 회로 WD는, 프리차지 신호 P1이 주어지는 프리차지 신호 입력 단자(229)와 인버터 e7과 NMOS(g41 g48)과 Vss 레벨이 주어지는 Vss 단자(231)와로 구성되어 있다(또한, 제2도중에서는, NMOSg4~g47에 대한 부호의 부여를 생략하고 있음)이 NMOSg41~g48의 각 소오스 전극은, Vss 단자(231)에 공통으로 접속되고, 각 드레인 전극은, 각 디코더라인 AY1~ AY8에 접속되고, 각 게이트 전극은, 인버터 e7의 출력단자에 공통으로 접속되어 있다. 그리고 이 워드라인 디스차지 회로 WD는, 프리차지 신호 P1이 L 레벨로 된것에 응답하여 각 디코더 라인 AY1~ AY8에 Vss 레벨을 부여한다(디스차지). 그 결과, Y 어드레스 신호에 의하여 선택된 Y 디코더 라인인 Vss 레벨이 되고, 이 Y 디코더 라인에 접속된 워드라인이 Vss 레벨이 된다. 즉, 워드라인 디스차지 회로 WD는, 프리차지 신호 P1이 L 레벨이 된 것에 응답하여 Y 어드레스 신호에 의하여 선택된 워드라인을 디스차지하는 회로이다.
한편, 워드라인 프리차지 회로 WP는 프리차지 신호 P1이 주어지는 프리차지 신호 입력 단자(227)와, 인버터 e8과 PMOSg51~ g58과 VDD레벨이 주어지는 VDD단자(233)와로 구성되어 있다(또한, 제2도중에서는, PMOSg54~ g57에 대한 부호의 부여를 생략하고 있음). 이 PMOSg51~ g58의 각 소오스 전극은 VDD단자(233)에 공통으로 접속되고, 각 드레인 전극은 각 워드라인 Y1~ Y8에 접속되고, 각 게이트 전극은 인버터 e8의 출력단자에 접속되어 있다. 이 워드라인 프리차지 회로 WP 는, 프리차지 신호 P1이 H 레벨이 된것에 응답하여 각 워드라인 Y1~ Y8에 VDD레벨을 부여하는(프리차지)회로이다.
X 디코더 XD 는, X 어드레스 신호가 주어지는 X 어드레스 단자(201, 203, 205, 207)와 X 어드레스 신호를 반전시키는 인버터 d1~ d8과 비트라인 X1~ X16에 각각 접속되는 X 디코더 라인 AX1~ AX16으로 구성되어 있다. 이 각 X 디코더 라인은, 직렬로 4개의 NMOS로 구성되어 있다. 따라서 X 디코더 XD는, 합계 64개의 NMOS로 구성되어 있다. 그리고, 이들의 NMOS는, X 어드레스 단자(201, 203, 205, 207)에 주어진 X 어드레스 신호에 응답하여 온 상태가 된다. 이때, 직렬로 접속된 4개의 NMOS가 모두 온 상태가 되는 X 디코더 라인이 1개만 존재하고, 이 1개가 선택되므로서, 이 X 디코더 라인에 접속된 비트라인이 선택된다. 이 동작은 X 디코더와 동일하다.
비트라인 프리차지 회로 BP는, 프리차지 신호 P2가 주어지는 프리차지 신호 입력 단자(219)와 인버터 d9 와 PMOSd10과 VDD레벨이 주어지는 VDD단자(233)로 구성되어 있다.
그리고, 이 비트라인 프리차지 회로 BP는, 프리차지 신호 P2가 H 레벨이 된것에 응답하여 디코더 단자(225)에 VDD레벨을 부여한다. 그 결과, X 어드레스 신호에 의하여 선택된 X 디코더 라인이 VDD레벨이 되고, 이 X 디코더 라인에 접속된 비트라인만이 VDD레벨이 된다(프리차지).
한편, 데이터 출력 인에이블 회로 DOE는, 프리차지 신호 P2가 주어지는 프리차지 신호 입력단자(215)와 인버터 d13과 Vss 레벨이 주어진 Vss 단자(217)과로 구성되어 있다. 이 NMOSf501~ f516의 드레인 전극은 각 비트라인 X1~ X16에 접속되고, 각 소오스 전극은 Vss 단자(217)에 공통으로 접속되고, 각 게이트 전극은 인버터 d13의 출력 단자에 접속되어 있다. 그리고 이 데이터 출력 인에이블 회로 DOE는 프리차지 신호 P2가 L 레벨이 된것에 응답하여 각 비트라인에 Vss 레벨을 부여한다(디스차지). 그 결과, X 어드레스 신호 및 Y 어드레스 신호에 의하여 선택된 메모리 로케이션의 데이터가 대응하는 디코더 라인을 통해서 데이터 단자에 나타낸다.
데이터 출력 버퍼 OB는, 2개의 인버터 d11,d12와 데이터 출력 단자(221)과로 구성되어 있다. 그리고, 이 데이터 출력 버퍼 OB는, 데이터 단자(225)에 나타난 데이터(전위)를 데이터 출력 단자(221)에서 출력하기 위한 회로이다.
이상과 같은 ROM의 데이터 읽어내는 방법을 나타내는 타이밍도는, 제5도에 나타내는 바와 같다. 이 데이터 읽어내는 방법은, 우선, 프리차지 신호 P1 및 P2를 동시에 H 레벨로 상승시키고, 워드라인 및 비트라인을 프리차지 한다. 그후의 X 및 Y 어드레스 신호를 확정시키고, 소정의 메모리 로케이션을 선택한다. 다음에 프리차지 신호 P1 및 P2를 순차로 L 레벨로 하강시키므로서, 선택된 메모리 로케이션의 데이터를 읽어내게 된다.
그러나, 이상과 같은, 데이터 읽어내는 방법에서는, 데이터의 읽어내기 사이클을 더욱 빠르게 하면, 메모리 로케이션의 데이터를 정확하게 읽어낼 수 없는 경우가 있다고 하는 문제점이 있었다.
예를 들면, 제2도에 있어서, 데이터용 NMOSh1이 어떤 메모리 로케이션의 데이터 "1"(데이터용 NMOS가 있는 메모리 로케이션은 "1" 을 유지하고 있음)을 복수회 연속하여 읽어내는 경우, 동일한 비트라인을 반복하여 프리차지하게 된다. 따라서, 데이터 단자(225)에서 먼위치에 배치된 데이터용 NMOSh2의 소오스, 드레인까지가 VDD- VTN레벨에 충전되어 버린다. 그리고, 그후, 예를 들면 제2도중의 i1의 데이터 "0"(데이터용 NMOS가 존재하지 않는 메모리 로케이션은 "0" 을 유지하고 있음)을 읽어내는 경우, 전회의 "1" 읽어내기 동작에 있어서 데이터용 NMOSh1 및 h2의 소오스 드레인에 충전된 전하는, 단시간에는 NMOSf501에 의하여 다 방전되지 않고, 경우에 따라서는 데이터 단자(225)의 레벨은 완전하게는 Vss 레벨("0")이 되지 않는다. 즉 데이터의 읽어내기 사이클을 더욱 빠르게 하면 데이터 "0"을 읽어 내고 있음에도 불구하고, 데이터 출력 단자(221)에서는 데이터 "1"이 출력되어 버릴 가능성이 있다.
이 현상은 데이터의 읽어내기 속도를 올릴수록, 데이터용 NMOS의 수가 많을수록 현저하다.
이 과제를 해결하기 위해서는, 데이터용 NMOS의 단수를 감소시키고, 메모리 블록을 복수로 분할하는 것이 고려된다. 그러나, 메모리 블록을 복수로 분할하면, X 디코더 및 Y 디코더를 복수 설치할 필요가 있기 때문에, LSI의 칩사이즈의 확대에 연계되어 바람직하지 않다.
또, 비트라인의 전위를 방전하는 NMOSf501~ f526을 온 상태로 하는 시간을 길게 하는 것도 고려되지만, ROM의 읽어내기 스피드의 저하를 초래하기 때문에 바람직하지 않다.
[발명의 개시]
본 발명은, 이상과 같은 과제를 해결하기 위한 데이터 읽어내는 방법이고 그 요지로 하는 바는, 메모리 로케이션의 데이터를 읽어낼때에, 제1프리 차지신호를 활성화 시켜서 워드라인을 프리차지 하는 스텝과, 이 제1프리 차지신호를 활성화 시킨뒤에 소정시간 경과후, 제2프리 차지신호를 활성화 시키고 비트라인을 프리차지 하는 스텝과, 어드레스 신호에 응답하여 소정의 상기 메모리 로케이션을 선택하는 스텝과, 제1 및 제2프리차지 신호를 비활성화시켜 비트라인에서 메모리 로케이션이 유지하는 데이터를 읽어낸다고 하는 스텝과를 순차 실시한 것이다.
또 본 발명은, 이상과 같은 데이터 읽어내기를 실현하기 위한 반도체 기억 장치이고, 제1프리 차지신호와 제2프리 차지신호의 활성화 타이밍을 제어하는 프리차지 신호 생성회로를 포함하는 반도체 기억 장치이다.
[발명을 실시하기 위한 최량의 형태]
제1도는, 본 발명의 데이터 읽어내는 방법을 설명하는 타이밍도이다. 우선, 제1도를 사용하여, 본 발명의 데이터 읽어내는 방법을 설명하고, 뒤에, 이 읽어내는 방법을 실현하기 위한 프리차지 신호 생성회로의 구성을 설명한다. 또한, 이 프리차지 신호 생성회로 이외의 또다른 회로구성은 제2도와 동일하므로, 여기에서는 특히 설명하지 않는다.
우선, 프리차지 신호 P1을 ① 의 타이밍에서 H 레벨로 상승시킨다. 워드라인 디스차지 회로 WD 의 NMOSg41~ g48은, 이 프리차지 신호 P1을 받아서 모두 오프 상태가 된다. 한편, 워드라인 프리차지 회로 WP 의 PMOSg51~ g58은, 이 프리차지 신호 P1을 받아 모두 온 상태가 된다. 따라서, 워드라인 Y1~ Y8은, VDD단자(233)에서 주어진 VDD레벨에 의하여 충전된다. 또 메모리 블록 MC의 데이터용 NMOS는, 게이트 전극에 H 레벨이 주어지므로서 온 상태가 된다. 또한 이 타이밍 ① 에서는, 프리차지 신호 P2가 L 레벨이다. 따라서 비트 라인 프리차지 회로 VP 의 PMOSd10 은 오프 상태이고, 또 데이터 출력 인에이블 회로 DOE 의 NMOSg501~ g516은 온 상태이므로, 이미 확정되어 있는 전회의 어드레스에 의하여 선택되어 있는 비트라인에 축적된 전하가 방전된다.
다음에, 프리차지 신호 P2를 ② 의 타이밍에서 H 레벨로 상승시킨다. 그러면, 비트라인 프리차지 회로 BP 의 PMOSd10 은 온 상태가 되고, 데이터 출력 인에이블 회로 DOE 의 NMOSg501~ g516은 오프 상태가 된다. 그리고 이 상태인 채로 X 및 Y 어드레스 신호를 ③ 의 타이밍으로 확정시키면, 워드라인 Y1~ Y8중의 1개가 선택 상태가 된다. 또 X 어드레스 신호에 의하여 선택된 하나의 비트라인에, 데이터 단자(225)및 디코더 라인을 통해서 VDD- VTN레벨이 충전된다.
그후 ④ 의 타이밍에서 프리차지 신호 P1을 L 레벨로 하강시키면, 워드라인 프리차지 회로 WP 의 PMOSf51~ g58이 오프 상태가 되고, 워드라인 디스차지 회로 WD 의 NMOSg41~ g48이 온 상태가 된다. 따라서, Y 어드레스 신호에 의하여 선택된 하나의 워드라인 만이 Y 디코더 라인을 통해서 Vss 레벨로 방전된다. 이에 따라 이 Vss 레벨에 방전된 워드라인에 접속된 데이터용 NMOS만이 오프 상태가 된다.
그리고 ⑤ 의 타이밍에서 프리차지 신호 P2를 L 레벨로 상승시키면, 데이터 출력 인에이블 회로 DOE 의 NMOSf501~ f516에 온 상태가 되고, 비트 라인 프리차지 회로 BP의 PMOSd10은 오프 상태가 된다. 그리고, X 및 Y 어드레스 신호에 의하여 선택된 메모리 로케이션의 데이터가 데이터 단자(225)에 나타나고, 이 데이터가 인버터 d11, d12를 통해서 데이터 출력 단자(221)에 출력된다.
예를 들면, X 및 Y 어드레스 신호에 의하여 데이터용 NMOSh1이 선택되었다고 하자. ⑤ 의 타이밍에 있어서는, 프리차지 신호 P1, P2가 함께 L 레벨이기 때문에, 데이터용 NMOSh1은, 오프 상태가 되고 디코더 라인 AX1을 구성하는 4개의 NMOS는 온 상태가 된다. 따라서, 데이터 출력 단자(225)는 Vss 단자(217)에 전기적으로 접속되지 않고, VDD레벨을 유지한다. 이 VDD레벨은 데이터용 NMOS가 배치된 메모리 로케이션의 데이터가 "1" 인 것을 의미하고 있다. 그리고, 이 VDD레벨은 데이터 출력 버퍼 OB 의 출력단자(221)에 전달되어, 외부에 데이터 "1" 로서 출력된다.
한편, X 및 Y 어드레스 신호에 의하여 제2도중의 i1에 표시하는 메모리 로케이션이 선택되었다고 하자. ⑤ 의 타이밍에 있어서는, 프리차지 신호 P1, P2가 함께 L 레벨이기 때문에, 데이터용 NMOSh1, h2는 온 상태이고, 디코더 라인 AX1을 구성하는 4개의 NMOS도 온 상태가 된다. 따라서, 종전과는 다르고, 데이터 단자(225)가 Vss 단자(217)에 전기적으로 접속되고, Vss 레벨에 방전된다. 이 Vss 레벨은, 메모리 로케이션 i1의 데이터가 "0" 인 것을 의미하고 있다. 그리고, 이 Vss 레벨은, 데이터 출력 버퍼 OB 의 출력 단자(221)에 전달되고, 외부에 데이터 "0" 으로서 출력된다.
다음에, 타이밍 ⑥ 에서 프리차지 신호 P1만을 상승시키면 워드라인 프리차지 회로 WP 의 PMOSg51~ g58은 온 상태가 되고, 워드라인 프리차지 회로 WD 의 NMOSg41~ g48은 오프 상태가 된다. 따라서 메모리 블록 MC의 데이터용 NMOS는 모두 온 상태가 되므로, 비트라인 X1~ X16은 모두 Vss 단자에 전기적으로 접속되고, 비트라인 X1~ X16의 전하가 방전된다. 그리고, 이 비트라인의 방전의 종료후, 프리차지 신호 P2의 ⑦ 의 타이밍에서 H 레벨로 상승시켜 비트라인의 프리차지를 하고, 다음에 읽어내야할 메모리 로케이션의 어드레스를 ⑧ 의 타이밍으로 확정시킨다.
이상과 같이, 프리차지 신호 P1과 P2의 H 레벨의 상승시기에 차를 두고, 메모리 로케이션의 데이터를 읽어낼때 마다 비트라인의 전하를 방전하도록 했기 때문에, 불필요한 전하가 데이터용 NMOS에 축적하는 경우는 없다. 따라서 데이터의 읽어내기 속도를 올렸다고 해도 데이터 "1"을 연속하여 복수회 읽어낸 뒤에, 데이터 "0" 를 정확하게 읽어내는 것이 가능해진다. 또, 프리차지 신호 P1과 P2에 관해서는, H 레벨의 상승이 타이밍만을 달리하면 되므로, 읽어내는 시간을 증가시키는 일은 없다.
다음에 프리차지 신호 P1과 P2를 생성하기 위한 프리차지 신호 생성회로의 구체적인 회로 구성을 제6도를 사용하여 설명한다.
이 프리차지 신호 생성회로는, CLK 신호의 하강 에지에 응답하여 D 입력 단자에 주어진 데이터를 읽어넣는 데이터 플립플롭 회로(이하 DF/F 로 칭함).
(601, 603, 605)와, CLK 신호의 상승 에지에 응답하여 D 입력단자에 주어진 데이터를 읽어넣는 DF/F(607)을 갖는다. 또한, 프리차지 신호 생성회로는, 각종 게이트 회로와, R-S 플립 회로(627)데이터 래치 회로(611)를 갖는다.(CLK 신호는, 3입력 AND 게이트(623)의 제3입력 단자, 2입력 AND 게이트(625)의 제2입력 단자에도 주어짐).
DF/F(601)의 Q 출력단자, DF/F(603)의 D 입력 단자와, 3입력 NOR 게이트(617)의 제3입력 단자와, 3입력 AND 게이트(623)의 제2입력 단자에 접속되어 있다. DF/F(603)의 Q 출력단자, DF/F(605)의 D 입력 단자와 2입력 NOR 게이트(613)의 제2입력 단자와, 3입력 NOR 게이트(617)의 제2입력 단자와, 인버터(629)의 입력단자에 접속되어 있다. DF/F(605)의 Q 출력 단자, DF/F(607)의 D 입력 단자와 2입력 NOR 게이트(613)의 제1입력 단자와 2입력 NOR 게이트(615)의 제2입력 단자와 입력 NOR 게이트(617)의 제1입력 단자에 접속되어 있다. DF/F(607)의 Q 출력 단자는, 2입력 NOR 게이트(615)의 제1입력 단자에 접속되어 있다.
인버터(629)는, DF/F(603)의 출력 단자와 3입력 AND 게이트(603)의 제1입력 단자에 접속되어 있다.
R-S 플립플롭 회로(627)(이하, R-SF/F 로 칭함)는, 2입력 NOR 게이트(619)와(621)로 구성되어 있다. 그리고, 이 R-SF/F(627)의 세트 입력 단자인 2입력 NOR 게이트(619)의 제1입력 단자는 3입력 NOR 게이트(617)의 출력 단자에 접속되고, 리셋트 입력 단자인 2입력 NOR 게이트(621)의 제2입력 단자는 3입력 AND 게이트(623)의 출력 단자에 접속되어 있다. 그리고, R-SF/F(627)의 출력 단자인 2입력 NOR 게이트(621)의 출력 단자에서, 프리차지 신호 P1이 출력된다. 한편, 프리차지 신호 P2는 2입력 NOR 게이트(615)의 출력 단자에서 출력된다.
데이터 래치 회로(611)(이하 D 래치라 칭함)는, 2입력 NOR 게이트(625)의 출력에 응답하여, 어드레스 신호를 유지하고, Q 출력 단자에서 X 및 Y 어드레수 신호를 출력한다.
다음에, 이 프리차지 신호 생성 회로의 동작을 제7도를 사용하여 설명한다. 처음에, DF/F(605)의 Q 출력이 H 레벨, DF/F(601, 603)의 Q 출력이 L 레벨, CLK 신호가 H 레벨이라 한다(이때는, 프리차지 신호 P1, P2는 함께 L 레벨임)그리고, CLK 신호가 L 레벨로 하강하면, DF/F(605)는, CLK 신호 하강전의 D/F(603)의 L 레벨의 Q 출력을 읽어넣고, Q 출력 단자에서 L 레벨을 출력한다. DF/F(601, 603, 605)의 Q 출력이 모두 L 레벨이기 때문에, 3입력 NOR 게이트(617)의 출력은 H 레벨이 된다. 이 H 레벨은, R-SF/F(627)의 셋트 입력으로 하여 2입력 NOR 게이트(619)의 제1입력 단자에 부여된다. 지금, 3입력 NOR 게이트(623)의 출력은 L 레벨이므로, 프리차지 신호 P1이 H 레벨이 된다. 이 H 레벨의 프리차지 신호 P1은, 2입력 NOR 게이트(619)의 제2입력 단자에 주어지기 때문에, R-SF/F(627)의 리셋트 입력단자인 2입력 NOR 게이트(621)의 제2입력 단자에 H 레벨이 주어지지 않는한 H 레벨이 유지된다.
다음에 CLK 신호가 H 레벨로 상승하면, DF/F(607)의 Q 출력은 L 레벨로 하강한다. 지금 DF/F(605)의 Q 출력은 L 레벨이므로, 2입력 NOR 게이트(615)의 출력, 즉, 프리차지 신호 P2는 H 레벨이 된다. 동시에, CLK 신호가 H 레벨이 되면, 2입력 NOR 게이트(625)의 출력은 H 레벨이 되기 때문에, D 래치 회로(611)의 D 입력 단자에 주어진 어드레스 신호가 Q 출력 단자에서 출력되기 시작한다.
이상과 같이 하여, 프리차지 신호 P1, P2의 활성화 하는(상승)타이밍을 어긋나게 하고, 전회의 데이터 읽어내기 때에 충전된 불필요한 전하를 방전하도록 하고 있다.
다음에, CLK 신호가 L 레벨로 하강하면, NAD 게이트(625)의 출력이 L 레벨이 되고, 어드레스 신호가 D 래치 회로(611)에 래치된다.
또, DF/F(603, 605)의 Q 출력은, 함께 L 레벨이므로, NOR 게이트(613)의 출력은, H 레벨이 된다. 따라서, DF/F(601)Q 출력은, H 레벨이 된다. DF/F(601)Q 출력이 H 레벨이 되면, 3입력 AND 게이트(623)의 출력이 L 레벨이기 때문에, 프리차지 신호 P1은, H 레벨을 유지한다.
다음에, CLK 신호가 H 레벨로 상승하면, 3입력 AND 게이트(623)의 출력이 H 레벨이 된다. 즉, R-SF/F 회로(627)의 리셋트 입력이 H 레벨이 되기 때문에, 프리차지 신호 P1은, L 레벨이 되고, Y 측의 디코더의 프리차지가 종료한다.
다음에, CLK 신호가 L 레벨로 하강하면, 다시 3입력 AND 게이트(623)의 출력이 L 레벨이 된다.
다음에 CLK 신호가 L 레벨로 상승한후에, 다시 L 레벨로 하강하면, DF/F(605)의 출력은, DF/F(603)의 H 레벨의 Q 출력을 읽어넣고, H 레벨이 된다. DF/F(607)의 Q 출력이 H 레벨이 되면, 2입력 AND 게이트(615)의 출력, 즉 프리차지 신호 P2가 L 레벨이 된다. 그후, 데이터의 읽어내기를 한다.
이 데이터의 읽어내기가 완료한후, 다음의 데이터 읽어내기 사이클이 개시된다.
[산업상의 이용 가능성]
본 발명에 의하면, 데이터의 읽어내기를 할때마다, 비트라인의 불필요한 전하를 방전시킬 수 있기 때문에, 데이터의 읽어내기 사이클을 더욱 빠르게 해도, 메모리 로케이션의 데이터를 정확하게 읽어낼 수 있다.
예를 들면, 용량이 64kbit 의 ROM인 경우에는, 데이터의 읽어내기 사이클을 약 30 % 정도(약 1.3MHz 정도)빠르게 해도, 메모리 로케이션의 데이터를 정확하게 읽어낼 수 있다.

Claims (12)

  1. (신설)반도체 기억 장치에 있어서,
    (a)데이터를 저장하기 위한 복수의 메모리 로케이션을 가진 메모리 블록과,
    (b)상기 메모리 로케이션을 선택하기 위한 복수의 워드라인과,
    (c)데이터를 상기 메모리 로케이션에 전송하기 위한 복수의 비트라인과,
    (d)상기 워드라인중 하나에 각각 연결되며, 제1어드레스 신호에 응답하여 각각 선택된 복수의 Y 디코드라인을 가진 Y 디코더와,
    (e)활성화되는 제1프리차지 신호에 응답하여 상기 워드라인을 프리차지 하기 위한 제1프리차지 회로와,
    (f)비활성화되는 제1프리차지 신호에 응답하여 선택된 Y 디코드라인을 디스차지하기 위한 디스차지 회로와,
    (g)상기 비트라인중 하나에 각각 연결되며, 제2어드레스 신호에 응답하여 각각 선택된 복수의 X 디코드라인을 가진 X 디코더와,
    (h)복수의 X 디코드라인을 통해 복수의 비트라인에 공통으로 연결된 데이터 출력 단자와,
    (i )활성화되는 제2프리차지 신호에 응답하여 상기 데이터 출력 단자를 통해 상기 선택된 비트라인을 프리차지하기 위한 제2프리차지 회로와,
    (j)상기 제1 및 제2어드레스 신호에 의해 선택된 메모리 로케이션에 소정의 전압을 공급하고, 비 활성화되는 상기 제2프리차지 신호에 응답하여 메모리 로케이션에 있는 데이터를 상기 출력 단자에 전송하기 위한 데이터 출력 인에이블 회로 및,
    (k)기준 클럭 신호에 응답하여 제1프리차지 신호에 대한 소정의 시간 주기로 지연된 제1프리차지 신호와 제2프리차지 신호를 생성시키기 위한 프리차지 신호 생성 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. (신설)제1항에 있어서, 상기 프리차지 신호 생성회로는, 제1펄스 신호를 생성시키기 위한 제1펄스 신호 생성 회로와, 상기 제1펄스 신호로부터 소정의 지연 시간을 가진 제2펄스 신호를 생성시키기 위한 제2펄스 신호 생성 회로와, 상기 제2펄스 신호로부터 소정의 지연 시간을 가진 제3펄스 신호를 생성시키기 위한 제3펄스 신호 생성 회로와, 상기 제3펄스 신호로부터 소정의 지연 시간을 가진 제4펄스 신호를 생성시키기 위한 제4펄스 신호 생성 회로와, 상기 제1, 제2 및 제3펄스 신호가 비활성 레벨을 가질 때 활성 레벨을 가지며, 상기 제1펄스 신호가 활성 레벨을 가지고 제2펄스 신호가 비활성 레벨을 가지고 기준 클럭 신호가 활성 레벨을 가질 때 비활성 레벨을 가진 제1프리차지 신호를 생성시키기 위한 제1프리차지 신호 생성 회로 및, 상기 제3 및 제4펄스 신호가 비활성 레벨을 가질 때 활성 레벨을 가지며, 상기 제3펄스 신호가 활성 레벨을 가질 때 비활성 레벨을 가진 제2프리차지 신호를 생성시키기 위한 제2프리차지 신호 생성 회로를 포함하며, 상기 제1, 제2, 제3 및, 제4펄스 신호는 각각의 활성 레벨과 비활성 레벨을 각각 가지며, 상기 제1 및 제2프리차지 신호 활성 레벨은 활성화되는 상기 제1 및 제2프리차지 신호와 일치하는 것을 특징으로 하는 반도체 기억 장치.
  3. (신설)제2항에 있어서, 각각의 상기 제1에서 제4펄스 신호 생성 회로는 플립플롭 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  4. (신설)제2항에 있어서, 상기 제2프리차지 신호 생성 회로는 상기 제4펄스 신호에 연결된 제1입력 단자와, 상기 제3펄스 신호에 연결된 제2입력 단자와, 상기 제2프리차지 신호를 출력하는 출력 단자를 가진 제1논리 게이트를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. (신설)제2항에 있어서, 상기 제1프리차지 신호 생성 회로는, 상기 제3펄스 신호에 연결된 제1입력 단자와, 제2펄스 신호에 연결된 제2입력 단자 및, 셋트 신호를 출력하는 출력 단자를 가진 제2논리 게이트와, 제2펄스 신호에 연결된 제1입력 단자와, 제1펄스 신호에 연결된 제2입력 단자와, 기준 클럭 신호에 연결된 제3입력 단자 및, 리셋트 신호를 출력하는 출력 단자를 가진 제3논리 게이트 및, 상기 셋트 신호에 연결된 셋트 단자와, 리셋트 신호에 연결된 리셋트 단자 및, 제1프리차지 신호를 출력하는 출력 단자를 가진 셋트-리셋트 형 플립플롭 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  6. (신설)반도체 기억 장치에 있어서, 제1 및 제2워드라인과, 제1노드와 제2노드사이에 연결되며, 상기 제1워드라인에 연결된 게이트를 가진 제1MOS트랜지스터와, 제1노드에 연결된 제3전극 및 제4노드에 연결된 제4전극을 포함하는 제1비트라인 경로와, 제3노드와 제4노드사이에 연결되며, 상기 제2워드라인에 연결된 게이트를 가진 제2MOS트랜지스터와, 제3노드에 연결된 제3전극 및 제4노드에 연결된 제4전극으로 이루어진 제2비트라인 경로와, 활성 레벨과 비활성 레벨을 각각 가진 제1프리차지 신호와 제2프리차지 신호를 생성시키기 위한 프리차지 신호 생성회로로서, 제1프리차지 신호는 제1시간과 제2시간사이의 활성 레벨을 가지며, 제2프리차지 신호는 제1시간후의 제3시간과 제2시간후의 제4시간사이의 활성 레벨을 가진 프리차지 신호 생성 회로와, 상기 활성 레벨을 가진 제1프리차지 신호에 응답하여 상기 제1 및 제2워드라인을 활성 레벨로 프리차지하기 위한 제1프리차지 회로와, 활성 레벨을 가진 제2프리차지 신호에 응답하여 상기 제1 및 제2비트라인을 활성 레벨로 프리차지하기 위한 제2프리차지 회로와, 출력 단자와, 제1어드레스 신호와, 비활성 레벨을 가진 제1프리차지 신호에 응답하여 상기 제1 및 제2워드라인중 하나를 디스차지하기 위해 상기 제1 및 제2워드라인에 연결된 워드라인 디코드 및 디스차지 회로와, 제2어드레스 신호에 응답하여 상기 제1 및 제2비트라인중 하나를 상기 출력 단장 전기접속하기 위해 제1노드와, 제3노드 및 상기 출력 단자에 접속된 비트라인 디코더 및, 비활성 레벨을 가진 제2프리차지 신호에 응답하여 상기 제1 및 제2비트라인을 비활성 레벨로 디스차지하기 위해 상기 제1 및 제4노드에 연결된 비트라인 디스차지 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  7. (신설)제6항에 있어서, 상기 프리차지 신호 생성 회로는, 제1펄스 신호를 생성시키기 위한 제1펄스 신호 생성 회로와, 상기 제1펄스 신호로부터 소정의 지연 시간을 가진 제2펄스 신호를 생성시키기 위한 제2펄스 신호 생성 회로와, 상기 제2펄스 신호로부터 소정의 지연 시간을 가진 제3펄스 신호를 생성시키기 위한 제3펄스 신호 생성 회로와, 상기 제3펄스 신호로부터 소정의 지연 시간을 가진 제4펄스 신호를 생성시키기 위한 제4펄스 신호 생성 회로와, 활성 레벨과 비활성 레벨을 가진 클럭 신호를 수신하도록 연결된 클럭 노드와, 상기 제1, 제2 및 제3펄스 신호가 비활성 레벨을 가질 때 활성 레벨을 가지며, 제1펄스 신호가 활성 레벨을 가지고 제2펄스 신호가 비활성 레벨을 가지며 클럭 신호가 활성 레벨을 가질 때 비활성 레벨을 가진 제1프리차지 신호를 생성시키기 위한 제1프리차지 신호 생성 회로 및, 상기 제3 및 제4펄스 신호가 비활성 레벨을 가질 때 활성 레벨을 가지며, 제3펄스 신호가 활성 레벨을 가질때 비활성 레벨을 가진 제2프리차지 신호를 생성시키기 위한 제2프리차지 신호 생성 회로를 구비하며, 상기 제1, 제2, 제3 및, 제4펄스 신호는 각각 활성 레벨과 비활성 레벨을 각각 갖는 것을 특징으로 하는 반도체 기억 장치.
  8. (신설)제6항에 있어서, 각각의 상기 제1에서 제4펄스 신호 생성 회로는 플립플롭 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  9. (신설)제6항에 있어서, 상기 제2프리차지 신호 생성 회로는, 상기 제4펄스 신호에 연결된 제1입력 단자와, 상기 제3펄스 신호에 연결된 제2입력 단자와, 제1펄스 신호에 연결된 제3입력 단자 및, 제2프리차지 신호를 출력하는 출력 단자를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. (신설)제6항에 있어서, 상기 제1프리차지 신호 생성 회로는, 상기 제 3펄스 신호에 연결된 제1입력 단자와, 상기 제2펄스 신호에 연결된 제2입력 단자와, 제1펄스 신호에 연결된 제3입력 단자 및, 셋트 신호를 출력하는 출력 단자를 가진 제2논리 게이트와, 제2펄스 신호에 연결된 제1입력 단자와, 상기 제1펄스 신호에 연결된 제2입력 단자와, 클럭 신호에 연결된 제3입력 단자 및, 리셋트 신호를 출력하는 출력 단자를 가진 제3논리 게이트와, 상기 셋트 신호에 연결된 셋트 단자와, 리셋트 신호에 연결된 리셋트 단자 및, 제1프리차지 신호를 출력하는 출력 단자를 가진 셋트-리셋트 형 플립플롭 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  11. (신설)워드라인과 비트라인에 의해 데이터가 저장되는 복수의 메모리 로케이션을 선택하고, 상기 데이터를 비트라인으로부터 판독하는 단계들을 포함한 반도체 기억 장치용 데이터 판독 방법에 있어서,
    (a)제1주기에서 워드라인을 활성 레벨로 프리차지하고 비트라인을 비활성 레벨로 디스차지하는 단계와,
    (b)제1주기후의 제2주기에서 상기 비트라인을 활성 레벨로 프리차지 하고 상기 워드라인을 비활성 레벨로 디스차지하는 단계와,
    (c)소정의 메모리 로케이션을 선태하는 단계 및,
    (d)제2주기후의 제3주기에서 선택된 메모리 로케이션에 해당하는 비트라인중 하나로부터 선택된 메모리 로케이션에 저장된 데이터를 판독하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치용 데이터 판독 방법.
  12. (신설)제11항에 있어서, 상기 단계(a)는, 상기 워드라인을 활성 레벨로 프리차지하고 상기 비트라인을 비활성 레벨로 디스차지하는 과정과, 상기 소정의 워드라인의 활성 레벨을 유지하고 상기 비트라인을 활성 레벨로 프리차지하는 과정을 포함하는 것을 특징으로 하는 반도체 기억 장치용 데이터 판독 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6940770B2 (en) * 2003-01-21 2005-09-06 Hewlett-Packard Development Company, L.P. Method for precharging word and bit lines for selecting memory cells within a memory array
KR100819099B1 (ko) * 2006-10-02 2008-04-03 삼성전자주식회사 가변저항 반도체 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5713079B2 (ko) * 1975-02-10 1982-03-15
JPS5577091A (en) * 1978-12-01 1980-06-10 Nec Corp Read-only memory circuit
JPS60138799A (ja) * 1983-12-27 1985-07-23 Toshiba Corp ダイナミツク型読出し専用半導体記憶装置
JPS61180998A (ja) * 1985-02-06 1986-08-13 Matsushita Electric Ind Co Ltd ダイナミツクｒｏｍ回路
JPS6150291A (ja) * 1985-04-22 1986-03-12 Hitachi Ltd プリチヤ−ジ電圧制限回路
JPH0738276B2 (ja) * 1986-11-12 1995-04-26 三菱電機株式会社 Ｒｏｍ装置の読出し回路
JPS6425394A (en) * 1987-07-21 1989-01-27 Mitsubishi Electric Corp Nonvolatile semiconductor memory device

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