JPH0738276B2 - Ｒｏｍ装置の読出し回路 - Google Patents
Ｒｏｍ装置の読出し回路Info
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- JPH0738276B2 JPH0738276B2 JP27066486A JP27066486A JPH0738276B2 JP H0738276 B2 JPH0738276 B2 JP H0738276B2 JP 27066486 A JP27066486 A JP 27066486A JP 27066486 A JP27066486 A JP 27066486A JP H0738276 B2 JPH0738276 B2 JP H0738276B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置のうちのROM装置の読
出し回路に関するものである。
出し回路に関するものである。
従来のROM装置の読出し回路の一例を第４図に示す説明
する。
する。
図において、QNはメモリトランジスタ、QL〜QMはビツト
線選択アドレス（以下、Ｙアドレスと呼称する）によつ
て選択されるビツト線デコーダで、このビツト線デコー
ダQL〜QMはROMからなるメモリアレイとこのメモリアレ
イのビツト線を選択するために複数のスイツチングFET
を直列接続して構成されている。Q2,Q3…Q5はＰチヤネ
ル形トランジスタ、Q6,Q7…Q11はＮチヤネル形トランジ
スタ、SAは一般的なROM装置のCMOSセンスアンプ（以
下、センスアンプと呼称する）で、このセンスアンプSA
は上記ビツト線デコーダQL〜QMの最上位に接続されてい
る。CAはCMOS差動アンプ（以下、差動アンプと呼称す
る）である。
線選択アドレス（以下、Ｙアドレスと呼称する）によつ
て選択されるビツト線デコーダで、このビツト線デコー
ダQL〜QMはROMからなるメモリアレイとこのメモリアレ
イのビツト線を選択するために複数のスイツチングFET
を直列接続して構成されている。Q2,Q3…Q5はＰチヤネ
ル形トランジスタ、Q6,Q7…Q11はＮチヤネル形トランジ
スタ、SAは一般的なROM装置のCMOSセンスアンプ（以
下、センスアンプと呼称する）で、このセンスアンプSA
は上記ビツト線デコーダQL〜QMの最上位に接続されてい
る。CAはCMOS差動アンプ（以下、差動アンプと呼称す
る）である。
そして、Vccは電源を示し、CEおよび▲▼はチツプ
イネブル信号、Vrefは参照電圧、Ｃはコモンビツト線、
Ｍはビツト線、BSAOはビツト線選択アドレス出力、WSAO
は、ワード線選択アドレス出力を示す。
イネブル信号、Vrefは参照電圧、Ｃはコモンビツト線、
Ｍはビツト線、BSAOはビツト線選択アドレス出力、WSAO
は、ワード線選択アドレス出力を示す。
つぎに動作について説明する。
まず、Ｙアドレスによつてビツト線デコーダQL〜QMが選
択オンされると、選択されたビツト線Ｍとコモンビツト
線Ｃが接続される。このとき、ワード線選択アドレス
（以下、Ｘアドレスと呼称する）によつてメモリトラン
ジスタQNのゲートに選択信号である“H"レベルが供給さ
れる。そして、このメモリトランジスタQNはしきい値電
圧（以下、Vthと呼称する）に応じてオンまたはオフ状
態となる。
択オンされると、選択されたビツト線Ｍとコモンビツト
線Ｃが接続される。このとき、ワード線選択アドレス
（以下、Ｘアドレスと呼称する）によつてメモリトラン
ジスタQNのゲートに選択信号である“H"レベルが供給さ
れる。そして、このメモリトランジスタQNはしきい値電
圧（以下、Vthと呼称する）に応じてオンまたはオフ状
態となる。
つぎに、メモリトランジスタQNのVthがＸアドレスの
“H"レベルより低い場合には、このメモリトランジスタ
QNはオン状態となりコモンビツト線Ｃは“L"レベルとな
る。一方、メモリトランジスタQNのVthがＸアドレスの
“H"レベルよりも高ければ、メモリトランジスタQNはオ
フ状態となりコモンビツト線Ｃは“H"レベルとなる。そ
して、このコモンビツト線ＣのレベルはＮチヤネル型ト
ランジスタ（Ｎチヤネル駆動MOS FET）Q3とＰチヤネル
形トランジスタ（Ｐチヤネル負荷MOS FET）Q3で増幅さ
れて、差動アンプCAに入力されメモリトランジスタQNの
情報（“1"または“0"）を判定する。ここで、Ｐチヤネ
ル形トランジスタQ2とＮチヤネル形トランジスタQ6,Q7
は負帰還型バイアス回路を構成しており、チツプイネブ
ル信号▲▼は動作時に“L",スタンバイ時に“H"と
なる。
“H"レベルより低い場合には、このメモリトランジスタ
QNはオン状態となりコモンビツト線Ｃは“L"レベルとな
る。一方、メモリトランジスタQNのVthがＸアドレスの
“H"レベルよりも高ければ、メモリトランジスタQNはオ
フ状態となりコモンビツト線Ｃは“H"レベルとなる。そ
して、このコモンビツト線ＣのレベルはＮチヤネル型ト
ランジスタ（Ｎチヤネル駆動MOS FET）Q3とＰチヤネル
形トランジスタ（Ｐチヤネル負荷MOS FET）Q3で増幅さ
れて、差動アンプCAに入力されメモリトランジスタQNの
情報（“1"または“0"）を判定する。ここで、Ｐチヤネ
ル形トランジスタQ2とＮチヤネル形トランジスタQ6,Q7
は負帰還型バイアス回路を構成しており、チツプイネブ
ル信号▲▼は動作時に“L",スタンバイ時に“H"と
なる。
上記のような従来のROM装置の読出し回路では、Ｘまた
はＹアドレス切換りにともなつてメモリトランジスタQN
が“0"から“1"、すなわち、オフからオンに変化したと
き、このメモリトランジスタQNがオフの期間にコモンビ
ツト線Ｃの寄生容量（約0.5〜2.0pF）に充電された電荷
がコモンビツト線Ｃの電位を持ち上げて（約0.2〜1.5
V）、しいてはＮチヤネル形トランジスタQ7,Q8にバツク
ゲートバイアスを加えることになり、メモリトランジス
タQNがオンしたときの放電スピードを極端に遅らすこと
になる。このため、メモリトランジスタQNを“0"から
“1"（オフからオン）にアドレス選択を切換えたとき、
第５図に示すような波形となり、他の読出しアクセスタ
イムに比べて極端に遅れるという問題点があつた。
はＹアドレス切換りにともなつてメモリトランジスタQN
が“0"から“1"、すなわち、オフからオンに変化したと
き、このメモリトランジスタQNがオフの期間にコモンビ
ツト線Ｃの寄生容量（約0.5〜2.0pF）に充電された電荷
がコモンビツト線Ｃの電位を持ち上げて（約0.2〜1.5
V）、しいてはＮチヤネル形トランジスタQ7,Q8にバツク
ゲートバイアスを加えることになり、メモリトランジス
タQNがオンしたときの放電スピードを極端に遅らすこと
になる。このため、メモリトランジスタQNを“0"から
“1"（オフからオン）にアドレス選択を切換えたとき、
第５図に示すような波形となり、他の読出しアクセスタ
イムに比べて極端に遅れるという問題点があつた。
従来のROM装置における内部回路の波形図である第５図
において、（ａ）はＸまたはＹアドレス選択信号、
（ｂ）はメモリトランジスタQNがオフからオンと選択さ
れる場合のコモンビツト線Ｃのレベルである。そして、
（ニ）はメモリトランジスタQN“オフ”のアドレス領域
を示し、（ホ）はメモリトランジスタQN“オン”のアド
レス領域を示したものであり、このメモリトランジスタ
QNがオンからオフするとき、すみやかに“L"レベルにな
らない。
において、（ａ）はＸまたはＹアドレス選択信号、
（ｂ）はメモリトランジスタQNがオフからオンと選択さ
れる場合のコモンビツト線Ｃのレベルである。そして、
（ニ）はメモリトランジスタQN“オフ”のアドレス領域
を示し、（ホ）はメモリトランジスタQN“オン”のアド
レス領域を示したものであり、このメモリトランジスタ
QNがオンからオフするとき、すみやかに“L"レベルにな
らない。
この発明は、かかる問題点を解決するためになされたも
ので、メモリトランジスタのオン・オフに関係なくコモ
ンビツト線の寄生容量に対する充電電荷をなくし、しい
てはアクセスタイムの遅れをなくし、より高速動作が可
能なROM装置の読出し回路を得ることを目的とする。
ので、メモリトランジスタのオン・オフに関係なくコモ
ンビツト線の寄生容量に対する充電電荷をなくし、しい
てはアクセスタイムの遅れをなくし、より高速動作が可
能なROM装置の読出し回路を得ることを目的とする。
この発明によるROM装置の読出し回路は、所定の情報を
記憶するスイッチングFETからなるメモリアレイと、こ
のメモリアレイのビット線を選択するために複数のスイ
ッチングFETを直列接続したビット線デコーダと、この
ビット線デコーダの最上位に接続されたセンスアンプと
を有し、ビット線デコーダにより選択されたメモリアレ
イの記憶内容をセンスアンプで検出して出力するROM装
置において、少なくとも１つのアドレス入力信号の変化
に応じて所定のパルス信号を発生するアドレスエッヂト
リガ回路と、ビット線デコーダ−センスアンプ間と接地
との間に設けられ、パルス信号によりゲート電位が制御
されるMOSFETとを備え、アドレス入力信号が変化した場
合にMOSFETを導通させることにより、ビット線デコーダ
−センスアンプ間に充電されている電荷を放電するよう
にしたものである。
記憶するスイッチングFETからなるメモリアレイと、こ
のメモリアレイのビット線を選択するために複数のスイ
ッチングFETを直列接続したビット線デコーダと、この
ビット線デコーダの最上位に接続されたセンスアンプと
を有し、ビット線デコーダにより選択されたメモリアレ
イの記憶内容をセンスアンプで検出して出力するROM装
置において、少なくとも１つのアドレス入力信号の変化
に応じて所定のパルス信号を発生するアドレスエッヂト
リガ回路と、ビット線デコーダ−センスアンプ間と接地
との間に設けられ、パルス信号によりゲート電位が制御
されるMOSFETとを備え、アドレス入力信号が変化した場
合にMOSFETを導通させることにより、ビット線デコーダ
−センスアンプ間に充電されている電荷を放電するよう
にしたものである。
また、この発明の別の発明によるROM装置の読出し回路
は、少なくとも１つのアドレス入力信号の変化に応じて
所定のパルス信号を発生するアドレスエッヂトリガ回路
と、ビット線デコーダの各スイッチングFET間またはビ
ット線デコーダ−メモリアレイ間と接地との間に設けら
れ、パルス信号によりゲート電位が制御されるMOSFETと
を備え、アドレス入力信号が変化した場合にMOSFETを導
通させることにより、ビット線デコーダの各スイッチン
グFET間またはビット線デコーダ−メモリアレイ間に充
電されている電荷を放電するようにしたものである。
は、少なくとも１つのアドレス入力信号の変化に応じて
所定のパルス信号を発生するアドレスエッヂトリガ回路
と、ビット線デコーダの各スイッチングFET間またはビ
ット線デコーダ−メモリアレイ間と接地との間に設けら
れ、パルス信号によりゲート電位が制御されるMOSFETと
を備え、アドレス入力信号が変化した場合にMOSFETを導
通させることにより、ビット線デコーダの各スイッチン
グFET間またはビット線デコーダ−メモリアレイ間に充
電されている電荷を放電するようにしたものである。
この発明においては、コモンビツト線の寄生容量に対す
る充電電荷をMOS FETにてアドレスの切換つた一定期
間、接地（GND）に放電させる。
る充電電荷をMOS FETにてアドレスの切換つた一定期
間、接地（GND）に放電させる。
以下、図面に基づきこの発明の実施例を詳細に説明す
る。
る。
第１図はこの発明によるROM装置の読出し回路の一実施
例を示す回路図である。
例を示す回路図である。
この第１図において第４図と同一符号のものは相当部分
を示し、Q12はMOS FETであるＮチヤネル形トランジス
タ、ATは少なくとも１つのアドレス入力信号が変化する
と所定のパルスを発生するアドレスエツヂトリガ回路、
A0,A1…Anはこのアドレスエツヂトリガ回路ATに入力さ
れるアドレス信号である。
を示し、Q12はMOS FETであるＮチヤネル形トランジス
タ、ATは少なくとも１つのアドレス入力信号が変化する
と所定のパルスを発生するアドレスエツヂトリガ回路、
A0,A1…Anはこのアドレスエツヂトリガ回路ATに入力さ
れるアドレス信号である。
そして、ビツト線デコーダQL〜QMとセンスアンプSA間と
接地との間にＮチヤネル形トランジスタ12（MOS FET）
を設け、上記アドレスエツヂトリガ回路ATの出力にて上
記MOS FETのゲート電位を制御し、ビツト線デコーダQL
〜QMとセンスアンプSA間を所定の電位以下にするように
構成されている。
接地との間にＮチヤネル形トランジスタ12（MOS FET）
を設け、上記アドレスエツヂトリガ回路ATの出力にて上
記MOS FETのゲート電位を制御し、ビツト線デコーダQL
〜QMとセンスアンプSA間を所定の電位以下にするように
構成されている。
つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。
て説明する。
第２図はこの発明における内部回路の波形図で、（ａ）
はＸまたはＹアドレス選択信号を示したものであり、
（ｂ）はアドレスエツヂトリガ回路ATの出力、（ｃ）は
コモンビツト線Ｃのレベルを示したものである。そし
て、（イ）はメモリトランジスタQN“オフ”のアドレス
領域を示し、（ロ）はメモリトランジスタQN“オン”の
アドレス領域を示す。なお、（ｃ）における点線の
（ハ）は従来のコモンビツト線Ｃのレベル（従来の線）
を示す。
はＸまたはＹアドレス選択信号を示したものであり、
（ｂ）はアドレスエツヂトリガ回路ATの出力、（ｃ）は
コモンビツト線Ｃのレベルを示したものである。そし
て、（イ）はメモリトランジスタQN“オフ”のアドレス
領域を示し、（ロ）はメモリトランジスタQN“オン”の
アドレス領域を示す。なお、（ｃ）における点線の
（ハ）は従来のコモンビツト線Ｃのレベル（従来の線）
を示す。
まず、外部入力であるアドレス信号A0,A1…Anが入力さ
れると、ROM装置内にてＸおよびＹアドレスの指定が決
定され、同時にアドレスエツヂトリガ回路ATが作動し所
望のパルスを発生する。そして、この外部入力であるア
ドレス信号A0,A1…Anの入力切換りから上記パルスの遅
れ時間やパルス幅などは、上記アドレスエツヂトリガ回
路ATのMOS FETの組合せや抵抗，容量の入れ方で自在に
変えれることは、すでに一般に知られている。
れると、ROM装置内にてＸおよびＹアドレスの指定が決
定され、同時にアドレスエツヂトリガ回路ATが作動し所
望のパルスを発生する。そして、この外部入力であるア
ドレス信号A0,A1…Anの入力切換りから上記パルスの遅
れ時間やパルス幅などは、上記アドレスエツヂトリガ回
路ATのMOS FETの組合せや抵抗，容量の入れ方で自在に
変えれることは、すでに一般に知られている。
さて、このアドレスエツヂトリガ回路ATの出力パルスを
Ｎチヤネル形トランジスタQ12のゲートに入力し、コモ
ンビツト線Ｃを接地（GND）と上記パルス幅の期間導通
させる。すなわち、上記アドレスエツヂトリガ回路ATの
出力パルスがＮチヤネル形トランジスタQ12のゲートに
入力されたとき、コモンビツト線Ｃの充電電荷は放電さ
れる。ここで、上記パルスのパルス幅は約20nsあればよ
い。
Ｎチヤネル形トランジスタQ12のゲートに入力し、コモ
ンビツト線Ｃを接地（GND）と上記パルス幅の期間導通
させる。すなわち、上記アドレスエツヂトリガ回路ATの
出力パルスがＮチヤネル形トランジスタQ12のゲートに
入力されたとき、コモンビツト線Ｃの充電電荷は放電さ
れる。ここで、上記パルスのパルス幅は約20nsあればよ
い。
つぎに、第２図を用いて説明する。
まず、（ａ）に示すＸまたはＹアドレス選択信号の切換
り（立上り，立下り）を感知してアドレスエツヂトリガ
回路ATから（ｂ）に示すパルスが発生される。ここで、
メモリトランジスタQNがオフのときのコモンビツト線Ｃ
の充電電荷は、次のアドレスが切換つた直後に上記
（ｂ）に示すアドレスエツヂトリガ回路ATの出力パルス
がＮチヤネル形トランジスタQ12のゲートに入力され、
すみやかに放電される。したがつて、コモンビツト線Ｃ
の波形（レベル）は（ｃ）に示すようになり、従来の波
形（点線（ハ）参照）に比べはるかに速く応答する。
り（立上り，立下り）を感知してアドレスエツヂトリガ
回路ATから（ｂ）に示すパルスが発生される。ここで、
メモリトランジスタQNがオフのときのコモンビツト線Ｃ
の充電電荷は、次のアドレスが切換つた直後に上記
（ｂ）に示すアドレスエツヂトリガ回路ATの出力パルス
がＮチヤネル形トランジスタQ12のゲートに入力され、
すみやかに放電される。したがつて、コモンビツト線Ｃ
の波形（レベル）は（ｃ）に示すようになり、従来の波
形（点線（ハ）参照）に比べはるかに速く応答する。
そして、Ｎチヤネル形トランジスタQ12のゲートに加わ
るパルス幅がかなり小さくても、コモンビツト線Ｃの放
電が可能なのは、周辺回路部であり、Ｎチヤネル形トラ
ンジスタQ12のデイメンジヨンを比較的大きくとれ、こ
のＮチヤネル形トランジスタQ12のオン抵抗がほとんど
ないためである。
るパルス幅がかなり小さくても、コモンビツト線Ｃの放
電が可能なのは、周辺回路部であり、Ｎチヤネル形トラ
ンジスタQ12のデイメンジヨンを比較的大きくとれ、こ
のＮチヤネル形トランジスタQ12のオン抵抗がほとんど
ないためである。
一方、ビツト線デコーダQL〜QMのＹデコーダおよびメモ
リトランジスタQNはチツプサイズを小さくするために極
端に小さいデイメンジヨンが用いられ、一般的に数メガ
オームのオン抵抗となつている。このため、従来のビツ
ト線デコーダQL〜QMとメモリトランジスタQNだけの放電
ルートだけでは、前述の第２図（ｃ）の点線（ハ）に示
すように極端に遅れるわけである。
リトランジスタQNはチツプサイズを小さくするために極
端に小さいデイメンジヨンが用いられ、一般的に数メガ
オームのオン抵抗となつている。このため、従来のビツ
ト線デコーダQL〜QMとメモリトランジスタQNだけの放電
ルートだけでは、前述の第２図（ｃ）の点線（ハ）に示
すように極端に遅れるわけである。
なお、上記実施例では、寄生容量に対する充電電荷の放
電用トランジスタであるＮチヤネル形トランジスタQ12
を設けたものを示したが、第３図に示すように、Ｙデコ
ーダの各トランジスタ間にＮチヤネル形トランジスタQ
13〜Q18のように放電用トランジスタを設けてもよい。
電用トランジスタであるＮチヤネル形トランジスタQ12
を設けたものを示したが、第３図に示すように、Ｙデコ
ーダの各トランジスタ間にＮチヤネル形トランジスタQ
13〜Q18のように放電用トランジスタを設けてもよい。
この発明の他の実施例を示す第３図において、第１図と
同一部分には同一符号を付し説明を省略する。QL1,QL2
…QL5およびQMはＹアドレスによつて選択されるビツト
線デコーダで、複数のスイツチングFETを直列接続して
構成されている。
同一部分には同一符号を付し説明を省略する。QL1,QL2
…QL5およびQMはＹアドレスによつて選択されるビツト
線デコーダで、複数のスイツチングFETを直列接続して
構成されている。
そして、この複数のスイツチングFET（QL1〜QL5…QM）
を直列接続したビツト線デコーダの各スイツチングFET
間と接地（GND）との間にMOS FET、すなわち、放電用の
Ｎチヤネル形トランジスタQ13〜Q18を設けて、アドレス
エツヂトリガ回路ATの出力にて上記MOS FET（Q13〜
Q18）のゲート電位を制御し、上記スイツチングFET間を
所定の電位以下にするように構成されている。
を直列接続したビツト線デコーダの各スイツチングFET
間と接地（GND）との間にMOS FET、すなわち、放電用の
Ｎチヤネル形トランジスタQ13〜Q18を設けて、アドレス
エツヂトリガ回路ATの出力にて上記MOS FET（Q13〜
Q18）のゲート電位を制御し、上記スイツチングFET間を
所定の電位以下にするように構成されている。
上述したように、Ｙデコーダの各トランジスタ間にＮチ
ヤネル形トランジスタQ13〜Q18のように放電用トランジ
スタを設けてもよい。
ヤネル形トランジスタQ13〜Q18のように放電用トランジ
スタを設けてもよい。
なぜならば、コモンビツト線Ｃの寄生容量に比べてかな
り小さいＹデコーダトランジスタ間の寄生容量であるが
（１桁程の差）、大容量であればあるほど、すなわち、
ビツト線デコーダを構成するＹデコーダトランジスタ
（QL〜QM）の数がふえるほど、その寄生容量は無視でき
なくなり、コモンビツト線Ｃの説明と同様なアクセスタ
イムの遅れを生じるからである。
り小さいＹデコーダトランジスタ間の寄生容量であるが
（１桁程の差）、大容量であればあるほど、すなわち、
ビツト線デコーダを構成するＹデコーダトランジスタ
（QL〜QM）の数がふえるほど、その寄生容量は無視でき
なくなり、コモンビツト線Ｃの説明と同様なアクセスタ
イムの遅れを生じるからである。
以上説明したように、この発明によれば、アドレスエツ
ヂトリガ回路の出力パルスによつて、コモンビツト線と
GND間に設けられたMOS FET、または各Ｙデコーダトラン
ジスタ間とGND間に設けられたMOS FETのゲートを制御
し、各ノードの寄生容量に対する充電電荷を放電するよ
うにしたので、センスアンプのバツクゲート効果をなく
し、しいては、コモンビツト線のレベル（“H"から
“L"）確定の時間が速くなる。その結果、従来に比べて
はるかに安定した高速アクセスタイムの特性を有するRO
M装置が得られるという効果がある。
ヂトリガ回路の出力パルスによつて、コモンビツト線と
GND間に設けられたMOS FET、または各Ｙデコーダトラン
ジスタ間とGND間に設けられたMOS FETのゲートを制御
し、各ノードの寄生容量に対する充電電荷を放電するよ
うにしたので、センスアンプのバツクゲート効果をなく
し、しいては、コモンビツト線のレベル（“H"から
“L"）確定の時間が速くなる。その結果、従来に比べて
はるかに安定した高速アクセスタイムの特性を有するRO
M装置が得られるという効果がある。
第１図はこの本発明によるROM装置の読出し回路の一実
施例を示す回路図、第２図は第１図の動作説明に供する
内部回路の波形図、第３図はこの発明の他の実施例を示
す回路図、第４図は従来のROM装置の読出し回路の一例
を示す回路図、第５図は第４図の動作説明に供する内部
回路の波形図である。 QL〜QM（QL1〜QL5…QM）……ビツト線デコーダ、SA……
センスアンプ、AT……アドレスエツヂトリガ回路、Q12
〜Q18……Ｎチヤネル形トランジスタ（MOS FET）。
施例を示す回路図、第２図は第１図の動作説明に供する
内部回路の波形図、第３図はこの発明の他の実施例を示
す回路図、第４図は従来のROM装置の読出し回路の一例
を示す回路図、第５図は第４図の動作説明に供する内部
回路の波形図である。 QL〜QM（QL1〜QL5…QM）……ビツト線デコーダ、SA……
センスアンプ、AT……アドレスエツヂトリガ回路、Q12
〜Q18……Ｎチヤネル形トランジスタ（MOS FET）。
Claims (2)
- 【請求項１】所定の情報を記憶するスイッチングFETか
らなるメモリアレイと、このメモリアレイのビット線を
選択するために複数のスイッチングFETを直列接続した
ビット線デコーダと、このビット線デコーダの最上位に
接続されたセンスアンプとを有し、前記ビット線デコー
ダにより選択された前記メモリアレイの記憶内容を前記
センスアンプで検出して出力するROM装置において、 少なくとも１つのアドレス入力信号の変化に応じて所定
のパルス信号を発生するアドレスエッヂトリガ回路と、 前記ビット線デコーダ−センスアンプ間と接地との間に
設けられ、前記パルス信号によりゲート電位が制御され
るMOSFETとを備え、 前記アドレス入力信号が変化した場合に前記MOSFETを導
通させることにより、前記ビット線デコーダ−センスア
ンプ間に充電されている電荷を放電するようにしたこと
を特徴とするROM装置の読出し回路。 - 【請求項２】所定の情報を記憶するスイッチングFETか
らなるメモリアレイと、このメモリアレイのビット線を
選択するために複数のスイッチングFETを直列接続した
ビット線デコーダと、このビット線デコーダの最上位に
接続されたセンスアンプとを有し、前記ビット線デコー
ダにより選択された前記メモリアレイの記憶内容を前記
センスアンプで検出して出力するROM装置において、 少なくとも１つのアドレス入力信号の変化に応じて所定
のパルス信号を発生するアドレスエッヂトリガ回路と、 前記ビット線デコーダの各スイッチングFET間または前
記ビット線デコーダ−メモリアレイ間と接地との間に設
けられ、前記パルス信号によりゲート電位が制御される
MOSFETとを備え、 前記アドレス入力信号が変化した場合に前記MOSFETを導
通させることにより、前記ビット線デコーダの各スイッ
チングFET間または前記ビット線デコーダ−メモリアレ
イ間に充電されている電荷を放電するようにしたことを
特徴とするROM装置の読出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27066486A JPH0738276B2 (ja) | 1986-11-12 | 1986-11-12 | Ｒｏｍ装置の読出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27066486A JPH0738276B2 (ja) | 1986-11-12 | 1986-11-12 | Ｒｏｍ装置の読出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122095A JPS63122095A (ja) | 1988-05-26 |
| JPH0738276B2 true JPH0738276B2 (ja) | 1995-04-26 |
Family
ID=17489232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27066486A Expired - Lifetime JPH0738276B2 (ja) | 1986-11-12 | 1986-11-12 | Ｒｏｍ装置の読出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738276B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100249541B1 (ko) * | 1992-07-07 | 2000-03-15 | 사와무라 시코 | 반도체 기억장치 및 반도체 기억장치의 데이터 읽어내는 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161198A (ja) * | 1982-03-19 | 1983-09-24 | Ricoh Co Ltd | 半導体メモリ |
| JPH0715798B2 (ja) * | 1983-02-23 | 1995-02-22 | 株式会社東芝 | 半導体記憶装置 |
| JPH079758B2 (ja) * | 1985-02-15 | 1995-02-01 | 株式会社リコー | センス回路 |
-
1986
- 1986-11-12 JP JP27066486A patent/JPH0738276B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63122095A (ja) | 1988-05-26 |
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