KR0174339B1 - 공급 전압 vdd가 증가함에 따라 증가된 지연을 갖는 클럭킹 회로 - Google Patents

공급 전압 vdd가 증가함에 따라 증가된 지연을 갖는 클럭킹 회로 Download PDF

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Abstract

클럭킹 회로와 클럭킹 방법이 공급 전원 VDD가 증가함에 따라 신호 발생 지연 역시 증가하도록 공급 전원 VDD를 트랙킹하는 클럭킹 신호를 제공한다. 상보적인 회로 실시예와 방법들이 기술된다. 한 클럭킹 회로에서, 용량성 부하가 공급 전원 VDD에 따라 변하는 전하량을 저장한다. 방전 수단이 입력 신호에 응하는 스위치 수단의 제어 하에 상기 용량성 부하를 선형적으로 방전시킨다. 감시 수단이 상기 용량성 부하가 트리거 레벨 V0까지 선형적으로 방전되는 것을 감지하고 상기 트리거 레벨을 감지한 때에 상기 클럭킹 신호를 제공하도록 상기 용량성 부하에 결합된다. 상기 트리거 레벨은 미리 정해지며 공급 전원 VDD의 변화에 실질적으로 좌우되지 않는다. 상기 제시된 클럭킹 기법은 DRAM 또는 SRAM과 같은 메모리 장치 내에 유익하게 사용될 수 있다.

Description

공급 전압 VDD가 증가함에 따라 증가된 지연을 갖는 클럭킹 회로
제1도는 메모리 셀의 한 실시예에 대한 개략도.
제2도는 워드 라인(word line)과 비트 라인(bit line) 신호전개(development)를 도시하는 제1도의 메모리 셀에 대한 타이밀 다이어그램(timing diagram).
제3도는 본 발명에 따른 클럭킹 회로(clocking circuit)의 한 실시예에 대한 개략도.
제4도는 2개의 상이한 레벨의 공급 전압 VDD, 즉 하이(high) 공급 전압 VDDH와 로우(low) 공급 전압 VDDL에 대한 제3도의 클럭킹 회로를 통한 신호 전개를 도시하는 타이밍 다이어그램.
제5도는 제3도의 클럭킹 회로를 사용하는 반도체 메모리 장치의 한 실시예에 대한 블럭 다이어그램.
제6도는 본 발명에 따른 클럭킹 회로에 대한 대안적인 실시예에 대한 개략도.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 셀 20 : 클럭킹 회로
20' : 대안적인 클럭킹 회로 22 : 워드 라인 구동기
24 : 센스 증폭기 26 : 메모리 어레이
30, 34, 40 : 인버터 34, 42 : 제2 인버터
본 발명은 일반적으로 클럭킹 회로에 관한 것인데, 특히 공급 전원 VDD가 증가함에 따라 증가하는 신호발생지연(signal generation delay)을 갖는 신규한 클럭킹 회로와 방법에 관한 것이다. 상기 회로와 방법들은 동적 랜덤 액세스 메모리(Dynamic Random-Access Memory : DRAM)와 정적 랜덤 액세스 메모리(Static Random-Access Memory : SRAM)과 같은 반도체 메모리 장치에 특히 적절하다.
동적 램덤 액세스 메모리(DRAM) 장치와 같은 메모리 장치에서의 하나의 쟁점인 셀프-타이밍된 지연(self-timed delay)이란 워드 라인들의 작동(activation)과 해당 센스 증폭기(sense amplifier) 셋팅(setting)간의 지연을 말한다. 본 명세서에서 자세하게 설명되는 바와 같이, 일정 전압 워드 시스템(constant voltage word system)용의 이상적으로 설정된 지연(ideal set delay)은 메모리 장치에 대한 공급 전압 VDD에 따라 조금씩 증가하는 지연일 것이다. 간단히 설명하면, 이는 일정 워드 라인 전압 구조(architecture)를 갖는 상보적 금속-옥사이드 반도체(Complemantary Metal-Oxide Semiconductor: CMOS) 어레이(array)에서 워드 라인 하이 레벨 VWL이 공급 전원 VDD에 무관하게 설정되는 반면에, VDD/2인 종래의 비트라인 프리챠지 전압(precharge voltage)은 공급 전원 VDD에 따라 뚜렷하게 변하기 때문이다. 따라서, 비트 라인에 1 레벨을 전달하기 위하여 요구되는 최소 워드 라인 전압과 그에 따른 워드 라인 상승 시간(rise time)은 공급 전원 VDD에 따라 증가한다. 그러므로, 워드 라인 작동과 센스 증포기 셋팅간의 지연도 역시 공급 전원 VDD의 증가에 따라서 양호하게 증가한다.
이전에는, 일반적인 게이트 지연체인(gate delay chain)이 온-칩 클럭킹 지연(on-chip clocking delay)을 발생하는데 사용되어 왔다. 불행하게도, 그와 같은 체인의 트립 포인트(trip point)는 공급 전원 VDD에 따라 선형적으로 증가하는 반면에, 이전 단계(stage)의 전류 구동(current drive)은 공급 전원 VDD의 제곱(square)을 따라 증가한다. 따라서, 상기 지연 체인에 의하여 발생된 지연 길이(delay length)는 공급 전원 VDD가 증가함에 따라 감소한다. 또한, 인버터에 기초된 클럭킹 신호들은 전형적으로 프로세스와 온도의 함수로서 변한다. 따라서, 고전압 상태 및 다른 한계 동작에서의 충분한 지연을 보장하기 위하여, 별도의 지연(extra delay)이 상기 인버터 체인에 부가되어야만 한다. 이러한 별도의 지연은 반도체 메모리 장치의 성능을 반드시 떨어뜨린다.
대안적인 클럭킹 기법(approach)이 Watanabe 등에 의해 1989년 8월호 IEEE Journal of Solid-State Circuits Vol. 24, No.4, pp.905-910의 제목 A New CR-Delay Circuit Technology For High Density and High Speed DRAMs에 제시된다. 이러한 기법에서, 저항-커패시턴스(Resistance-Capacitance: RC) 시상수(time constance)가 커패시터를 공급 전원 VDD의 소정 %로 방전시키기 위하여 걸리는 시간을 측정하므로써 선택된다. 상기 RC 시상수는 공급 전원 VDD에는 무관하며, 단지 네트워크의 저항과 커패시터의 절대값에만 좌우된다. 비록 상기 커패시턴스와 저항 소자(element)에 대한 정밀한 프로세스 제어가 사용된다 하더라도, 실제로는 게이트 커패시턴스의 20%의 편차와 n-웰(n-well) 커패시턴스[즉, 저항성 소자(resistive element)]의 2배 편차(2x variation)가 존재한다. 따라서, 이러한 회로의 상기 RC는 반드시 프로세스에 크게 좌우한다. 또한, 일정 부스트 전압 구조(constant boost voltage architecture)에서는 공급 전원 VDD에 무관한 클럭킹 지연은 이상적이지 않다.
간단히 요약하면, 제1 특징으로 본 발명은 입력 신호에 응하여 출력 신호를 발생하는 클럭킹 회로를 포함한다. 상기 클럭킹 회로는 공급 전압 VDD에 의하여 전력을 공급받으며, 상기 공급 전압 VDD에 따라 변하는 전하량을 저장하기 위한 용량성 부하(capacitive load)를 포함한다. 상기 용량성 부하를 선형적으로 방전시키기 위한 방전수단이 구비되며, 스위치 수단이 상기 부하의 선형 방전을 제어하기 위하여 상기 용량성 부하와 상기 방전 수단 사이에 결합된다. 상기 스위치 수단은 상기 입력 신호에 응답한다. 감지 수단이 상기 용량성 부하가 트리거 레벨(trigger lever) V0까지 선형적으로 방전되는 것을 감지하고 상기 용량성 부하에서 상기 트리거 레벨 V0을 감지한 때에 출력 신호를 제공하기 위하여 상기 용량성 부하에 결합된다. 상기 트리거 레벨 V0은 미리 정해지며 공급 전압 VDD의 변화에 실질적으로 좌우되지 않는다. 특정 예로서, 상기 방전 수단은 일정 전류원(constant current source)을 포함할 수 있으며, 상기 스위치 수단은 제1 인버터(inverter)일 수 이고, 또 상기 감지수단은 제2 인버터일 수 있다. 양호하게, 상기 트리거 레벨 V0은 접지 전위에 근접된 전위, 예를 들면 접지 전위보다 1개의 트랜지스터 임계 전압(transistor threshoak voltage) VT만큼 큰 전위이다. 응용 실시예로서, 상기 클럭킹 회로는 워드 라인 작동 다음의 센스 증폭기 셋팅을 위해 메모리 장치 내에 유익하게 사용될 수 있다.
다른 특징으로, 역시 입력 신호에 응하여 출력 신호를 발생하기 위한 상보적 클럭킹 회로가 설명된다. 이러한 상보적 클럭킹 회로는 공급 전압 VDD에 의하여 전원을 공급 받으며, 전하량을 저장하기 위한 용량성 부하를 포함한다. 충전 수단이 상기 용량성 부하를 접지 전위로부터 선형적으로 충전시키기 위하여 구비된다. 스위치 수단은 상기 충전 수단에 의하여 상기 용량성 부하를 선형적으로 충전시키는 것을 제어하기 우하여 상기 용량성 부하와 상기 충전 수단 사이에 결합된다. 상기 스위치 수단은 상기 입력신호에 응답한다. 감지 수단이 상기 용량성 부하가 트리거 레벨 V0까지 선형적으로 충전되는 것을 감지하고 상기 트리거 레벨이 감지된 때에 출력 신호를 제공하기 위하여 상기 용량성 부하에 결합된다. 상기 트리거 레벨은 공급 전압 VDD의 어떠한 변화도 트랙킹할 수 있도록 미리 선정된다. 양호하게, 상기 트리거 레벨 V0은 공급 전압 VDD에 가까운 전위값으로, 예를 들면, 공급 전압 VDD보다 1 트랜지스터 임계 전압 VT만큼 아래인 전위이다. 역시 한 응용 실시예로서, 상기 클럭킹 회로는 센스 증폭기에 대한 셋팅을 제어하기 위하여 메모리 장치 내에 유익하게 사용될 수 있다.
역시 또 다른 특징으로, 본 발명은 입력 신호에 응하여 출력 신호를 발생하기 위한 클럭킹 방법을 포함한다. 상기 방법은 다음의 단계들을 포함한다: 용량성 부하에 공급 전압 VDD에 따라 변하도록 저장된 제1 전하량을 저항하는 단계: 상기 입력 신호에 응하여 상기 용량성 부하를 선형적으로 방전시키는 단계; 상기 부하를 방전시키는 단계와 동시에, 상기 용량성 부하가 미리 정해지며 공급 전압 VDD에 좌우되지 않는 트리거 레벨 V0인 때를 감지하는 단계; 및 상기 트리거 레벨 V0을 감지한 때에 출력 신호를 출력하는 단계. 또 다른 특징으로, 위에 제시된 상보적 클럭킹 회로에 대한 대안적인 클럭킹 방법이 역시 제시된다.
다시 말하면, 신호 발생이 공급 전압 VDD의 변화를 트랙킹하는 소정의 신규한 클럭킹 회로와 클럭킹 방법들이 제시된다. 공급 전압 VDD에 대한 트랙킹이 포함되기 때문에, 종래의 인버터 체인에 전형적으로 부가된 별도의 지연이 생략될 수 있으며, 이에 따라 상기 신규한 클럭킹 회로/방법을 사용하는 장치의 성능이 개선된다. 예를 들어, 상기 클럭킹 회로/방법들은 메로리 셀의 판독(read-out) 특성이 트랙킹 될 수 있는 동적 랜덤 액세스 메모리와 정적 랜덤 액세스 메모리들과 같은 반도체 메모리 장치에 특히 유용하다.
첨부 도면들과 관련하여 본 발명의 소정의 양호한 실시예에 대한 다음의 상세한 설명을 고려하므로써 본 발명의 이런 저런 목적, 장점 및 특징들이 더 쉽게 이해될 것이다.
이제, 다른 도면들 전체를 통하여 동일한 참조 번호/문자들이 동일 또는 유사한 구성요소(component)를 나타내도록 사용된 도면들을 참조한다. 본 명세서에서 검토된 실시예들은 내부에 형성된 대각선(diagonal line)을 갖으며 주변에 인접되게 배치된 제어 소자(control element) 또는 게이트 전극(gate electrode)을 갖는 직사각형으로 도면에서 표시된 P-채널 전계 효과 트랜지스터(p-channel Field Effect Transistors: PFETs)와 내부에 형성된 대각선이 없으나 주변에 인접되게 배치된 제어 요소 또는 게이트 전극을 갖는 직사각형으로 표시된 n-채널 전계 효과 트랜지스터(n-channel Field Effect Transistors: NFETs)로 이루어진 상보형 금속-옥사이드 반도체(CMOS)를 포함한다.
일반적으로 참조번호(10)으로 표시된 전형적인 메모리 셀의 한 실시예가 제1도에 도시된다. 셀(10)은 n-채널 전계 효과 트랜지스터(NFET)와 기억 커패시터(storage capaitor) CS를 포함한다. 상기 메모리 셀은 해당 워드 라인 WL상의 신호에 따른 'G'에 의하여 게이팅(gating)되는데, 이는 일정 전압 VWL, 즉 공급 전압 VDD에 무관한 전압으로 전형적으로 조절되다(제2도 참조). 상기 NFET의 소스 'S'는 상기 기억 커패시터 CS에 접속되는 반면에, 드레인 'D'는 해당 빌 라인 'BL'에 접속된다.
동적 랜덤 액세스 메모리(DRAM)와 같이 워드 라인과 비트 라인의 그리드(grid)를 갖는 종래의 메모리에서는, 2개의 비트 라이 'BL'들이 센스 증폭기에 결합된다. 상기 센스 증폭기는 상기 QLM 라이들 중의 하나에 결합된 메모리 셀에 저장된 논리 상태(logic state)를 감지한다. 각각의 비트 라인은 전압 VDD/2로 미리 충전된다. 메모리 셀을 판독하기 위하여, 상기 셀의 게이트 'G'가 관련 워드 라인에 의하여 온(on)상태, 즉 [VT가 상기 전계 효과 트랜지스터(FET)의 임계 전압인 경우] 전압 레벨 VDD/2에 VT가 합쳐진 전위로 구동된다. 메모리 셀이 그와 같이 선택된 때, 상기 해당 비트 라인은 상기 선택된 셀의 기억 커패시터 CS가 '0'을 유지하는 경우는 전하를 잃어버리며, 상기 기억 커패시터 CS가 '1'을 갖는 경우에는 상승할 것이다. 어떠한 경우에도, 기준 비트라인(referenc bit line)은 변하지 않는다. 상기 해당 센스 증폭기는 상기 비트라인들간의 어떠한 전압차라도 증폭하도록 상기 워드 라인이 작동된 후 즉시 작동한다. 그러나, 제2도에 도시된 바와 같이, 센스 증폭기 작동을 시작시키기 전에 요구되는 클럭킹 지연은 VDD에 좌우된다.
상세하게, 로우 공급 전압 VDDL인 경우에는 하이 공급 전압 VDDH 경우 요구되는 지연 간격 TH와 비교하여 더 짧은 지연 간격 TL이 센스 증폭기 작동 전에 요구된다. 따라서, 성능을 최적화하기 위하여, 공급 전압 VDD가 증가함에 따라 센스 증폭기를 턴-온(turn-on)시키기 전의 상기 지연이 역시 증가되도록 공급 전압 VDD를 트랙킹하는 지연된 클럭 신호를 발생하는 클럭킹 회로(및 방법)이 요구된다.
유효한 센스 증폭기 작동 전의 지연 시간(즉, TL, TR)은 2가지 성분(component)으로 구성된다. 첫째로, 상기 관련 워드 라인이 작동된 시간으로부터 상기 메모리 셀이 도전되기 시작할 때까지의 시간 간격이 존재한다. 지적된 바와 같이 상기 메모리 셀을 턴-온 시키기 전에 VDD/2와 VT의 합인 전압 레벨이 요구되기 때문에 이러한 간격은 공급 전압 VDD의 함수이다. 일단 상기 셀이 작동되면, 유효한 데이터가 상기 관련 비트 라인 상에 성립되기까지 제2 지연이 있게 된다. 이러한 제2 지연은 상기 메모리 셀의 작동 후 상기 워드 라인에 제공된 과도구동(overdrive)의 양에 따라 변한다. 제2도에 도시된 바와 같이, 상기 하이 공급 전압 VDDH인 경우의 상기 과도구동, 즉 워드 라인 전압 VWL과 셀 작동 전압 (VDDH/2) + VT간의 전압차는 로우 공급 전압 VDDL경우의 과도구동, 즉 VWL과 [(VDDL/2) + VT]사이의 전압차보다 실질적으로 작다, 이러한 2개의 지연 성분 중 첫 번째가 센스 증폭기 셋팅시 더 중요하다.
상기 관점에서, 비록 외부 공급 전압 VDD가 상승함에 따라, 메모리 장치의 모든 회로들이 더 빨리 작동할 수 있다 하더라도, 상기 센스 증폭기에 인가된 클럭킹 신호에 대해서는 반대 결과(opposite effect)가 실제로 요구된다. 이는 본 발명의 상기 클럭킹 회로와 클럭킹 방법이 목표로 하는 것이다.
제3도는 본 발명에 따라서 일반적으로 참조번호(20)에 의하여 표시된 클럭킹회로의 한 실시예를 도시한다. 한 응용에서, 클럭킹 회로(20)은 제5도에 장치(15)로 도시된 바와 같은 반도체 메모리 장치 내에 사용된다. 제5도에 도시된 바와 같이, 클럭킹 회로(20)은 입력으로서 워드 라인 구동기(22)로부터 신호를 수신하며, 센스 증폭기(24)에 출력 셋 신호(set signal)를 제공한다. 클럭킹 회로(20)으로부터 증폭기(24)로의 상기 출력 신호는 메모리 어레이(26)의 해당 비트 라인들에 대한 판독을 클럭킹시키는 기능을 한다.
제3도의 개략도를 다시 참조하고, 또 클럭킹 회로(20)이 반도체 메모리 장치내에 사용되다고 가정하며, 상기 회로에 대한 입력은 기준 워드 라인 구동기로부터의 신호일 수 있다. 이러한 입력 신호는 인버터(30)을 게이팅하는데, 상기 인버터는 노드 A와 접지 전위가네 접속된 용량성 부하 'C'를 충전 또는 방전시키는 것을 제어하는 스위치로서 기능한다. 동작에 있어서, 인버터(30)은 노드 A를 공급 전압 VDD에 접속시키므로써 용량성 부하 'C'의 충전을 제어하며, 또 노드A를 인버터(30)과 접지 전위 GND 사이에 접속된 일정 전류원(onstant current source)'I'에 접속시키므로써 상기 용량성 부하의 방전을 제어한다. 일정 전류원 'I'는 상기 클럭킹 회로와 메모리 장치에 제공된 상기 공급 전압 VDD에 좌우되지 않는 전류를 제공한다.
인버터(30)은 하나의 PFET T1과 하나의 NFET T2를 포함하는데, 이들은 도시된 바와 같이 공통 접속된 드레인 'D'와 공통 접속된 게이트 'G'를 갖는다. 상기 게이트 'G'는 입력 신호를 수신하도록 배선되다. 동작에 있어서, 상기 입력 신호가 로우인 때에는, PFET T1은 노드 A가 공급 전원 VDD에 접속되어 용량성 부하 'C'가 공급 전원 VDD까지 충전되도록 온된다. 상기 입력 신호가 상승할 때, PFET T1은 턴오프되며, NFET T2가 턴온되므로써, 이에 따라 상기 일정 전류원 'I'를 통하여 용량성 부하 'C'를 방전하게 된다. 전류원 'I'의 구현에 대하여는 아래에서 자세하게 검토된다.
노드 A의 신호는 공급 전원 VDD와 접지 전위 GND 사이에 접속된 제2 인버터(32)에 인가된다. 인버터(32)는 공통 접속된 드레인 'D'와 공통 접속된 게이트 'G'를 갖는 하나의 PFET T3과 하나의 NFET T4를 포함한다. 본 발명의 이러한 실시예에 따라서, PFET T3에 대한 NFET T4의 크기비(ration of sizes)는 출력 셋 신호(output set signal)가 제공되는 때의 상기 트리거 전압 레벨 V0이 접지 전윈 GND 에 가깝게 되도록 양호하게 선택된다. 그와 같은 값의 선택은 회로(20)으로부터 가장 큰 클럭킹 지연 능력을 보장한다. 특히, 만일 전류원 'I'와 커패시턴스 'C'값들이 일정하게 유지된다며, 저장된 전압 VDDH 또는 VDDL로부터 상기 트리거 레벨 V0로의 더 긴 전압 전이(voltage transition)를 요구하므로써 더 큰 지연이 이루어진다. 예로서, NFET T4의 크기에 의하여 트리거 레벨 V0가 주로 정의되도록 NFET:PFET의 크기비는 최소한 3:1일 수 있다. 트리거 레벨 V0이 NFET T4와 PFET T3의 크기비로써 정의되기 때문에, 상기 레벨은 공급 전원 VDD에 따라 좌우되지 않는다. 만일 원한다면, 인버터(34)가 출력의 상승 및 하강 시간을 개선하도록 사용될 수 있다. 이러한 관점에서, 제4도를 참조하고 노드 B의 신호를 클럭킹 회로의 출력 신호와 비교해 보자.
트리거 레벨 V0은 약간의 오차(tolerance)를 항상 갖기 때문에, 상기 트리거 레벨 V0은 상기 클럭킹 회로의 전압 변화 범위, 즉 공급 전원 VDD와 트리거 레벨 V0간의 전압차와 비교하여 가능하면 작도록 만드는 것이 바람직하다. 레벨 V0과 상기 클럭킹 회로의 전압 변화 범위간의 차이를 가능한 크게 만들므로써, 트리거 레벨 V0에 대한 회로 오차의 효과는 최소하될 수 있다. 특정 예로서, 트리거 레벨 V0은 접지 전위 GND보다 1O의 임계 전압 드롭(drop) VT만큼 큰 전위를 포함할 수 있다.
제4도에 도시된 바와 같이, 본 발명에 따른 클럭킹 회로는 해당 비트 라인상에 유효한 데이터가 존재하는 것을 보장하도록 메모리 셀 작동으로부터 센스 증폭기 셋팅까지의 가변 지연을 제공한다. 이러한 지연이 공급 전압의 증가에 따라 증가하도록 도시된다. 또한, 상기 도면에서는 노드 A의 저장 커패시터(stored capacitor)가 상기 공급 전원 (VDDH 또는 VDDL) 레벨로부터 접지 전위 '0' 까지 선형적으로 방전되는 것으로 도시된다는 사실을 주목해야 한다.
위에서 간단히 지적한 바와 같이, 전류원 'I'는 공급 전원 VDD에 좌우되지 않도록 설계된다. 이는 유사한 특성을 갖으나 다른 임계 전압을 갖는 한쌍의 금속-옥사이드 반도체 트랜지스터들을 사용하므로써 이루어질 수 있다. 더 높은 임계갑을 갖는 장치는 (게이트와 드레인이 단락된) 다이오드 접속된 형태일 것이며, 더 낮은 임계값을 갖는 장치의 게이트와 소스 사이에 배선될 것이다. 이러한 다이오드 접속된 장치는 자신의 임계값 근처에서 동작하도록 전류에 의하여 바이어스 (bias)되며, 공급 전원 VDD에 실질적으로 좌우되지 않는 상기 낮은 임계값을 갖는 장치에 구동 전압을 제공한다. 이러한 방식으로, 상기 제2, 즉 더 낮은 임계값을 갖는 장치의 드레인 전류는 공급 전원 VDD에 좌우되지 않는 실질적으로 일정한 전류원 'I'를 구성한다.
또한, 최소 전류 소모(minimun current drain)는 어떠한 메모리 장치 설계시에도 중요한 고려사항(consideration)이다. 따라서, 전류 소스 'I'는 전형적으로 클럭킹 신호를 발생시키는 것이 요구되는 때에만 턴 온될 것이다. 따라서, 상기 전류원은 상기 메모리 장치가 선택되는 때마다 작동되어야만 하며, 클럭킹 신호가 요구되기 전에 소망의 일정 전류 레벨에 정확하게 도달해야만 한다. 이는 더 높은 임계값을 갖는 다이오드에 접속된 장치에 대한 바이어스 전류를 요구되는 바이어스 전류보다 더 높은 레벨로 펄싱(pulsing)하므로써 이루어진다. 그와 같이 상기 전류를 펄싱하므로써, 회로 커패시턴스들에 대한 빠른 충전이 이루어진다. 상기 전류는 소망값을 초과할 것이나, 그 후에는 어떠한 펄스 오버슈트(pulse overshoot)도 없이 상기 바이어스 전류를 간단히 턴 온시키는 경우와 비교하여 훨씬 더 짧은 시간 내에 소정값으로 감쇠할 것이다. 상기 전류원의 빠른 턴-오프는 다이오드 형태로 접속된 장치, 즉 결과적으로는 상기 전류원 'I'에 대한 바이어스 전류를 턴-오프시키기도록 상기 출력 신호를 상기 바이어스 회로에 되먹임(feeding back)시키므로써 이루어질 수 있다. 그와 같은 되먹임 기법은 상기 전류원이 오프 되는 시간을 최소화시키며, 그에 따라서 상기 장치의 전체 전력 요구(power requirement)를 최소화시킨다.
전류원 'I'를 사용하는 것 역시 상기 워드 라인 구동기에 대하여 중요한 특랙킹 장점(tracking advantage)을 갖는다. 상기 메모리 장치의 워드 라인이 지연 전류원(delay current source)을 바이어스하도록 다이오드 구성에서 사용된 것과 같은 더 높은 임계값을 갖는 장치에 의해 하이로 구동된다고 가정하면, 트랙킹은 다음과 같다. 만일 상기 더 높은 임계값을 갖는 장치의 구동능력이 약하다면, 워드 라인 상승 시간은 더 길어질 것이며, 상기 전류원 'I'는 더 낮은 일정 전류를 발생할 것이다. 더 느린 워드 라인은 결국 센스 증폭기 작동 전에 더 긴 지연이 요구되는 결과가 된다. 더 낮은 전류값은 결국 상기 센스 증폭기 작동 시간 요구를 트랙킹하도록 상기 클럭킹 회로 내에 그에 대응하는 더 긴 지연 결과가 된다.
참조번호(20)으로 표시된 대안적인 클럭킹 회로 실시예가 제6도에 도시된다. 이러한 회로는 제3도의 회로에 대한 상보적 버전(copmlementary version)을 포함하는데, 이때 중요한 모든 신호의 극성들이 반전된다. 이러한 실시예에서, 상기 워드 라인은 공통 드레인과 공통 게이트 접속을 갖는 한쌍의 PFET T1과 NFET T2를 역시 포함하는 인버터(40)을 구동한다. 인버터(40)은 일정 전류원 'I'와 접지 전위 GND 사이에 결합된다. 전류원 'I'는 공급 전압 VDD에 의하여 전력을 공급 받는다. 동작시, 인버터(40)은 입력 신호가 로우인 때마다 노드 A를 충전시키도록 일정 전류원 'I'를 스위칭시키며, 상기 입력 신호가 하이로 된 때에는 NFET T2를 통하여 상기 용량성 부하를 방전시킨다. 노드 A의 신호는 NFET에 대한 PFET 크기비가 역으로 된 것을 제외하고는 제3도의 인버터(32)와 관련하여 상술된 바와 같이 접속된 제2 인버터(43)를 구동한다. 역시, 또 다른 버퍼링(34)가 만일 요구된다면 사용될 수 있다.
NFET에 대한 PFET의 크기비(즉, 10:1)들은 트리거 레벨 V0이 공급 전원 VDD 근처, 예를 들면 상기 공급 전원 VDD에 대해 1개의 임계 전압 VT만큼 아래의 전위가되도록 하는 값이다. 상기 트랜지스터들이 그와 같은 크기를 갖도록 하므로써, 트리거 레벨 V0은 상기 공급 전원 VDD를 트랙킹할 것이다. 따라서, 공급 전원 VDD가 증가하는 때에, 상기 용량성 부하를 접지 전위로부터 상기 트리거 레벨 V0까지 충전시키는데 요구되는 지연 기간(delay interval)이 그에 따라 증가할 것이다.
다시말하면, 신호 발생이 공급 전원 VDD의 변화를 트랙킹하는 소정의 신규한 클럭킹 회로와 클럭킹 방법들이 본 명세서에서 설명되었다. 본 발명에서는 공급 전원 VDD를 트랙킹하는 것이 포함되기 때문에, 종래의 인버터 체인에 전형적으로 추가되는 별도의 지연이 생략될 수 있으며, 이에 따라 상기 신규한 클럭킹 회로/방법을 사용하는 장치의 성능이 개선된다. 예를 들어, 상기 클럭킹 회로/방법들은 메모리 셀들의 판독 특성들이 트랙킹될 수 있는 동적 랜덤 액세스 메모리와 정적 랜덤 액세스 메모리와 같은 반도체 메모리에서 특히 유용하다.
이상 본 발명을 소정의 양호한 실시예에 따라서 본 명세서에서 자세하게 설명하였지만, 본 기술에 숙련된 자들에 의하여 본 발명에 대한 많은 변형 및 변경들이 이루어질 수 있다. 따라서, 부가된 청구 범위는 본 발명의 진정한 사상과 범위 내에 속하는 그와 같은 모든 변형들과 변경들을 포함하는 것을 목적으로 한다.

Claims (45)

  1. 공급 전원 VDD에 의하여 전력을 공급 받으며, 입력 신호에 응하여 출력 신호를 발생하기 위한 클럭킹 회로에 있어서; 상기 공급 전원 VDD에 따라 변하는 전하량을 저장하기 위한 용량성 부하; 상기 용량성 부하를 선형적으로 방전시키기 위한 방전 수단; 상기 용량성 부하와 상기 방전 수단 사이에 결합되며, 상기 입력 신호에 응하여 상기 방전수단에 의한 상기 용량성 부하에 대한 선형적인 방전을 제어하기 위한 스위치 수단; 및 상기 용량성 부하에 결합되며, 상기 용량성 부하가 미리 정해지며 상기 공급 전원 VDD의 변화에 실질적으로 좌우되지 않는 트리거 레벨 V0까지 선형적으로 방전되는 것을 감지하고 상기 용량성 부하가 트리거 레벨 V0인 것이 감지된 때에 상기 출력 신호를 제공하기 위한 감지 수단을 포함하는 것을 특징으로 하는 클럭킹 회로.
  2. 제1항에 있어서, 상기 용량성 부하를 상기 공급 전원 VDD까지 충전시키기 위한 충전 수단을 더 포함하며, 상기 스위치 수단은 상기 용량성 부하와 상기 충전 수단 사이에 결합되는 것을 특징으로 하는 클럭킹 회로.
  3. 제2항에 있어서, 상기 충전 수단은 상기 공급 전원 VDD를 포함하는 것을 특징으로 하는 클럭킹 회로.
  4. 제1항에 있어서, 상기 방전 수단은 상기 공급 전원 VDD의 변화에 실질적으로 좌우되지 않는 일정 전류를 발생시키는 전류원을 포함하는 것을 특징으로 하는 클럭킹 회로.
  5. 제1항에 있어서, 상기 트리거 레벨 V0은 접지 전위 GND 로부터 공급 전원 VDD까지의 스케일(scale) 상에 있어서 접지 전위 GND에 가까운 전위인 것을 특징으로 하는 클럭킹 회로.
  6. 제5항에 있어서, 상기 트리거 레벨 V0은 대략 접지 전위 GND 보다 1개의 트랜지스터 임계 전윈 VT만큼 큰 값의 전위인 것을 특징으로 하는 클럭킹 회로.
  7. 제1항에 있어서, 상기 감지 수단은 상기 공급 전원 VDD와 접지 전위 GND 사이에 결합되며 상기 용량성 부하에 저장된 전하량을 모니터링(monitering)하기 위하여 상기 용량성 부하에 결합된 제1 인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  8. 제7항에 있어서, 상기 제1 인버터는 상기 용량성 부하에 의하여 공통으로 게이팅(gating)되며 공통으로 결합된 드레인을 갖는 n형 전계 효과 트랜지스터(NFET) 및 p형 전계 효과 트랜지스터(PFET)을 포함하는 것을 특징으로 하는 클럭킹 회로.
  9. 제8항에 있어서, 상기 NFET는 상기 PFET보다 더 크며, 상기 NFET와 상기 PFET들은 최소한 3:1인 NFET:PFET 크기를 갖고, 이에 따라 상기 트리거 레벨 V0은 상기 NFET:PFET 크기비에 의하여 주로 결정되는 것을 특징으로 하는 클럭킹 회로.
  10. 제1항에 있어서, 상기 스위치 수단은 상기 공급 전원 VDD와 상기 방전 수단사이에 결합되며 상기 용량성 부하에 접속된 출력을 갖는 제2 인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  11. 제1항에 있어서, 상기 클럭킹 회로는 다수의 워드 라인과 다수의 센스 증폭기를 갖으며 상기 공급 전원 VDD에 의하여 전력을 공급 받는 메모리 장치 내에 사용되며, 상기 다수의 워드 라인과 상기 다수의 센스 증폭기 사이에 결합되고, 워드 라인 작동 다음의 지연되 증폭기 셋팅을 위하여 상기 출력 신호를 발생시키는 것을 특징으로 하는 클럭킹 회로.
  12. 제11항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하는 것을 특징으로 하는 클럭킹 회로.
  13. 최소한 하나의 센스 증폭기를 갖으며 공급 전원 VDD에 의하여 전력을 공급 받는 메모리 장치에 사용되며, 입력 신호에 응하여 센스 증폭기 셋팅용 셋 신호(set signal)를 발생시키는 클럭킹 회로에 있어서; 상기 공급 전원 VDD의 변화에 좌우되지 않는 일정 전류를 발생시키기 위한 전류원; 상기 공급 전원 VDD에 따라 변하는 전하량을 저장하기 위한 용량성 부하; 상기 용량성 부하와 상기 전류원 사이에 결합되며, 상기 입력 신호에 응하여 상기 전류원을 통항 상기 용량성 부하의 선형적인 방전을 제어하기 위한 스위치 수단; 및 상기 용량성 부하에 결합되며, 상기 용량성 부하가 미리 정해지며 상기 공급 전원 VDD의 변화에 실질적으로 좌우되지 않는 트리거 레벨 V0까지 선형적으로 방전되는 것을 감지하고, 상기 용량성 부하가 상기 트리거 레벨 V0인 것이 감지된 때에 상기 셋 신호를 제공하기 위한 감지 수단을 포함하는 특징으로 하는 클럭킹 회로.
  14. 제13항에 있어서, 상기 트리거 레벨 V0은 접지 전윈 GND로부터 공급 전원 VDD까지의 스테일 상에 있어서 접지 전위에 가까운 전위인 것을 특징으로 하는 클럭킹 회로.
  15. 제14항에 있어서, 상기 트리거 레벨 V0은 대략 접지 전위 GND보다 1개의 트랜지스터 임계 전위 VT만큼 큰 값의 전위인 것을 특징으로 하는 클럭킹 회로.
  16. 제13항에 있어서, 상기 감지 수단은 상기 공급 전원 VDD와 접지 전위 GND사이에 결합되며 입력으로서 상기 용량성 부하에 저장된 전하를 수신하도록 접속된 제1 인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  17. 제16항에 있어서, 상기 제1 인버터는 상기 용량성 부하에 의하여 공통으로 게이팅되며 공통으로 결합된 드레인을 갖는 n형 전계 효과 트랜지스터(NFET)와 p형 전계 효과 트랜지스터(PFET)을 포함하는 것을 특징으로 하는 클럭킹 회로.
  18. 제17항에 있어서, 상기 NFET는 상기 PFET보다 더 크며, 상기 NFET와 상기 PFET들은 최소한 3:1인 NFET:PFET 크기비를 갖는 것을 특징으로 하는 클럭킹 회로.
  19. 제13항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리 장치를 포함하며, 상기 클럭킹 회로는 상기 동적 랜덤 액세스 메모리 장치의 워드 라인 구동기로부터의 작동 신호를 입력으로서 수신하도록 접속된 것을 특징으로 하는 클럭킹 회로.
  20. 공급 전원 VDD에 의하여 전력을 공급 받으며, 입력 신호에 응하여 출력 신호를 발생시키는 클럭킹 회로에 있어서: 전하량을 저장하기 위한 용량성 부하; 상기 용량성 부하를 접지 전위로부터 선형적으로 충전하기 위한 충전 수단; 상기 용량성 부하와 상기 충전 수단 사이에 결합되며, 상기 입력 신호에 응하여 상기 충전 수단이 상기 용량성 부하를 선형적으로 충전하는 것을 제어하기 위한 스위치 수단; 및 상기 용량성 부하에 결합되며, 상기 용량성 부하가 상기 공급 전원 VDD의 변화를 트랙킹하도록 선정된 트리거 레베 V0까지 선형적으로 충전되는 것을 감지하고, 상기 용량성 부하가 상기 트리거 레벨 V0인 것이 감지된 때에 상기 출력 신호를 제공하기 위한 감지 수단을 포함하는 특징으로 하는 클럭킹 회로.
  21. 제20항에 있어서, 상기 용량성 부하를 상기 접지 전위 GND까지 방전시키기 위한 방전 수단을 더 포함하며, 상기 스위치 수단은 상기 용량성 부하와 상기 방전수단 사이에 결합되는 것을 특징으로 하는 클럭킹 회로.
  22. 제20항에 있어서, 상기 충전 수단은 상기 공급 전원 VDD의 변화에 실질적으로 좌우되지 않는 일정 전류를 발생시키는 전류원을 포함하는 것을 특징으로 하는 클럭킹 회로.
  23. 제20항에 있어서, 상기 트리거 레벨 V0은 접지 전위 GND로부터 공급 전원 VDD까지의 범위 내에서 공급 전원 VDD에 가까운 전위인 것을 특징으로 하는 클럭킹 회로.
  24. 제23항에 있어서, 상기 트리거 레벨 V0은 대략 공급 전원 VDD보다 1개의 트랜지스터 임계 전위 VT만큼 작은 값의 전위인 것을 특징으로 하는 클럭킹 회로.
  25. 제20항에 있어서, 상기 감지 수단은 상기 공급 전원 VDD와 접지 전위 GND 사이에 결합되며 상기 용량성 부하에 저장된 전하량을 모니터링하기 위하여 상기 용량성 부하에 결합된 제1 인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  26. 제25항에 있어서, 상기 제1 인버터는 상기 용량성 부하에 의하여 공통으로 게이팅되며 공통으로 결합된 드레인을 갖는 n형 전계 효과 트랜지스터(NFET)와 p형 전계 효과 트랜지스터(PFET)을 포함하는 것을 특징으로 하는 클럭킹 회로.
  27. 제26항에 있어서, 상기 NFET는 상기 PFET보다 더 작으며, 상기 NFET와 상기 PFET들은 최소한 1:10인 NFET:PFET 크기비를 갖고, 상기 트리거 레벨 V0은 상기 제1 인버터의 NFET:PFET 크기비에 의하여 주로 결정되는 것을 특징으로 하는 클럭킹 회로.
  28. 제20항에 있어서, 상기 스위치 수단은 상기 충전 수단과 상기 접지 전위 사이에 결합되며 상기 용량성 부하에 접속된 출력을 갖는 제2 인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  29. 제20하에 있어서, 상기 클럭킹 회로는 센스 증폭기를 갖으며 상기 공급 전원 VDD에 의하여 전력을 공급 받는 메모리 장치 내에 사용되며, 상기 센스 증폭기 셋팅을 제어하도록 결합된 것을 특징으로 하는 클럭킹 회로.
  30. 최소한 하나의 센스 증폭기를 갖으며 공급 전원 VDD에 의하여 전력을 공급 받는 메모리 장치에 사용되며, 입력 신호에 응하여 센스 증폭기 셋팅용 셋 신호를 발생시키는 클럭킹 회로에 있어서: 상기 공급 전원 VDD의 변화에 좌우되지 않는 일정 전류를 발생시키기 위한 전류원; 전하를 저장하기 위한 용량성 부하; 상기 용량성 부하와 상기 전류원 사이에 결합되며, 상기 입력 신호에 응하여 상기 전류원을 통한 상기 용량성 부하의 선형적 충전을 제어하기 위한 스위치 수단; 및 상기 용량성 부하에 결합되며, 상기 용량성 부하가 상기 공급 전원 VDD의 변화를 트랙킹하도록 선정된 트리거 레벨 V0까지 선형적으로 충전되는 것을 감지하며, 상기 용량성 부하가 상기 트리거 레벨 V0인 것이 감지된 때에 상기 셋 신호를 제공하는 위한 감지수단을 포함하는 것을 특징으로 하는 클럭킹 회로.
  31. 제30항에 있어서, 상기 트리거 레벨 V0은 접지 전위 GND로부터 공급 전원 VDD까지의 범위 내에서 공급 전원 VDD에 가까운 전위인 것을 특징으로 하는 클럭킹 회로.
  32. 제31항에 있어서, 상기 트리거 레벨 V0은 대략 공급 전원 VDD보다 1개의 트랜지스터 임계 전위 VT만큼 작은 값의 전위인 것을 특징으로 하는 클럭킹 회로.
  33. 제30항에 있어서, 상기 감지 수단은 상기 공급 전원 VDD와 접지 전위 GND 사이에 결합되며, 상기 용량성 부하에 저장된 전하를 입력으로서 수신하도록 접속된 제1 인버터를 포함하는 것을 특징으로 하는 클럭킹 회로.
  34. 제33항에 있어서, 상기 제1 인버터는 상기 용량성 부하에 의하여 공통으로 게이팅되며 공통으로 결합된 드레인을 갖는 n형 전계 효과 트랜지스터(NFET)와 p형 전계 효과 트랜지스터(PFET)을 포함하는 것을 특징으로 하는 클럭킹 회로.
  35. 제34항에 있어서, 상기 NFET는 상기 PFET 보다 더 작으며, 상기 NFET와 상기 PFET들은 최소한 1:10인 NFET:PFET 크기비를 갖는 것을 특징으로 하는 클럭킹 회로.
  36. 제30항에 있어서, 상기 메모리 장치는 동적 랜덤 액세스 메모리를 포함하며, 상기 클럭킹 회로는 동적 랜덤 액세스 메모리 장치의 워드 라인 구동기와 센스 증폭기 사이에 결합되는 것을 특징으로 하는 클럭킹 회로.
  37. 입력 신호에 응하여 출력 신호를 발생하기 위한 클럭킹 방법에 있어서: (a) 공급 전원 VDD에 따라 변하는 제1 전하량을 용량성 부하에 저장시키는 단계; (b) 상기 입력 신호에 응하여 상기 용량성 부하를 선형적으로 방전시키는 단계; (c)상기 단계 (b)와 동시에, 상기 용량성 부하가 미리 정해지며 상기 공급 전원 VDD에 좌우되지 않는 상기 제1 전하량 미만인 트리거 레벨 V0전위인 때를 감지하는 단계; 및 (d) 상기 단계(c)에서 미리 정해지며 상기 공급 전원 VDD에 실질적으로 좌우되지 않는 상기 트리거 레벨 V0)을 감지한 때에 상기 출력 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 클럭킹 방법.
  38. 제37항에 있어서, 상기 입력 신호의 변화에 응하여 상기 단계 (a)와 (b) 사이를 스위칭하는 단계를 더 포함하는 것을 특징으로 하는 클럭킹 방법.
  39. 제38항에 있어서, 상기 감지 단계 (c)의 상기 트리거 레벨 V0은 접지 전위 GND로부터 공급 전원 VDD까지의 범위 내에서 접지 전위 GND에 가까운 전위인 것을 특징으로하는 클럭킹 방법.
  40. 제39항에 있어서, 상기 감지 단계 (c)의 상기 트리거 레벨 V0은 대략 접지 전위 GND보다 1개의 트랜지스터 임계 전위 VT만큼 큰 값의 전위인 것을 특징으로 하는 클럭킹 방법.
  41. 제37항에 있어서, 메모리 장치 내에서 센스 증폭기 셋팅을 제어하기 위하여 상기 메모리 장치 내에서 상기 단계 (a) 내지 (d)를 사용하는 단계를 더 포함하는 것을 특징으로 하는 클럭킹 방법.
  42. 입력 신호에 응하여 출력 신호를 발생하기 위한 클럭킹 방법에 있어서: (a) 전하량을 저장하기 위하여 용량성 부하를 제공하는 단계; (b) 용량성 부하를 접지 전위로부터 선형적으로 충전하는 단계; (c) 상기 단계 (b) 와 동시에, 상기 용량성 부하가 상기 공급 전원 VDD의 변화를 트랙킹하도록 미리 정해진 트리거 레벨 V0전위인 때를 감지하는 단계; 및 (d) 상기 단계 (c)에서 상기 트리거 레벨 V0을 감지한 때에 상기 출력신호를 출력하는 단계를 포함하는 것을 특징으로 하는 클럭킹 방법.
  43. 제42항에 있어서, 상기 감지 단계 (c)의 상기 트리거 레벨 V0은 접지 전위 GND로부터 공급 전원 VDD까지의 범위 내에서 공급 전원 VDD에 가까운 전위인 것을 특징으로 하는 클럭킹 방법.
  44. 제43항에 있어서, 상기 감지 단계 (c)의 상기 트리거 레벨 V0은 대략 공급 전원 VDD보다 1개의 트랜지스터 임계 전위 VT만큼 작은 값의 전위인 것을 특징으로 하는 클럭킹 방법.
  45. 제42항에 있어서, 메모리 장치 내에서 센스 증폭기 셋팅을 제어하기 위하여 상기 메모리 장치 내에서 상기 단계 (a) 내지 (d)를 사용하는 단계를 더 포함하는 것을 특징으로 하는 클럭킹 방법.
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